KR100829488B1 - 다중 채널 구동 회로 - Google Patents

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도시유키 와다
다카마사 야나이
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가부시키가이샤 히지 하이테크
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Abstract

본 발명은 반도체 제조 공정등으로 인하여 전류원을 포함하는 각 채널의 회로 특성에서 있어 채널 사이의 변동이 있을 때조차 부하 어레이를 구성하는 각 채널의 부하가 모든 채널 사이에서 균일한 상태로 구동될 수 있는 다중 채널 구동 회로를 제공한다. 본 발명은 전류원 어레이(1)를 구성하는 각 채널의 각 전류원을 입력 스위치 어레이(13)를 구성하는 각 채널의 각 입력 스위치에 접속시키기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 인터채널 공통 접속 라인(5); 및 입력 스위치가 OFF 상태인 복수의 채널의 해당 채널의 전류원의 출력 전류가 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 전류 차단 수단(12)을 포함하고 있다.
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다중 채널, 구동 회로, 전류원, 부하 어레이, 입력 스위치, 스위치 어레이, 인터채널 공통 접속 라인, 전류 차단 수단

Description

다중 채널 구동 회로{MULTICHANNEL DRIVE CIRCUIT}
본 발명은 프린터 헤드의 인쇄 도트 라인 또는 다양한 타입의 플랫 패널 디스플레이의 수평 화소 라인과 같은 어레이된 부하의 구동에 적합한 다중 채널 구동 회로에 관한 것이고, 보다 상세하게는, 제조 공정등과 같은 채널 사이의 회로 특성의 변경이 있을 때조차 각 채널의 부하가 균일한 컨디션으로 구동될 수 있는 다중 채널 구동 회로에 관한 것이다.
다양한 타입의 평면 디스플레이(예를 들어, 액정 디스플레이, 유기 EL 디스플레이)의 수평 화소 라인 또는 프린터 헤드의 인쇄 도트 라인과 같은 어레이된 부하(이후로 부하 어레이로 부른다)를 구동하기 위한 다중 채널 구동 회로가 알려져 있다(예를 들어, 특허 문헌 1).
종래 다중 채널 구동 회로의 일예를 도시하는 구성도(포지티브 구동형)가 도 27에 도시되어 있다. 도 27에서, 부재번호 1은 포지티브측(보다 높은 전위측을 의미한다) 전원(VDD)에 이르는 포지티브측(보다 높은 전위측을 의미한다) 전원 라인이고, 2는 네가티브측(보다 낮은 전위측을 의미한다) 전원(VSS)에 이르는 네가티브측(보다 낮은 전위측을 의미한다) 전원 라인이고, 3은 포지티브측 바이어스 전 원(VBH)이고, 10k 내지 10k+3 는 각 채널(k 내지 k+3)의 엘리먼트 회로이고, 11k 내지 11k+3 는 각 채널의 전류원 트랜지스터이고, 13k 내지 13k+3 는 부하에 전력을 공급하는 턴 온/오프하기 위한 각 채널의 스위치 트랜지스터이다. 14k 내지 14k+3 는 각 채널의 스위치 제어 신호이고, 11은 일련의 전류원 트랜지스터(11k 내지 11k+3)를 포함하는 스위치 어레이이고, 13은 일련의 전류원 트랜지스터(13k 내지 13k+3)를 포함하는 스위치 어레이를 포함하는 스위치 어레이이고, 30은 일련의 부하(40k 내지 40k+3)를 포함하는 부하 어레이이고, OUTk 내지 OUTk + 3는 각 채널의 출력 단자이고, 100은 다중 채널 구동 회로이다.
예시된 예에서, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)와 같이, 포지티브측 전원라인(1) 및 포지티브측 바이어스 라인(3)에 각각 접속된 소스 단자 및 게이트 단자를 각각 갖는 p-채널형 MOSFET이 사용되고 있다. 또한, 각 채널의 스위치 트랜지스터(13k 내지 13k+3)와 같이, 출력 단자(OUTk 내지 OUTk +3) 및 전류원 트랜지스터(11k 내지 11k+3)의 드레인 단자에 각각 접속된 드레인 단자 및 소스 단자, 그리고 스위치 제어 신호(14k 내지 14k+3)가 입력되는 게이트 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
상술된 바와 같이, 이러한 다중 채널 구동 회로(100)는 복수의 채널에 각각 상응하는 복수의 전류원 트랜지스터(11k 내지 11k+3)를 포함하는 전류원 어레이(11) 및 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 스위치 트랜지스터(13k 내지 13k+3)를 포함하는 스위치 어레이(13)를 포함하고, 전력은 전류원 어레이(11)를 구성하는 각 채널의 각 전류원 트랜지스터(11k 내지 11k+3)에 의해 부하 어레이(40)를 구성하는 각 채널을 구성하는 각 채널의 각 부하(40k 내지 40k+3)에 스위치 어레이(13)를 구성하는 각 채널의 각 스위치 트랜지스터(13k 내지 13k+3)를 통해 공급된다.
또한, 각 채널의 부하(40k 내지 40k+3)는 각 채널의 부하(40k 내지 40k+3)에 요구되는 전류를 공급하면서 온/오프 기간, 듀티 사이클 및 스위치 제어 신호(14k 내지 14k+3)등을 적절하게 설정함으로써 전류원 트랜지스터(11k 내지 11k+3)의 정확도에 따라 정확하게 구동될 수 있다. 여기에서, 스위치 제어 신호(14k 내지 14k+3)의 논리 상태가 "L"일 때, 스위치 트랜지스터(13k 내지 13k+3)는 도통 상태(ON 상태)로 변하고, 논리 상태가 "H"일 때, 스위치 트랜지스터(13k 내지 13k+3)는 비도통 상태(OFF 상태)로 변한다.
도 27에서, 설명의 편의를 위해, 복수의 채널중, 오직 4개의 채널에 상응하는 인접 파트만이 도시되어 있지만, 채널의 수는 부하 어레이(40)를 구성하는 부하 의 수에 따라 임의로 변경될 수 있다. 예를 들어, 평면 디스플레이의 수평적 화소 라인이 부하 어레이(40)로서 가정되는 경우에, 채널의 수는 LSI의 하나의 칩 당 대략 240 내지 768로 설정된다.
상술된 다중 채널 구동 회로에서, 부하 어레이(40)를 구성하는 각 채널의 부하(40k 내지 40k+3)를 정밀하게 제어하기 위해, 예를 들어, 감마 보정등에 대하여, 고속 클록이 스위치 제어 신호(14k 내지 14k+3)의 온/오프 타이밍을 제어하기 위해 필요하다. 결국, 오직 듀팅 사이클, 주기 및 스위치 제어 신호(14k 내지 14k+3)등만이 변화되고 각 채널의 전류원(11k 내지 11k+3)의 설정 전류값이 시간상 고정되어 있을 때, 각 채널의 부하(40k 내지 40k+3)를 정밀하게 제어하는데는 한계가 있다.
따라서, 전류원 어레이(11)를 구성하는 각 채널의 전류원(11k 내지 11k+3)과 같이 시간이 지남에 따라 그 설정 전류값이 변하는 전류원을 사용하는 다중 채널 구동 회로가 또한 알려져 있다(예를 들어, 특허 문헌 2 참조).
이러한 다중 채널 구동 회로에서, 각 채널의 전류원(11k 내지 11k+3)은 각각, 1 배, 2배, 4배, 8배와 같은 상이한 가중값을 갖는 복수의 유닛 전류원; 및 이 유닛 전류원의 출력 경로에 각각 있도록 제조된 유닛 스위치로 각각 구성되어 있다. 이러한 유닛 스위치를 통해 선택된 유닛 전류원의 출력 전류는 요구되는 설정 설정값을 발생시키도록 추가된다. 시간이 지남에 따라, 프로그램화된 프로시져에 따라 각 유닛 스위치가 턴 온/오프할 때, 설정 전류값은 시감이 지남에 따라 변하하면서 특정 프로필을 나타내는 모듈레이션형 전류원이 구현되어 있다.
따라서, 이러한 모듈레이션형 전류원을 사용하는 다중 채널 구동 회로에 의해, 각 채널의 부하(40k 내지 40k+3)는 스위치 제어 신호(14k 내지 14k+3)의 타이밍을 제어하기 위한 클록을 상당히 스피드업하지 않고 정밀하게 제어될 수 있다.
특허 문헌 1: 일본 특허 공개 2004-29528
특허 문헌 2: 일본 특허 공개 2000-39868
본 발명에 의해 해결하고자 하는 과제
그러나, 상술된 종래의 전류원 또는 모듈레이션형 전류원을 사용하는 종래의 다중 채널 구동 회로에서, 각 채널에 대한 전용 전류원의 제공 덕분에 모든 채널의 부하를 균일한 상태에서 구동할 수 있는 장점이 있지만, 각 전류원의 설정 전류값 자체가 반도체 제조 공정등으로 인해 채널 사이에 균일하지 않을 때 모든 채널의 부하를 균일한 상태에서 구동하는 것이 여전히 곤란한 문제가 있다.
상기 문제는 도 27 및 도 28을 참조하여 보다 상세하게 설명될 것이다. 종래의 다중 채널 구동 회로의 출력 특성(모든 채널에 대해 동일한 ON 주기)가 도 28에 도시되어 있다.
여기에서, 도 27에서, 부하 어레이(40)를 구성하는 각 채널의 부하(40k 내지 40k+3)는 용량성 부하이고 그 값(용량값)은 동일한 것으로 가정한다. 또한, 이러한 경우에, 전류원 어레이(11)를 구성하는 각 채널의 전류원 트랜지스터(11k 내지 11k+3)는 그 설정값이 시감이 지남에 따라 변하지 않는 종래의 전류원이고, 반도체 제조 공정으로 인한 설정 전류값(I11k 내지 I11k+3)의 변동이 있다고 가정한다.
이러한 상태에서, 도 28(a)에 도시된 파형을 갖는 스위치 제어 신호(14k 내지 14k+3)가 스위치 어레이(13)를 구성하는 각 채널의 스위치 트랜지스터(13k 내지 13k+3)의 게이트에 공급되어 있을 때, 스위치 제어 신호(14k 내지 14k+3)의 논리 상태가 "H"로부터 "L"로 변하는 타임(t1)에 도달될 때와 동시에 부하 어레이(40)를 구성하는 각 채널의 부하(용량성 부하; 40k 내지 40k+3)의 충전이 개시되고 그후에 스위치 제어 신호(14k 내지 14k+3)의 논리 상태가 "L"로부터 "H"로 변하는 타임(t2)에 도달할 때까지 계속된다.
충전의 개시와 동시에, 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전위는 각 채널에 유일한 기울기를 갖는 라인을 그리면서 상승하고, 그후에 타임(t2)가 도달됨과 동시에 각 채널 사이의 상이한 값에 도달한다. 이러한 예에서, 각 채널의 전위(V)의 진폭에 있어서, V(OUTk +1)>V(OUTk +3)>V(OUTk)>V(OUTk +2)의 관계가 존재한다.
이러한 경우에, 각 채널의 부하(40k 내지 40k+3)가 에를 들어 전압 구동 용량성 화성인 경우에, 각 채널의 화소는 충전 전압에 종속된 상이한 톤에서 디스플레이 동작을 수행하여서, 디스플레이 비규칙성이 디스플레이 패널의 스크린상에 나타난다. 즉, 화소의 커패시턴스 값이 채널 사이에서 균일하다 할지라도, 다중 채널 구동 회로측으로 인한 디스플레이 비규칙성이 디스플레이 패널의 스크린상에 나타난다.
각 채널의 부하(40k 내지 40k+3)가 저항성의 부하이거나 다이오드 특성의 부하일 지라도 채널 사이의 변동은 부하 내용에 따라 구동 모드 도는 동작 모드에서 발생한다.
채널 사이의 이러한 변동을 제거하기 위한 전형적인 대책으로서, 이 변동을 억제하기 위해 전류원 트랜지스터(11k 내지 11k+3)의 크기를 증가시키는 방법, 출력 전류를 보정하기 위해 전류 검출을 더하는 방법(예를 들어, 일본 특허공개 제2003-218689 참조) 또는 다른 방법들이 사용되고 있다. 그러나, 이러한 방법이 사용된다면, 칩 크기는 LSI로 집적될 때 증가될 것이고, 이로 인해 추가 문제가 발생할 것이다. 또한, 이러한 방법을 사용하면, 변동의 정도는 감소될 수 있지만 변동 자체는 완전히 제거될 수 없다.
상기 문제를 위해, 본 발명은 설계되었고, 반도체 제조 공정등으로 인해 전류를 포함하는 각 채널의 회로 특성의 채널 사이의 변동을 발생할 때조차 부하 어레이를 구성하는 각 채널의 부하가 모든 채널 사이의 균일한 상태하에서 구동될 수 있도록 다중 채널 구동 회로를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적, 동작 및 효과는 당업자가 아래의 명세서를 참조함으로써 쉽게 이해될 것이다.
문제를 해결하기 위한 수단
상기 목적을 달성하기 위해, 본 발명에 따른 다중 채널 구동 회로는 다음의 구성을 갖고 있다.
즉, 다중 채널 구동 회로는, 복수의 채널에 각각 상응하는 복수의 전류원을 포함하는 전류원 어레이; 및 상기 복수의 채널에 각각 상응하는 복수의 입력 스위치를 포함하는 입력 스위치 어레이;를 포함하고, 전력은 상기 전류원 어레이를 구성하는 각 채널의 각 전류원에 의해 부하 어레이를 구성하는 각 채널의 각 부하에 상기 입력 스위치를 어레이를 구성하는 각 채널의 각 입력 스위치를 통해 공급된다.
상기 다중 채널 구동 회로는, 상기 전류원 어레이를 구성하는 각 채널의 각 전류원을 상기 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 인터채널 공통 접속 라인; 및 상기 입력 스위치가 OFF 상태에 있는 복수의 채널중 해당 채널의 전류원의 출력 전류가 인터채널 공통 접속 라인에 흐르는 것을 차단시키기 위한 전류 차단 수단;을 포함하고 있다.
이러한 회로 구성에 따라, 인터채널 공통 접속 라인의 저항성 값이 충분히 낮게 사전 설정되어 있다면, 상기 모든 채널의 상술된 전류 경로의 전위는 실질상 동일한 값으로 수렴한다. 그 결과, 각 채널의 입력 스위치를 통해 각 채널의 부하로 흐르는 전류의 값은, 상기 전류 차단 수단의 동작과 연결되어, 상기 입력 스위치가 상기 순간에 ON 상태에 있는 모든 채널의 전류원에 흐르는 전류값을 평균화함으로써 얻어진 값으로 균일화된다. 따라서, 반도체 제조공정등으로 인해 전류원 어레이를 구성하는 전류원에 흐르는 전류의 값의 채널 사이의 변동이 존재한다 할지라도, 모든 채널의 부하는 균일한 상태에서 각 채널의 스위치 제어 신호에 구동될 수 있다.
또한, 이러한 회로 구성에 따라, 전류 차단 수단은 비교적 작은 수의 컴포넌트로 구현될 수 있다. 결과적으로, 상기 회로가 LSI내에 집적될 때, 칩 상에 발생되는 면적은 그렇지 크지 않아 저렴하게 제조할 수 있다.
또한, 이러한 회로 구성에 따라, 상기 부하에 접속된 각 채널의 출력 단자 사이의 도통은 ON 상태 및 인터채널 공통 접속 라인이 발생하는 각 채널의 해당 채널의 스위치를 통해 이루어져, 전류 병합 또는 전류 분류는 각 전류원과 인터채널 공통 접속 라인 사이의 교차점에서 자동으로 실행된다. 그 결과, 부하 어레이를 구성하는 각 부하의 용량성 값에서의 채널 사이의 변동이 존재할 때도, 각 채널의 충전 전류값이 자동으로 조정되어, 각 채널의 출력 단자의 전위 역시 균일화된다.
본 발명에 따른 다중 채널 구동 회로는 많은 실시예를 갖고 있다. 일실시예로서, 다음 구성이 사용될 수 있다.
즉, 상기 전류원 어레이는, 상기 복수의 채널에 각각 상응하는 복수의 포지티브측 전류원을 포함하는 포지티브측 전류원 어레이; 및 상기 복수의 채널에 각각 상응하는 복수의 네가티브측 전류원을 포함하는 네가티브측 전류원 어레이를 포함하고 있다. 상기 입력 스위치 어레이는, 상기 복수의 채널에 각각 상응하는 복수의 포지티브측 입력 스위치를 포함하는 포지티브측 입력 스위치 어레이; 및 상기 복수의 채널에 각각 상응하는 복수의 네가티브측 입력 스위치를 포함하는 네가티브측 입력 스위치 어레이를 포함하고 있다.
상기 부하 어레이를 구성하는 각 채널의 각 부하로의 전력의 포지티브측 공급은 상기 포지티브측 전류원 어레이를 구성하는 각 채널의 각 포지티브측 전류원에 의해 상기 포지티브측 입력 스위치 어레이를 구성하는 각 채널의 각 포지티브측 입력 스위치를 통해 실행된다. 또한, 상기 부하 어레이를 구성하는 각 채널의 각 부하로의 전력의 네가티브측 공급은 상기 네가티브측 전류원 어레이를 구성하는 각 채널의 각 네가티브측 전류원에 의해 상기 네가티브측 입력 스위치를 구성하는 각 채널의 각 네가티브측 입력 스위치를 통해 실행된다.
상기 인터채널 공통 접속 라인은, 상기 포지티브측 전류원 어레이를 구성하는 각 채널의 각 포지티브측 전류원을 상기 포지티브측 입력 스위치 어레이를 구성하는 각 채널의 각 포지티브측 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 포지티브측 인터채널 공통 접속 라인; 및 상기 네가티브측 전류원 어레이를 구성하는 각 채널의 각 네가티브측 전류원을 상기 네가티브측 입력 스위치 어레이를 구성하는 각 채널의 각 네가티브측 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 네가티브측 인터채널 공통 접속 라인;을 포함하고 있다.
상기 전류 차단 수단은, 상기 포지티브측 입력 스위치가 OFF 상태인 상기 복수의 채널의 해당 채널의 포지티브측 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 포지티브측 전류 차단 수단; 및 상기 네가티브측 입력 스위치가 OFF 상태인 상기 복수의 채널의 해당 채널의 네가티브측 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 네가티브측 전류 차단 수단을 포함하고 있다.
이러한 회로 구성에 따라, 포지티브측 입력 스위치 어레이 및 네가티브측 입력 스위치 어레이가 교대로, 턴 온/오프될 때, 교대로 상이한 극성을 갖는 전류가 각 채널의 부하에 공급될 수 있다. 따라서, 액정 디스플레이 패널의 수평 화소 라인과 같은, 상이한 극성을 교대로 갖는 전류에 의해 구동된 부하 어레이에 적합한 것이 제공된다.
또한, 상기 인터채널 공통 접속 라인은 포지티브측 및 네가티브측 양쪽에서 제공되어서, 상기 부하에 공급되는 포지티브측 및 네가티브측의 전류는 채널 사이에서 균일화된다. 대안으로, 반도체 제조 공정등으로 인한 포지티브측 도는 네가티브측 어느 하나의 전류원 어레이를 구성하는 전류원에서 흐르는 전류의 값에서 채널 사이의 변동이 존재할 때도, 모든 채널의 부하는 각 채널의 스위치 제어 신호에 의해 균일한 상태에 구동될 수 있다. 또한, 이러한 회로 구성에 따라, 포지티브측 및 네가티브측 모두의 전류 차단 수단은 비교적 적은 수의 컴포넌트로 구현될 수 있다. 결론적으로, 상기 회로가 LSI내로 집적될 때, 칩 상의 면적이 그렇게 크지 않아, 저렴하게 제조할 수 있다.
본 발명의 다충채널 구동 회로의 도 다른 실시예로서, 다음의 구성이 또한 사용될 수 있다.
상기 부하 어레이를 구성하는 각 채널의 부하는 컬러 R, G, B에 각각 상응하는 3개의 용량성 화소로 구성되어 있다. 상기 전류원 어레이를 구성하는 각 채널의 전류원은 R 화소에 감마 보정을 행하기 위한 전류원, G 화소에 감마 보정을 행하기 위한 전류원 및 B 화소에 감마 보정을 행하기 위한 전류원으로 구성되어 있다.
감마 보정을 행하기 위한 이러한 전류원은 보통, 각각, 1배, 2배, 4배, 8배와 같은 상이한 가중값을 갖는 복수의 유닛 전류원; 및 이 유닛 전류원의 출력 경로에 각각 있도록 제조된 유닛 스위치로 각각 구성되어 있다. 이러한 유닛 스위치를 통해 선택된 유닛 전류원의 출력 전류는 요구되는 설정 설정값을 발생시키도록 추가된다. 시간이 지남에 따라, 프로그램화된 프로시져에 따라 각 유닛 스위치가 턴 온/오프할 때, 설정 전류값은 시감이 지남에 따라 변하하면서 특정 프로필을 나타내는 모듈레이션형 전류원이 구현되어 있다.
상기 인터채널 공통 접속 라인은, R 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제1 인터채널 공통 접속 라인; G 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제2 인터채널 공통 접속 라인; B 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제3 인터채널 공통 접속 라인;을 포함하고 있다.
이러한 회로 구성에 따라, 부하 어레이를 구성하는 각 채널의 부하는 컬러 R,G,B에 각각 상응하는 3개의 회소로 구성되어 있고, 동시에, 감마 보정을 행하기 위한 전류원은 각 RGB 회소를 위해 제공되어 있다. 이러한 경우에, 인터채널 공통 접속 라인이 각 RGB 화소를 위해 제공되어, 화소 감마 보정이 채널 사이의 균일한 상태에서 각 RGB 화소에 행해질 수 있다.
본 발명의 다중 채널 구동 회로의 또 다른 실시예로서, 다음의 구성이 또한 사용될 수 있다.
즉, 상기 전류원 어레이를 구성하는 각 채널의 전류원은 상이한 가중값을 갖고 있는 복수의 유닛 전류원 및 상기 유닛 전류원의 각 출력 경로에 있도록 제조된 유닛 스위치로 구성되고, 이러한 유닛 스위치를 통해 선택된 상기 유닛 전류원의 출력 전류가 추가되어 요구되는 설정 전류값을 발생시키고 동시에, 각 유닛 스위치는 시간이 지남에 따라 프로그램화된 프로시져에 따라 턴 온/오프하여, 상기 설정 전류값이 특정 프로필을 나타내면서, 시간이 지남에 따라 변하는 모듈레이션형 전류원이 구현된다. 또한, 상기 인터채널 공통 접속 라인은 각 가중값에 대하여 배열되어 있고, 동일한 가중값을 갖는 유닛 전류원 사이를 접속시키는 복수의 인터채널 공통 접속 라인으로 구성되어 있다.
이러한 회로 구성에 따라, 모듈레이션형 전류원이 클록 속도를 감소시키기 위해 각 채널의 전류원으로서 사용될 때, 각 가중값에 대하여 배열된 채널 사이의 유닛 전류원에서의 변동은 흡수될 수 있어서, 제어 정확도를 향상시킬 수 있다.
본원에서 그리고 상술된 실시에의 각각에서, 다양한 회로 구성이 전류 차단 수단으로서 사용될 수 있음에 주목해야 한다.
예로서, 입력 스위치가 OFF 상태에 있을 때, 상기 전류 차단 수단이 상기 전류원을 상기 인터채널 공통 접속 라인과 접속시키기 위한 전류 경로에 전류가 흐르는 것을 차단하는 구성이 만들어질 수 있다. 이러한 구성이 사용될 때, 예를 들어, 상기 전류원 트랜지스터를 상기 인터채널 공통 접속 라인과 접속하기 위한 전류 경로에 놓이도록 제조되고, 이러한 스위치 트랜지스터는 입력 스위치로서 동작하는 스위치 트랜지스터와 결합하여 동작하도록 제조되어서, 요구된 구성이 실현될 수 있다.
본 발명의 전류 차단 수단의 기능은 또한, 입력 스위치가 ON 상태인 복수의 채널의 해당 채널의 전류원의 출력 전류를 인터채널 공통 접속 라인에 흐르게 하고, 반면, 입력 스위치가 OFF 상태인 복수의 채널중 해당 채널의 전류원의 출력 전류를 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하는 기능으로서 해석될 수 있다.
이로부터, 상술된 전류 차단 수단의 요구된 구성은 또한 예를 들어, 전류 경로가 전류원 트랜지스터를 입력 트랜지스터에 접속시킬 때 구현될 수 있는 것으로 보일 수 있고, 인터채널 공통 접속 라인은 서로 격리/분리되어 있고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터)는 그 사이에 놓여 있도록 제조되고, 이러한 보충 트랜지스터는 입력 트랜지스터와 결합하여 동작하도록 제조되어 있다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터가 ON 상태일 때, 보충 트랜지스터는 또한 ON 상태로 변경되고, 전류원 트랜지스터를 스위치 트랜지스터와 접속시키기 위한 전류 경로와 인터채널 공통 접속 라인 사이가 도통되고, 그래서, 해당 채널의 전류원의 출력 전류는 인터채널 공통 접속 라인에 흐를 수 있다. 이와 반대로, 입력 트랜지스터가 OFF 상태일 때, 보충 트랜지스터는 또한 OFF 상태로 변경되어서, 전류원 트랜지스터와 스위치 트랜지스터를 접속시키기 위한 전류 경로와 인터채널 공통 접속 라인 사이가 비도통되어, 해당 채널의 전류원의 출력 전류는 인터채널 공통 접속 라인에 흐를 수 없다.
또 다른 예로서, 입력 스위치가 OFF 상태일 때 전류 차단 수단이 전류원을 디스에이블링하는 구성이 사용될 수 있다. 이러한 구성이 사용될 때, 예를 들어, 격리된 스위치 트랜지스터는 각각, 전류원으로서 동작하는 트랜지스터의 바이어스 단자와 바이어스 전원 사이에, 그리고, 그 바이어스 단자와 제로바이어스 전원 사이에 놓이도록 제조되어 있고, 이러한 2개의 보충 트랜지스터는 반전 방식으로 동작하도록 입력 스위치로서 동작하는 스위치 트랜지스터의 온/오프 동작과 인터록킹하도록 제조되어 있어서, 요구되는 구성이 구현될 수 있다.
또 다른 예로서, 입력 스위치가 OFF 상태일 때, 전류 차단 수단에 의해, 전류원에 흐르는 전류가 입력 스위치를 바이패스하여 방전되는 구성이 사용될 수 있다. 이러한 구성이 사용될 때, 예를 들어, 방전 스위치 트랜지스터와 방전 전류원 트랜지스터는 입력 스위치로서 동작하는 스위치 트랜지스터를 바이패싱하기 위하여 전류 경로에서 직렬로 접속되어 있고, 동시에, 입력 트랜지스터와 방전 스위치 트랜지스터는 반전 방식으로 동작하도록 제조되어, 요구된 구성이 구현될 수 있다.
본 발명에 따른 다중 채널 구동 회로는, 복수의 채널에 각각 상응하는 복수의 전류원을 포함하는 전류원 어레이; 복수의 채널에 각각 상응하는 복수의 부하를 접속하기 위한 복수의 외부 단자를 포함하는 외부 단자 어레이; 상기 전류원 어레이와 상기 외부 단자 어레이 사이에 있도록 제조되고, 상기 복수의 채널에 각각 상응하는 복수의 입력 스위치를 포함하는 입력 스위치 어레이; 상기 전류원 어레이를 구성하는 각 채널의 각 전류원을 상기 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 인터채널 공통 접속 라인; 및 상기 입력 스위치가 OFF 상태인 상기 복수의 채널의 해당 채널의 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 전류 차단 수단;을 포함하고 있는 반도체 집적 디바이스(LSI 칩)로서 구현될 수 있다. 이러한 경우에, 상기 인터채널 공통 접속 라인은 충분히 큰 폭을 갖고 있고, 알루미늄과 같은 저 저항 금속체가 그 재료로서 사용된다.
이러한 구성에 따라, 채널 사이의 만족스러운 균일도를 가진 다중 채널 구동 회로서 동작하고, 칩 면적이 적고 반도체 제조공정에 대한 운영에 비교적 가벼운 부담을 주어 저렴하게 제조될 수 있는 반도체 집적 디바이스가 구현될 수 있다.
이러한 경우에, 상기 다중 채널 부하 구동 회로를 구성하는 반도체 칩이 사전결정된 패키지내에 수용되고, 상기 패키지에는 상기 인터채널 공통 접속 라인을 외부로 인출하기 위한 외부 단자가 제공되어 있다.
다중 채널 구동 회로가 예를 들어, 큰 평판 디스플레이 패널등의 소스 드라이버로서 사용될 때, 다중 채널 구동 회로로서 동작하는 복수의 반도체 집적 디바이스(LSI 칩)가 각각 상기 패널의 전체 수평 스캐닝 폭에 대하여 할당된다. 이러한 경우에, 인터채널 공통 접속 라인을 외부로 인출하기 위한 외부 단자가 반도체 집적 디바이스(LSI 칩)을 수용하는 패키지내에 배열되어 있다면, 오직 적합한 전기 도체를 사용함으로써 인접 LSI 패키지의 외부 단자를 접속시킴으로써만이, 일련의 LSI 패키지내에 수용되는 반도체 칩상의 인터채널 공통 접속 라인 사이가 도통될 수 있다. 따라서, 균일한 상태에서의 부하 구동이 인접한 채널 사이에서뿐만 아니라 인접 LSI 패키지 사이에서도 가능하다.
본 발명의 효과
본 발명에 따라, 인터채널 공통 접속 라인의 저항값이 미리 충분히 낮게 설정되어 있는 경우에, 모든 채널의 상술된 전류 경로의 전위가 실질상 동일한 값으로 수렴된다. 그 결과, 각 채널의 부하로 각 채널의 입력 스위치를 통해 흐르는 전류의 값이 전류 차단 수단의 동작과 연결되어, 입력 스위치가 그 순간에 ON 상태에 있는 모든 채널의 해당 전류원에 흐르는 전류값을 평균화함으로써 얻어지는 값으로 균일화된다. 따라서, 반도체 제조 공정등으로 인하여 전류원 어레이를 구성하는 전류원에 흐르는 전류의 값에서의 채널 사이의 변동이 존재할지라도, 모든 채널의 부하는 각 채널의 제어 신호를 균일한 상태로 스위칭함으로써 구동될 수 있다.
또한, 전류 차단 수단은 비교적 적은 수의 컴포넌트로 구현될 수 있다. 결과적으로, 상기 회로가 LSI로 집적될 때, 상기 칩상에 점유 면적은 그렇게 크지 않아서 저렴한 비용으로 제조될 수 있다. 또한, 이러한 회로 구성에 따라, 상기 부하에 접속된 각 채널의 출력 단자 사이는 인터채널 공통 접속 라인과 ON 상태가 발생하는 각 채널의 해당 채널의 스위치를 통해 도통된다. 따라서, 전류 병합 또는 전류 분류는 각 전류원과 인터채널 공통 접속 라인 사이의 교차점에서 자동으로 실행되어 이러한 교차점의 전위는 동일하게 된다. 그 결과, 부하 어레이를 구성하는 각 부하의 용량성 값에서의 채널 사이의 변동이 존재할 때도, 각 채널의 충전 전류값은 자동으로 조정되어서, 각 채널의 출력 단자의 전위 역시 균일화된다.
도 1은 본 발명에 따른 다중 채널구동 회로의 제1 실시예의 구성도,
도 2는 본 발명에 따른 다중 채널 구동 회로의 출력 특성 (모든 채널에 대해 ON 주기가 동일함)을 도시하는 도면,
도 3은 본 발명에 따른 다중 채널 구동 회로의 출력 특성 (모든 채널에 대해 ON 주기가 상이함)을 도시하는 도면,
도 4는 본 발명에 따른 다중 채널 구동 회로의 전압 평균 액션을 검증하기 위한 회로의 도면,
도 5는 본 발명에 따른 다중 채널 구동 회로의 전압 평균 액션을 설명하기 위한 도면,
도 6은 본 발명에 따른 다중 채널 구동 회로의 제2 실시예 (네가티브 구동형)의 구성도,
도 7은 본 발명에 따른 다중 채널 구동 회로의 제3 실시예 (바이폴라 구동형)의 구성도,
도 8은 본 발명에 따른 다중 채널 구동 회로의 제4 실시예 (바이폴라 구동형의 변형)의 구성도,
도 9는 본 발명에 따른 다중 채널 구동 회로의 제5 실시예 (포지티브 구동형의 변형)의 구성도,
도 10은 본 발명에 따른 다중 채널 구동 회로의 제6 실시예 (바이폴라 구동형의 변형)의 구성도,
도 11은 본 발명에 따른 다중 채널 구동 회로의 제6 실시예의 주변 회로를 설명하는 도면,
도 12는 인가된 전압, 톤 DATA 및 전류원 출력 사이의 관계를 설명하는 도면,
도 13은 전체 회로가 복수의 IC 칩으로 구성된 예를 설명하는 도면,
도 14은 본 발명에 따른 다중 채널 구동 회로의 제7 실시예 (바이폴라 구동형의 변형)의 구성도,
도 15은 RGB의 각 컬러에 대한 인가된 전압과 톤 사이의 관계를 설명하는 그래프,
도 16은 컬러 RGB 사이의 감마 특성의 차이가 존재하는 경우의 칩 사이의 접속을 설명하는 도면,
도 17은 (패키지가 TCP 또는 COP인 경우의) 칩 사이의 접속 단자의 레이아웃을 설명하는 도면,
도 18은 (패키지가 플라스틱 또는 세라믹인 경우의) 칩 사이의 접속 단자의 레이아웃을 설명하는 도면,
도 19은 본 발명에 따른 다중 채널 구동 회로의 제1 실시예가 유기 EL 패널에 적용된 예를 설명하는 도면,
도 20은 본 발명에 따른 다중 채널 구동 회로의 제3 실시예가 TFT 액정 패널에 적용된 예를 설명하는 도면,
도 21은 본 발명에 따른 다중 채널 구동 회로의 제5 실시예의 변형이 유기 EL 패널에 적용된 예를 설명하는 도면,
도 22은 도 1에 도시된 제1 실시예의 변형을 설명하는 도면,
도 23은 도 6에 도시된 제2 실시예의 변형을 설명하는 도면,
도 24는 도 7에 도시된 제3 실시예의 변형을 설명하는 도면,
도 25는 도 8에 도시된 제4 실시예의 변형을 설명하는 도면,
도 26은 도 10에 도시된 제6 실시예의 변형을 설명하는 도면,
도 27은 종래 기술의 다중 채널 구동 회로의 구성도(포지티브 구동형), 및
도 28은 종래 기술의 다중 채널 구동 회로의 출력 특성 (ON 주기가 모든 채널에 대해 동일함)을 설명하는 도면.
부재 번호의 설명
1 포지티브측 전원라인
2 네가티브측 전원라인
3 포지티브측 바이어스 전원라인
4 네가티브측 바이어스 전원라인
5 (포지티브측) 인터채널 공통 접속 라인
5a 포지티브측 인터채널 공통 접속라인
5k 내지 5k+3, 5ak 내지 5ak+3 (포지티브측) 인터채널 공통 접속 라인의 접속점
5R,5G,5B RGB의 각 컬러에 대하여 배열된 포지티브측 인터채널 공통 접속라인
6 (네가티브측) 인터채널 공통 접속라인
6a 네가티브측 인터채널 공통 접속라인
6k 내지 6k+3, 6ak 내지 6ak+3 (네가티브측) 인터채널 공통 접속라인의 접속점
6R,6G,6B RGB의 각 컬러에 대하여 배열된 포지티브측 인터채널 공통 접속라인
7 방전 라인에 대한 인터채널 공통 접속라인
8 예비 충전 전원라인
10k 내지 10k+3 엘리먼트 회로
11 (포지티브측) 전류원 어레이
11k 내지 11k+3 (포지티브측) 전류원 트랜지스터
12k 내지 12k+3 (포지티브측) 전류 차단 스위치 트랜지스터
13,13a (포지티브측) 입력 스위치 어레이
13k 내지 13k+3 (포지티브측) 입력 스위치 트랜지스터
14k 내지 14k+3 (포지티브측) 스위치 제어 신호
15k 내지 15k+3 (포지티브측) 바이어스 스위치 트랜지스터
16k 내지 16k+3 (포지티브측) 컷오프 스위치 트랜지스터
17 포지티브측 모듈레이션형 전류원 어레이
17k 내지 17k+3 포지티브측 모듈레이션형 전류원
18k 내지 18k+3 전류 방전 스위치 트랜지스터
19k 내지 19k+3 더미 부하 전류원 트랜지스터
21, 21a (네가티브측) 전류원 어레이
11k 내지 11k+3 (네가티브측) 전류원 트랜지스터
21k 내지 21k+3 (네가티브측) 전류 차단 스위치 트랜지스터
23 (네가티브측) 입력 스위치 어레이
23k 내지 23k+3 (네가티브측)입력 스위치 트랜지스터
24k 내지 24k+3 (네가티브측) 스위치 제어 신호
25k 내지 25k+3 (네가티브측) 바이어스 스위치 트랜지스터
26k 내지 26k+3 (네가티브측) 컷오프 스위치 트랜지스터
27 네가티브측 모듈레이션형 전류원 어레이
27k 내지 27k+3 네가티브측 모듈레이션형 전류원
30 바이어스 전원 회로
37k 내지 37k+3 인버터
40 부하 어레이
40k 내지 40k+3 부하
47k 내지 47k+3 인버터
50 접속 도체
50n 네가티브측 접속 도체
50p 포지티브측 접속 도체
60 스캐닝 드라이버
61,62,63 각 가중값에 대하여 배열된 인터채널 공통 접속 라인
70k 내지 70k+3 예비 충전 아날로그 스위치
81k 포지티브측 보충 트랜지스터
82k,83k 접속점
84k 네가티브측 보충 트랜지스터
100 다중 채널 구동 회로
101, 101k-1, 101k, 101k+1 IC 칩
102 패키지
170-1k 내지 3k 포지티브측 보충 트랜지스터
171k 내지 171k+1, 172k 내지 172k+1, 173k 내지 173k+1 각 가중값에 대하여 배열된 전류원 트랜지스터
174k 내지 174k+1, 175k 내지 175k+1, 176k 내지 176k+1 각 가중값에 대하여 배 열된 전류 차단 스위치 트랜지스터
177k 내지 177k+1, 178k 내지 178k+1, 179k 내지 179k+1 각 가중값에 대하여 배열된 NAND 게이트
270-1k 내지 3k 네가티브측 보충 트랜지스터
271k 내지 271k+1, 272k 내지 272k+1, 273k 내지 273k+1 각 가중값에 대하여 배열된 전류원 스위치 트랜지스터
274k 내지 274k+1, 275k 내지 275k+1, 276k 내지 276k+1 각 가중값에 대하여 배열된 전류 차단 스위치 트랜지스터
277k 내지 277k+1, 278k 내지 278k+1, 279k 내지 279k+1 각 가중값에 대하여 배열된 NAND 게이트
511,512,513 각 컬러 RGB에 대하여 배열된 포지티브측 접속 도체
521,522,523 각 컬러 RGB에 대하여 배열된 네가티브측 접속 도체
BP1 내지 BP3 포지티브측 가중값 선택 신호
BN1 내지 BN3 포지티브측 가중값 선택 신호
I11k 내지 I11k +3 (포지티브측) 전류원 트랜지스터의 세트 전류
I13k 내지 I13k +3 부하 전류
OUTk 내지 OUTk +3 출력 단자
PDL 좌측 접속 패드
PDL21,PDL22,PDL23 네가티브측의 좌측 접속 패드
PDR 우측 접속 패드
PDR11,PDR12,PDR23 포지티브측의 우측 접속 패드
Tp 포지티브측 외부 접속 단자
Tn 네가티브측 외부 접속 단자
Vk 내지 Vk +3 출력 단자의 전위
VBH 포지티브측 바이어스 전원
VBL 네가티브측 바이어스 전원
VDD 포지티브측 전원
VSS 네가티브측 전원
Vx 예비 충전 전원
본 발명을 실행하기 위한 최상의 모드
본 발명에 따른 다중 채널 구동 회로의 바람직한 일실시예가 첨부된 도면을 참조하여 상세하게 아래에 설명될 것이다.
본 발명에 따른 다중 채널 구동 회로의 제1 실시예 (포지티브 구동형)이 도 1에 설명되어 있다. 도 1에서, 부재번호 1은 포지티브측 전원(VDD)에 이르는 포지티브측 전원라인이고, 2는 네가티브측 전원(VSS)에 이르는 네가티브측 전원라인이고, 3은 포지티브측 바이어스 전원에 이르는 포지티브 바이어스 라인이고, 5는 본 발명의 요지인 인터채널 공통 접속라인이고, 10k 내지 10k+3 은 각 채널 k 내지 k+3의 엘리먼트 회로이고, 11k 내지 11k+3 각 채널 k 내지 k+3의 전류원 트랜지스터이고, 12k 내지 12k+3 은 본 발명의 요점인 각 채널 k 내지 k+3의 전류 차단 스위치 트랜지스터이고, 13k 내지 13k+3 은 부하에 전원을 턴 온/오프 공급하기 위한 각 채널 k 내지 k+3의 스위치 트랜지스터이고, 14k 내지 14k+3 은 각 채널 k 내지 k+3의 스위치 제어 신호이고, 11은 일련의 전류원 트랜지스터(11k 내지 11k+3)를 포함하는 전류원 어레이이고, 13은 일련의 스위치 트랜지스터(13k 내지 13k+3)를 포함하는 스위치 어레이이고, 30은 바이어스 전원 회로이고, 40은 일련의 부하(40k 내지 40k+3)를 포함하는 부하 어레이이고, OUTk 내지 OUTk +3 은 각 채널 k 내지 k+3의 출력 단자이고, 그리고 100은 다중 채널 구동 회로이다.
도시된 예에서, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)로서, 각각 포지티브측 전원 라인(1) 및 포지티브측 바이어스라인(3)에 각각 접속된 소스 단자 및 게이터 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)로서, 각각 입력 단자(OUTk 내지 OUTk +3) 및 전류 차단 스위치 트랜지스터(12k 내지 12k+3)에 각각 접속된 드레인 단자 및 소스 단자, 그리고 스위치 제어 신호(14k 내지 14k+3)가 입력되는 게이트 단 자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
각 채널의 전류 차단 스위치 트랜지스터(12k 내지 12k+3)로서, 전류원 트랜지스터(11k 내지 11k+3)의 드레인 단자 및 입력 스위치 트랜지스터(13k 내지 13k+3)의 소스 단자에 각각 접속된 소스 단자 및 드레인 단자, 그리고 스위치 제어 신호(14k 내지 14k+3)가 입력되는 게이트 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
도 1로부터 명백한 바와 같이, 이러한 다중 채널 구동 회로(100)는 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 전류원 트랜지스터(11k 내지 11k+3)를 포함하는 전류원 어레이(11), 및 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 입력 스위치 트랜지스터(13k 내지 13k+3)를 포함하는 스위치 어레이(11)를 포함하고 있다.
기본 동작은 다음과 같다. 즉, 전원은 전류원 어레이(11)를 구성하는 각 채널의 각 전류원 트랜지스터(11k 내지 11k+3)에 의해 부하 어레이(40)를 구성하는 각 채널의 각 부하(40k 내지 40k+3)로, 입력 스위치 어레이(13)를 구성하는 각 채널의 각 입력 스위치 트랜지스터(13k 내지 13k+3)를 통해 공급된다. 이러한 경우에, 스위치 트랜지스터(13k 내지 13k+3)의 ON/OFF 동작은 각 채널의 스위치 제어 신호(14k 내지 14k+3)에 의해 제어된다.
입력 스위치 어레이(13)을 구성하는 각 채널의 각 입력 스위치 트랜지스터(13k 내지 13k+3)와 전류원 어레이를 구성하는 각 채널의 각 전류 트랜지스터(11k 내지 11k+3)를 접속하기 위한 각 전류 경로 사이의 도통은 본원의 요점인 인터채널 공통 접속 라인(5)을 통해서 이루어진다.
도 1에서, 부재 번호(5k 내지 5k+3)는 각 채널(k 내지 k+3)의 전류 경로와 인터채널 공통 접속 라인(5) 사이의 접속점을 나타낸다. 이러한 회로(100)가 반도체 집적 회로로서 구성될 때, 인터채널 공통 접속 라인(5)은 알루미늄과 같은 저저항 금속 재료를 사용하여 형성되고, 라인 폭을 증가시키는 것과 같은 도체 패턴 구성이 고려되어 그 저항값이 충분히 감소될 수 있다. 이에 따라, 각 채널의 접속점(5k 내지 5k+3)는 인터채널 공통 접속 라인(5)에 의해 낮은 저항에서 접속되어 이러한 접속점(13k 내지 13k+3)에서의 전위는 실질상 동일한 레벨로 조정된다.
또한, 이러한 회로(100)에는 입력 스위치 트랜지스터(13k 내지 13k+3)가 인터채널 공통 접속 라인(5)내에 흐르지 않고 OFF 상태가 되는 복수의 채널(k 내지 k+3)의 채널의 전류원 트랜지스터(11k 내지 11k+3)의 출력 전류를 차단하기 위한 전류 차단 수단이 제공된다.
이러한 예에서, 전류 차단 수단으로서, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)와 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3) 사이에 있도록 제조 된 전류 차단 스위치 트랜지스터(12k 내지 12k+3)가 사용된다.
스위치 제어 신호(14k 내지 14k+3)는 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)의 각 게이트 단자 및 전류 차단 스위치 트랜지스터(12k 내지 12k+3)의 각 게이트 단자에 병렬로 공급된다. 따라서, 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3) 및 각 채널의 전류 차단 스위치 트랜지스터(12k 내지 12k+3)는 인터록 방식으로 서로 결합되어 동작한다.
결국, 입력 스위치 트랜지스터(13k 내지 13k+3)가 ON(도통) 상태에 있을 때, 전류 차단 스위치 트랜지스터(13k 내지 13k+3)는 역시 ON 상태에 있어서, 전류원 트랜지스터(11k 내지 11k+3)와 인터채널 공통 접속 라인(5) 사이의 도통이 보장된다. 한편, 입력 스위치 트랜지스터(13k 내지 13k+3)가 OFF(비도통) 상태에 있을 때, 전류 차단 스위치 트랜지스터(12k 내지 12k+3) 역시 OFF 상태에 있고, 따라서, 해당 채널의 전류원 트랜지스터(11k 내지 11k+3)의 출력 전류는 인터채널 공통 접속 라인(5)을 흐르지 않고 차단된다.
전류 차단 수단의 상술된 동작 덕분에, 전류원으로부터 인터채널 공통 접속 라인내로의 흐름이 일어나는 채널의 수는 스위치 트랜지스터를 통해 부하로의 흐름이 일어나는 채널의 수와 항상 동일하다. 따라서, 입력 스위치 트랜지스터가 ON 상태에 있는 채널의 수의 변화에 관계없이, 각 채널로부터 부하로 흐르는 전류의 값( 인터채널 평균 전류값)은 항상 실질상 일정하도록 유지된다.
이러한 회로(100)의 동작을 이제 도 2 내지 도 5에서 상세하게 설명될 것이다. 여기에서, 전류원(11)을 구성하는 각 채널의 전류원 트랜지스터(11k 내지 11k+3)설정 전류값은 각 I11k 내지 I11k +3이고, 스위치 어레이(13)를 구성하는 각 채널의 스위치 트랜지스터(13k 내지 13k+3)에 흐르는 부하 전류의 값은 각각 I13k 내지 I13k+3)이라고 하자. 또한, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)이 반도체 제조 공정등에 기인하는 전류원 트랜지스터(11k 내지 11k+3) 사이의 특성(예를 들어, 임계값, 이동도등)의 변동으로 인하여 완전히 동일하지 않다고 가정한다.
이러한 상태에서, 동일한 파형을 갖는 스위치 제어 신호(14k 내지 14k+3)가 도 2에 도시된 바와 같이, 4개의 채널 k 내지 k+3의 입력 스위치 트랜지스터(13k 내지 13k+3)에 공급되는 것으로 가정한다.
이러한 스위치 제어 신호(14k 내지 14k+3)는 도 2에 도시된 바와 같이 동일한 ON 주기(스위치 제어 신호(14k 내지 14k+3)의 주기 "L")를 갖고 있다.
그다음, 타임(t1)에 도달될 때, 각 채널내의 전류 차단 스위치 트랜지스터(12k 내지 12k+3) 및 입력 스위치 트랜지스터(13k 내지 13k+3)는 동시에 턴 온되어, 주엊진 값(I13k 내지 I13k +3)을 갖는 부하 전류는 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)에서 흐른다.
이러한 경우에, 도 27 및 도 28에 대하여 상술된 종래 기술의 경우에서, 본 발명의 요점인 인터채널 공통 접속 라인(5)은 제시되지 않고, 그래서 각 채널의 이력 스위치 트랜지스터(13k 내지 13k+3)에서 흐르는 부하 전류(I13k 내지 I13k +3)의 값은 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)에 종속된다. 따라서, 채널 사이에 설정 전류값(I11k 내지 I11k +3)에 변동이 있을 때, 또한 채널 사이의 부하 전류(I13k 내지 I13k +3)의 값에도 변동이 있게 된다.
이와 대조적으로, 본원의 회로(100)에서, 충분히 감소된 저항을 갖고 있는 인터채널 공통 접속 라인(5)이 포함되어, 4개의 채널의 각 전류원 트랜지스터(11k 내지 11k+3)의 양단부는 단락된다. 보다 상세하게는, 전류원 트랜지스터(11k 내지 11k+3)의 소스 단자는 포지티브측 전원 라인(1)을 통해 단락되고, 그 드레인 단자는 전류 차단 트랜지스터(12k 내지 12k+3) 및 인터채널 공통 접속 라인(5)을 통해 단락된다.
따라서, 이러한 4개의 전류원 트랜지스터(11k 내지 11k+3)은 설정 전류값(I11k 내지 I11k +3)의 합인 설정 전류값을 갖고 있는 하나의 큰 전류원 트랜지스터와 등가 로 생각될 수 있다.
여기에서, 만약 부하 어레이(40)를 구성하는 각 채널의 부하(40k 내지 40k+3)의 특성 값(예를 들어 커패시턴스값)이 균일하다고 가정하면, 전류는 상술된 가상의 전원으로부터 각 채널의 각 부하(40k 내지 40k+3)로 균일한 방식으로 분류된다. 따라서, 다음의 공식(1) 및 (2)에 의해 표시된 바와 같이, 각 채널의 부하 전류값(I13k 내지 I13k +3)은 4개의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k +3)의 평균값(Ia)으로 균일화된다.
I13k = I13k +1 = I13k +2 = I13k +3 = Ia ...(1)
Ia = {(I11k) + (I11k +1) + (I11k +2) + (I11k +3)} /4 ...(2)
즉, 채널 사이의 4개의 전류원 트랜지스터(I11k 내지 I11k +3)의 설정 전류값(I11k 내지 I11k +3)에 변동이 있을 때조차, 각 채널의 부하 전류값(13k 내지 13k+3)은 평균 전류값(Ia)인 균일한 값에서 유지된다.
결국, 도 2에 도시된 바와 같이, 모든 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)의 ON 주기(스위치 제어 신호(14k 내지 14k+3)의 주기 "L")이 동일하다면, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)에 변동이 있을지라도 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전압(즉, 충전 전압) 값(Vk 내지 Vk +3)은 동일한 기울기를 나타내는 선형방식으로 증가하고 타임 t2에서 전압값은 동일한 값에 도달한다.
또한, 도 3에 도시된 바와 같이, 모든 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)의 ON 주기(스위치 제어 신호(14k 내지 14k+3)의 주기 "L")가 동일한 이유로 서로 상이할 때조차, 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전압(즉, 충전 전압)값(Vk 내지 Vk +3)은 동일한 기울기를 나타내면서 선형으로 증가한다. 따라서, 타임 t2에서, 출력 단자(OUTk 내지 OUTk +3)의 전위(Vk 내지 Vk +3)가 의도된 값에 도달하고, 타임 t3에서, 출력 단자(OUTk 내지 OUTk +3)의 전위(Vk +3)가 의도된 값에 도달하고, 타임 t4에서, 출력 단자(OUTk 내지 OUTk +3)의 전위(Vk +1)가 의도된 값에 도달한다.
이러한 경우에, t1 로부터 t2로부터의 기간동안 ON 상태인 4개의 채널의 부하 전류(13k 내지 13k+3)의 값은 다음과 같이 표현된다.
I13k = I13k +1 = I13k +2 = I13k +3 = Ia1
Ia1 = {(I11k) + (I11k +1) + (I11k +2) + (I11k +3)} /4
또한, t2 로부터 t3의 가간동안, ON 상태인 2개의 채널의 부하 전류(I13k 내지 I13k +3)의 값은 다음과 같이 표현된다.
I13k +1 = I13k +3 = Ia2
Ia2 = {(I11k +1) + (I11k +3)} /2
또한, t3 로부터 t4의 기간 동안, ON 상태인 하나의 채널의 부하 전류(I13k+1)의 값은 다음과 같이 표현된다.
I13k +1 = I11k +1
본원의 회로(100)에 따라, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)에 변동이 있을지라도, 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전위는 주어진 기울기를 갖는 동일한 라인을 나타내면서 상승하고, 따라서, 각 채널의 부하(40k 내지 40k+3)는 균일한 상태에서 구동될 수 있다. 즉, 입력 스위치 트랜지스터(13k 내지 13k+3)의 ON 기간(스위치 제어 신호(14k 내지 14k+3)가 주어진 룰에 따라 조작된다면, 전류원 트랜지스터(11k 내지 11k+3)의 변동을 전혀 고려하지 않을지라도 각 채널의 부하(40k 내지 40k+3)는 의도된 동작 모드에 따라 정확하게 제어될 수 있다.
본원의 회로(100)의 전압 평균화 동작이 이제 설명될 것이다. 상술된 바와 같이, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)에 변동이 있을 지라도, 부하 어레이(40)를 구성하는 각 채널의 부하(40k 내 지 40k+3)가 균일한 값(용량성값)을 가질 때, 입력 스위치 트랜지스터(13k 내지 13k+3)의 ON 기간(스위치 제어 신호(14k 내지 14k+3)의 주기 "L")이 동일한 한, 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전압(Vk 내지 Vk +3)은 또한 동일하게 된다.
또한, 본원의 회로(100)에서, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값(I11k 내지 I11k+3)에서뿐만 아니라 부하 어레이(40)를 구성하는 각 채널의 부하(40k 내지 40k+3)에 변동이 있을 때조차, 입력 스위치 트랜지스터(13k 내지 13k+3)의 ON 주기(스위치 제어 신호(14k 내지 14k+3)의 주기 "L")는 동일한 한, 각 채널의 출력 단자(OUTk 내지 OUTk +3)의 전압(Vk 내지 Vk +3)은 실질상 동일한 값을 나타낸다(전압 평균화 동작).
본원의 다중 채널 구동 회로의 전압 평균화 동작을 검증하기 위한 회로의 도면이 도 4에 도시되어 있고, 전압 평균화 동작을 설명하기 위한 도면이 도 5에 도시되어 있다. 여기에서, 도 4에 도시된 바와 같이, 인접 채널에 있어서, 채널(k)의 부하(40k)의 커패시턴스값이 125pF이고, 채널(k+1)의 부하(40k+1)의 커패시턴스값이 100pF이고, 채널(k)의 전류원 트랜지스터(11k)의 설정 전류값(I11k)과 채널(k+1)의 부하(40k)의 설정 전류값(I11k +1) 사이에 관계(I11k ≤ I11k +1)가 존재한다고 가정하자.
이러한 경우에, 스위치(SW1)가 OFF 상태에 있는 경우에(종래 기술과 상응함 ), 채널(k)의 출력 단자(OUTk) 및 채널(k+1)의 출력 단자(OUTk +1)은 완전히 이격/분리되어 있다. 따라서, ON 주기( 타임 t1 으로부터 타임 t2로의 주기)가 동일할지라도, (I11k ≤ I11k +1)의 관계가 있기 때문에 도 5에 도시된 바와 같이, 큰 전위차가 출력 단자(OUTk) 및 출력 단자(OUTk +1) 사이에 발생한다.
이와는 대조적으로, 스위치(SW1)가 ON 상태에 있는 경우(본원의 기술에 상응함), 채널(k)의 출력 단자(OUTk)과 채널(k+1)의 출력 단자(OUTk +1) 사이의 도통은 스위치 트랜지스터(13k 및 13k+3) 및 인터채널 공통 접속 라인(5)를 통해 이루어진다. 따라서, ON 주기(타임 t1으로부터 타임 t2로의 주기)가 동일하다면, (I11k ≤ I11k+1)의 관계가 있을지라도, 조정 전류가 2개의 채널 사이의 인터채널 공통 접속 라인(5)를 통해 흘러 전압 평균화 동작이 취해지게 된다. 결국, 도 5에 도시된 바와 같이, 출력 단자(OUTk)과 출력 단자(OUTk +1) 사이의 전위차는 상당히 감소되고 따라서 2개의 출력 단자(OUTk 및 OUTk +1)은 실질상 동일한 전압을 갖게 된다.
본 발명에 따른 다중 채널 구동 회로의 제2 실시예 (포지티브 구동형)이 도 6에 설명되어 있다. 도 6에서, 부재번호 1은 포지티브측 전원(VDD)에 이르는 포지티브측 전원라인이고, 2는 네가티브측 전원(VSS)에 이르는 네가티브측 전원라인이고, 4는 네가티브측 바이어스 전원(VBL)에 이르는 네가티브측 바이어스 라인이고, 6은 본 발명의 요지인 인터채널 공통 접속라인이고, 10k 내지 10k+3 은 각 채널 k 내 지 k+3의 엘리먼트 회로이고, 21k 내지 21k+3 각 채널 k 내지 k+3의 전류원 트랜지스터이고, 22k 내지 22k+3 은 본 발명의 요점인 각 채널 k 내지 k+3의 전류 차단 스위치 트랜지스터이고, 23k 내지 23k+3 은 부하에 전원을 턴 온/오프 공급하기 위한 각 채널 k 내지 k+3의 스위치 트랜지스터이고, 24k 내지 24k+3 은 각 채널 k 내지 k+3의 스위치 제어 신호이고, 21은 일련의 전류원 트랜지스터(21k 내지 21k+3)를 포함하는 전류원 어레이이고, 23은 일련의 스위치 트랜지스터(23k 내지 23k+3)를 포함하는 스위치 어레이이고, 30은 바이어스 전원 회로이고, 40은 일련의 부하(40k 내지 40k+3)를 포함하는 부하 어레이이고, OUTk 내지 OUTk +3 은 각 채널 k 내지 k+3의 출력 단자이고, 그리고 100은 다중 채널 구동 회로이다.
도시된 예에서, 각 채널의 전류원 트랜지스터(21k 내지 21k+3)로서, 각각 네가티브측 전원 라인(2) 및 네가티브측 바이어스라인(4)에 각각 접속된 소스 단자 및 게이터 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
각 채널의 입력 스위치 트랜지스터(23k 내지 23k+3)로서, 각각 입력 단자(OUTk 내지 OUTk +3) 및 전류 차단 스위치 트랜지스터(22k 내지 22k+3)에 각각 접속된 드레인 단자 및 소스 단자, 그리고 스위치 제어 신호(24k 내지 24k+3)가 입력되는 게이트 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
각 채널의 전류 차단 스위치 트랜지스터(22k 내지 22k+3)로서, 전류원 트랜지스터(21k 내지 21k+3)의 드레인 단자 및 입력 스위치 트랜지스터(23k 내지 23k+3)의 소스 단자에 각각 접속된 소스 단자 및 드레인 단자, 그리고 스위치 제어 신호(24k 내지 24k+3)가 입력되는 게이트 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
도 6로부터 명백한 바와 같이, 이러한 다중 채널 구동 회로(100)는 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 전류원 트랜지스터(21k 내지 21k+3)를 포함하는 전류원 어레이(21), 및 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 입력 스위치 트랜지스터(23k 내지 23k+3)를 포함하는 스위치 어레이(21)를 포함하고 있다.
기본 동작은 다음과 같다. 즉, 전원은 전류원 어레이(21)를 구성하는 각 채널의 각 전류원 트랜지스터(21k 내지 21k+3)에 의해 부하 어레이(40)를 구성하는 각 채널의 각 부하(40k 내지 40k+3)로, 입력 스위치 어레이(23)를 구성하는 각 채널의 각 입력 스위치 트랜지스터(23k 내지 23k+3)를 통해 공급된다. 이러한 경우에, 스위치 트랜지스터(23k 내지 23k+3)의 ON/OFF 동작은 각 채널의 스위치 제어 신호(24k 내지 24k+3)에 의해 제어된다.
입력 스위치 어레이(23)를 구성하는 각 채널의 각 입력 스위치 트랜지스 터(23k 내지 23k+3)와 전류원 어레이를 구성하는 각 채널의 각 전류 트랜지스터(21k 내지 21k+3)를 접속하기 위한 각 전류 경로 사이의 도통은 본원의 요점인 인터채널 공통 접속 라인(5)을 통해서 이루어진다.
도 6에서, 부재 번호(6k 내지 6k+3)는 각 채널(k 내지 k+3)의 전류 경로와 인터채널 공통 접속 라인(5) 사이의 접속점을 나타낸다. 이러한 회로(100)가 반도체 집적 회로로서 구성될 때, 인터채널 공통 접속 라인(5)은 알루미늄과 같은 저저항 금속 재료를 사용하여 형성되고, 라인 폭을 증가시키는 것과 같은 도체 패턴 구성이 고려되어 그 저항값이 충분히 감소될 수 있다. 이에 따라, 각 채널의 접속점(6k 내지 6k+3)는 인터채널 공통 접속 라인(6)에 의해 낮은 저항에서 접속되어 이러한 접속점(6k 내지 6k+3)에서의 전위는 실질상 동일한 레벨로 조정된다.
또한, 이러한 회로(100)에는 입력 스위치 트랜지스터(23k 내지 23k+3)가 인터채널 공통 접속 라인(6)내에 흐르지 않고 OFF 상태가 되는 복수의 채널(k 내지 k+30의 채널의 전류원 트랜지스터(21k 내지 21k+3)의 출력 전류를 차단하기 위한 전류 차단 수단이 제공된다.
이러한 예에서, 전류 차단 수단으로서, 각 채널의 전류원 트랜지스터(21k 내지 21k+3)와 각 채널의 입력 스위치 트랜지스터(23k 내지 23k+3) 사이에 있도록 제조된 전류 차단 스위치 트랜지스터(22k 내지 22k+3)가 사용된다.
스위치 제어 신호(24k 내지 24k+3)는 각 채널의 입력 스위치 트랜지스터(23k 내지 23k+3)의 각 게이트 단자 및 전류 차단 스위치 트랜지스터(22k 내지 22k+3)의 각 게이트 단자에 병렬로 공급된다. 따라서, 각 채널의 입력 스위치 트랜지스터(23k 내지 23k+3) 및 각 채널의 전류 차단 스위치 트랜지스터(22k 내지 22k+3)는 인터록 방식으로 서로 결합되어 동작한다.
결국, 입력 스위치 트랜지스터(23k 내지 23k+3)가 ON(도통) 상태에 있을 때, 전류 차단 스위치 트랜지스터(23k 내지 23k+3)는 역시 ON 상태에 있어서, 전류원 트랜지스터(21k 내지 21k+3)와 인터채널 공통 접속 라인(5) 사이의 도통이 보장된다. 한편, 입력 스위치 트랜지스터(23k 내지 23k+3)가 OFF(비도통) 상태에 있을 때 전류 차단 스위치 트랜지스터(22k 내지 22k+3) 역시 OFF 상태에 있고, 따라서, 해당 채널의 전류원 트랜지스터(21k 내지 21k+3)의 입력 전류는 인터채널 공통 접속 라인(5)을 흐르지 않고 차단된다.
전류 차단 수단의 상술된 동작 덕분에, 전류원으로부터 인터채널 공통 접속 라인내로의 흐름이 일어나는 채널의 수는 스위치 트랜지스터를 통해 부하로의 흐름이 일어나는 채널의 수와 항상 동일하다. 따라서, 입력 스위치 트랜지스터가 ON 상태에 있는 채널의 수의 변화에 관계없이, 각 채널로부터 부하로 흐르는 전류의 값( 인터채널 평균 전류값)은 항상 실질상 일정하도록 유지된다.
트랜지스터의 채널형이 상이하다는 것을 제외하곤, 상술된 본원의 회로의 제2 실시예의 동작 및 효과는 도 1 및 도 5에 대하여 상술된 본원의 회로의 제1 실시예의 것과 실질상 동일하기 때문에 그 반복된 설명은 생략하기로 한다.
본 발명에 따른 다중 채널 구동 회로의 제3 실시예 (바이폴라 구동형)이 도 7에 설명되어 있다. 도 7에서, 부재번호 1은 포지티브측 전원(VDD)에 이르는 포지티브측 전원라인이고, 2는 네가티브측 전원(VSS)에 이르는 네가티브측 전원라인이고, 3는 포지티브측 바이어스 전원(VBH)에 이르는 포지티브측 바이어스 라인이고, 4는 네가티브측 바이어스 전원(VBL)에 이르는 네가티브측 바이어스 라인이고, 5a는 본 발명의 요점인 포지티브측 인터채널 공통 접속라인이고, 6a는 본 발명의 요지인 네가티브측 인터채널 공통 접속라인이고, 10k 내지 10k+3 은 각 채널 k 내지 k+3의 엘리먼트 회로이다.
또한, 부재번호 11k 내지 11k+3 은 각 채널 k 내지 k+3의 전류원 트랜지스터이고, 12k 내지 12k+3 은 본 발명의 요점인 각 채널 k 내지 k+3의 포지티브측 전류 차단 스위치 트랜지스터이고, 13k 내지 13k+3 은 부하에 전원을 턴 온/오프 공급하기 위한 각 채널 k 내지 k+3의 포지티브측 스위치 트랜지스터이고, 14k 내지 14k+3 은 각 채널 k 내지 k+3의 포지티브측 스위치 제어 신호이고, 11a는 일련의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)를 포함하는 포지티브측 전류원 어레이이고, 13a는 일련의 포지티브측 스위치 트랜지스터(13k 내지 13k+3)를 포함하는 포지티브측 스 위치 어레이이다.
또한, 부재번호 21k 내지 21k+3 각 채널 k 내지 k+3의 네가티브측 전류원 트랜지스터이고, 22k 내지 22k+3 은 본 발명의 요점인 각 채널 k 내지 k+3의 네가티브측전류 차단 스위치 트랜지스터이고, 23k 내지 23k+3 은 부하에 전원을 턴 온/오프 공급하기 위한 각 채널 k 내지 k+3의 네가티브측 스위치 트랜지스터이고, 24k 내지 24k+3 은 각 채널 k 내지 k+3의 네가티브측 스위치 제어 신호이고, 21a는 일련의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)를 포함하는 네가티브측 전류원 어레이이고, 23a는 일련의 네가티브측 스위치 트랜지스터(23k 내지 23k+3)를 포함하는 네가티브측 스위치 어레이이다.
또한, 부재번호 30은 바이어스 전원 회로이고, 40은 일련의 부하(40k 내지 40k+3)를 포함하는 부하 어레이이고, OUTk 내지 OUTk +3 은 각 채널 k 내지 k+3의 출력 단자이고, 그리고 100은 다중 채널 구동 회로이다.
도시된 예에서, 각 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)로서, 각각 포지티브측 전원 라인(1) 및 포지티브측 바이어스라인(3)에 각각 접속된 소스 단자 및 게이터 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
각 채널의 포지티브측 입력 스위치 트랜지스터(13k 내지 23k+3)로서, 각각 입 력 단자(OUTk 내지 OUTk +3) 및 전류 차단 스위치 트랜지스터(12k 내지 12k+3)에 각각 접속된 드레인 단자 및 소스 단자, 그리고 스위치 제어 신호(14k 내지 14k+3)가 입력되는 게이트 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
각 채널의 포지티브측 전류 차단 스위치 트랜지스터(12k 내지 12k+3)로서, 전류원 트랜지스터(11k 내지 11k+3)의 드레인 단자 및 입력 스위치 트랜지스터(13k 내지 13k+3)의 소스 단자에 각각 접속된 소스 단자 및 드레인 단자, 그리고 스위치 제어 신호(14k 내지 14k+3)가 입력되는 게이트 단자를 각각 갖고 있는 p채널형 MOSFET이 사용되고 있다.
각 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)로서, 각각 네가티브측 전원 라인(2) 및 네가티브측 바이어스 라인(4)에 각각 접속된 소스 단자 및 게이터 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
각 채널의 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)로서, 각각 입력 단자(OUTk 내지 OUTk +3) 및 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3)에 각각 접속된 드레인 단자 및 소스 단자, 그리고 스위치 제어 신호(24k 내지 24k+3)가 입력되는 게이트 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
각 채널의 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3)로서, 네 가티브측 전류원 트랜지스터(21k 내지 21k+3)의 드레인 단자 및 입력 스위치 트랜지스터(23k 내지 23k+3)의 소스 단자에 각각 접속된 소스 단자 및 드레인 단자, 그리고 네가티브측 스위치 제어 신호(24k 내지 24k+3)가 입력되는 게이트 단자를 각각 갖고 있는 n채널형 MOSFET이 사용되고 있다.
도 7로부터 명백한 바와 같이, 이러한 다중 채널 구동 회로(100)는 복수의 채널(k 내지 k+3)에 각각 상응하는 복수의 전류원 트랜지스터(11k 내지 21k+3)를 포함하는 포지티브측 전류원 어레이(11a), 및 복수의 채널에 각각 상응하는 네가티브측 복수의 전류원 트랜지스터(23k 내지 23k+3)를 포함하는 네가티브측 전류원 어레이(21a)를 포함하고 있다.
입력 스위치 어레이는 복수의 채널에 각각 상응하는 포지티브측 입력 스위치 트랜지스터(14k 내지 14k+3)를 포함하는 포지티브측 입력 스위치 어레이(13a); 및 복수의 채널에 각각 상응하는 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)를 포함하는 네가티브측 입력 스위치 어레이(23a)를 포함하고 있다.
포지티브측 전원은 전류원 어레이(11a)를 구성하는 각 채널의 각 포지티브측 전류원 트랜지스터(13k 내지 13k+3)에 의해 부하 어레이(40)를 구성하는 각 채널의 각 부하(40k 내지 40k+3)로, 포지티브측 전류원 어레이(11a)를 구성하는 각 채널의 각 포지티브측 전류원 트랜지스터(11k 내지 11k+3)를 통해 공급되고, 네가티브측 전 원은 입력 스위치 어레이(23a)를 구성하는 각 채널의 각 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)에 의해 부하 어레이(40)를 구성하는 각 채널의 각 부하(40k 내지 40k+3)로, 네가티브측 전류원 어레이(21a)를 구성하는 각 채널의 각 네가티브측 전류원 트랜지스터(21k 내지 21k+3)를 통해 공급된다.
인터채널 공통 접속 라인은 포지티브측 전류원 어레이(11a)를 구성하는 각 채널의 각 포지티브측 전류원 트랜지스터(11k 내지 11k+3)를 포지티브측 입력 스위치 어레이(13a)를 구성하는 각 채널의 각 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3)와 접속하기 위한 각 채널의 전류 경로 사이의 도통을 이루기 위한 포지티브측 인터채널 공통 접속 라인(5a); 및 네가티브측 전류원 어레이(21a)를 구성하는 각 채널의 각 네가티브측 전류원 트랜지스터(21k 내지 21k+3)를 네가티브측입력 스위치 어레이(23a)를 구성하는 각 채널의 각 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)와 접속하기 위한 각 채널의 전류 경로 사이의 도통을 이루기 위한 네가티브측 인터채널 공통 접속 라인(6a)을 포함하고 있다.
도 7에서, 부재번호(5ak 내지 5ak+3)는 포지티브측 접속 라인(5a)과 각 채널의 전류 경로 사이의 접속점을 나타내고, 부재번호(6ak 내지 6ak+3)는 네가티브측 접속 라인(6a)과 각 채널의 전류 경로 사이의 접속점을 각각 나타낸다.
전류 차단 수단은, 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3)가 OFF 상태에 있는 복수의 채널중 해당 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)의 출력 전류가 포지티브측 인터채널 공통 접속 라인(5a)에 흐르지 않도록 차단하기 위한 포지티브측 전류 차단 수단; 및 네가티브측 입력 스위치 트랜지스터(24k 내지 24k+3)가 OFF 상태에 있는 복수의 채널중 해당 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)의 출력 전류가 네가티브측 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 네가티브측 전류 차단 수단;을 포함하고 있다.
이러한 예에서, 포지티브측 전류 차단 수단으로서, 각 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)와 각 채널의 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3) 사이에 있도록 제조된 포지티브측 전류 차단 스위치 트랜지스터(12k 내지 12k+3)가 사용되고, 네가티브측 전류 차단 수단으로서, 각 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)와 각 채널의 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3) 사이에 있도록 제조된 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3)가 사용된다.
포지티브측 스위치 제어 신호(14k 내지 14k+3)는 각 채널의 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3)의 각 게이트 단자 및 전류 차단 스위치 트랜지스 터(12k 내지 12k+3)의 각 게이트 단자에 병렬로 공급된다. 따라서, 각 채널의 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3) 및 각 채널의 포지티브측 전류 차단 스위치 트랜지스터(12k 내지 12k+3)는 인터록 방식으로 서로 결합되어 동작한다.
결국, 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3)가 ON(도통) 상태에 있을 때, 포지티브측 전류 차단 스위치 트랜지스터(12k 내지 12k+3)는 역시 ON 상태에 있어서, 포지티브측 전류원 트랜지스터(11k 내지 11k+3)와 인터채널 공통 접속 라인(5) 사이의 도통이 보장된다. 한편, 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3)가 OFF(비도통) 상태에 있을 때, 포지티브측 전류 차단 스위치 트랜지스터(12k 내지 12k+3) 역시 OFF 상태에 있고, 따라서, 해당 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)의 출력 전류는 인터채널 공통 접속 라인(5)을 흐르지 않고 차단된다.
네가티브측 스위치 제어 신호(24k 내지 24k+3)는 각 채널의 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)의 각 게이트 단자 및 전류 차단 스위치 트랜지스터(22k 내지 22k+3)의 각 게이트 단자에 병렬로 공급된다. 따라서, 각 채널의 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3) 및 각 채널의 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3)는 인터록 방식으로 서로 결합되어 동작한다.
결국, 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)가 ON(도통) 상태에 있을 때, 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3)는 역시 ON 상태에 있어서, 네가티브측 전류원 트랜지스터(21k 내지 21k+3)와 인터채널 공통 접속 라인(6a) 사이의 도통이 보장된다. 한편, 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3)가 OFF(비도통) 상태에 있을 때, 네가티브측 전류 차단 스위치 트랜지스터(22k 내지 22k+3) 역시 OFF 상태에 있고, 따라서, 해당 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)의 출력 전류는 인터채널 공통 접속 라인(5)을 흐르지 않고 차단된다.
전류 차단 수단의 상술된 동작 덕분에, 전류원으로부터 인터채널 공통 접속 라인내로의 흐름이 일어나는 채널의 수는 스위치 트랜지스터를 통해 부하로의 흐름이 일어나는 채널의 수와 항상 동일하다. 따라서, 입력 스위치 트랜지스터가 ON 상태에 있는 채널의 수의 변화에 관계없이, 각 채널로부터 부하로 흐르는 전류의 값( 인터채널 평균 전류값)은 항상 실질상 일정하도록 유지된다.
바이폴라 구동형에 대한 것을 제외하곤, 상술된 본원의 회로의 제3 실시예의 동작 및 효과는 도 1 및 도 5에 대하여 상술된 본원의 회로의 제1 실시예의 것과 실질상 동일하기 때문에 그 반복된 설명은 생략하기로 한다.
본원의 멀티채널 구동 회로의 제4 실시예(바이폴라 구동형의 변형)이 도 8에 도시되어 있다. 도 8에서, 동일한 부재번호는 도 7에 도시된 제3 실시예의 것과 동일한 구성을 갖고 있는 구성부에 적용되어 있고, 그 설명은 생략한다.
이러한 제4 실시예는 입력 스위치가 OFF 상태에 있을 때, 포지티브측 및 네가티브측 차단 수단이 전류원을 디스에이블링하도록 구성되는 특징을 갖고 있다. 보다 상세하게는, 이러한 예에서, 포지티브측 스위치 트랜지스터(15k 내지 15k+3)는 각 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)와 포지티브측 바이어스 전원 라인(3) 사이에 접속되어 있다. 마찬가지로, 포지티브측 스위치 트랜지스터(16k 내지 16k+3)는 각 채널의 포지티브측 전류원 트랜지스터(11k 내지 11k+3)와 포지티브측 전원 라인(1) 사이에 접속되어 있다.
각 채널의 포지티브측 스위치 제어 신호(14k 내지 14k+3)는 포지티브측 스위치 트랜지스터(15k 내지 15k+3)의 게이트 단자에 직접 접속되어 있고, 각 채널의 포지티브측 스위치 제어 신호(14k 내지 14k+3)는 인버터(17k 내지 17k+3)에 의해 반전된 후에 포지티브측 스위치 트랜지스터(16k 내지 16k+3)의 게이트 단자에 접속되어 있다.
따라서, 포지티브측 스위치 제어 신호(14k 내지 14k+3)가 "L" 상태를 지시하는 ON 주기에서, 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3) 및 포지티브측 바이어스 스위치 트랜지스터(15k 내지 15k+3)는 모두 ON 상태가 되고, 포지티브측 컷 오프 스위치 트랜지스터(16k 내지 16k+3)는 OFF 상태가 되어, 부하로의 전원의 포지티브측 공급이 정상으로 실행된다.
이와 대조적으로, 포지티브측 스위치 제어 신호(14k 내지 14k+3)가 "H" 상태를 지시하는 OFF 주기에서, 포지티브측 입력 스위치 트랜지스터(13k 내지 13k+3) 및 포지티브측 바이어스 스위치 트랜지스터(15k 내지 15k+3)는 모두 OFF 상태가 되고, 포지티브측 컷오프 스위치 트랜지스터(16k 내지 16k+3)는 ON 상태가 되어, 포지티브측 전류원 트랜지스터(11k 내지 11k+3)는 컷오프 상태로, 디스에이블링 상태로 변경되고, 이로 말미암아, 포지티브측 전류원 트랜지스터(11k 내지 11k+3)로부터 포지티브측 인터채널 공통 접속 라인(5a)으로 흐르는 전류는 차단된다.
마찬가지로, 네가티브측 스위치 트랜지스터(25k 내지 25k+3)는 각 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)의 게이트 단자와 네가티브측 바이어스 전원 라인(2) 사이에 접속되어 있다. 마찬가지로, 네가티브측 스위치 트랜지스터(26k 내지 26k+3)는 각 채널의 네가티브측 전류원 트랜지스터(21k 내지 21k+3)와 네가티브측 전원 라인(2) 사이에 접속되어 있다.
각 채널의 네가티브측 스위치 제어 신호(24k 내지 24k+3)는 네가티브측 스위치 트랜지스터(25k 내지 25k+3)의 게이트 단자에 직접 접속되어 있고, 각 채널의 네 가티브측 스위치 제어 신호(24k 내지 24k+3)는 인버터(27k 내지 27k+3)에 의해 반전된 후에 네가티브측 스위치 트랜지스터(26k 내지 26k+3)의 게이트 단자에 접속되어 있다.
따라서, 네가티브측 스위치 제어 신호(14k 내지 14k+3)가 "H" 상태를 지시하는 ON 주기에서, 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3) 및 네가티브측 바이어스 스위치 트랜지스터(25k 내지 25k+3)는 모두 ON 상태가 되고, 네가티브측 컷오프 스위치 트랜지스터(26k 내지 26k+3)는 OFF 상태가 되어, 부하로의 전원의 네가티브측 공급이 정상으로 실행된다.
이와 대조적으로, 네가티브측 스위치 제어 신호(24k 내지 24k+3)가 "L" 상태를 지시하는 OFF 주기에서, 네가티브측 입력 스위치 트랜지스터(23k 내지 23k+3) 및 네가티브측 바이어스 스위치 트랜지스터(25k 내지 25k+3)는 모두 OFF 상태가 되고, 네가티브측 컷오프 스위치 트랜지스터(26k 내지 26k+3)는 ON 상태가 되어, 네가티브측 전류원 트랜지스터(21k 내지 21k+3)는 컷오프 상태로, 디스에이블링 상태로 변경되고, 이로 말미암아, 네가티브측 전류원 트랜지스터(21k 내지 21k+3)로부터 네가티브측 인터채널 공통 접속 라인(6a)으로 흐르는 전류는 차단된다.
본원의 다중 채널 구동 회로의 제5 실시예(포지티브 구동형의 변형)이 도 9 에 도시되어 있다. 도 9에서, 동일한 부재번호는 도 1에 도시된 제1 실시예의 것과 동일한 구성을 갖고 있는 구성부에 적용되어 있고, 그 설명은 생략한다.
이러한 제5 실시예는 입력 스위치가 OFF 상태에 있을 때 전류원에 흐르는 전류가 입력 스위치를 바이패싱하여 방전되도록 제조되어 있다는 특징을 가지고 있다.
보다 상세하게는, 도 9에 도시된 바와 같이, 전류 방전 스위치 트랜지스터(18k 내지 18k+3) 및 더미 부하 전류원 트랜지스터(19k 내지 19k+3)가 인터채널 공통 접속 라인(5)과 각 채널의 네가티브측 전원 라인(2) 사이에 직렬로 접속되어 있다. 이러한 트랜지스터(18k 내지 18k+3 및 19k 내지 19k+3)는 각각 n 채널형 MOSFET으로 구성되어 있다. 각 채널의 스위치 제어 신호(14k 내지 14k+3)는 전류 방전 스위치 트랜지스터(18k 내지 18k+3)의 게이트 단자에 공급된다.
따라서, 스위치 제어 신호가 "L" 상태를 지시하는 ON 주기에서, 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)는 ON 상태가 되고, 전류 방전 스위치 트랜지스터(18k 내지 18k+3)는 모두 OFF 상태가 되고, 부하로의 전원의 공급이 정상으로 실행된다.
이와 대조적으로, 스위치 제어 신호(14k 내지 14k+3)가 "H" 상태를 지시하는 OFF 주기에서, 각 채널의 입력 스위치 트랜지스터(13k 내지 13k+3)가 OFF 상태가 되 고, 전류 방전 스위치 트랜지스터(18k 내지 18k+3)는 ON 상태가 되어, 각 채널의 전류원 트랜지스터(11k 내지 11k+3)로부터의 전류는 더미 부하로서 동작하는 전류원 트랜지스터(19k 내지 19k+3)를 통해 네가티브측 전원 라인(2)으로 방전된다.
전류원 트랜지스터(19k 내지 19k+3)의 설정 전류값은 실질상 오리지널 소스 트랜지스터(11k 내지 11k+3)와 동일하도록 설정된다. 또한, 전류 방전 스위치 트랜지스터(18k 내지 18k+3)와 각 채널에서 더미 부하로 동작하는 전류원 트랜지스터(19k 내지 19k+3) 사이의 접속점은 또 다른 인터채널 공통 접속 라인(7)을 통해 접속된다.
따라서, 스위치 제어 신호(14k 내지 14k+3)가 "H" 상태를 지시하는 OFF 주기에서, 전류원 트랜지스터(11k 내지 11k+3)의 설정 전류값과 동일한 값을 갖는 전류는 입력 스위치 트랜지스터(13k 내지 13k+3)를 바이패스한 후 네가티브측 전원 라인(2)으로 방전된다. 결론적으로, 전류원 트랜지스터(11k 내지 11k+3)로부터 인터채널 공통 접속 라인으로의 전류흐름이 실제로 일어나지만, 채널 자체내에 전류의 방전이 일어나기 때문에, 전력이 부하에 공급되고 있는 채널이 있는 때조차, 상기 전류값은 일정값으로 유지된다.
본원의 다중 채널 구동 회로의 제6 실시예(바이폴라 구동형의 변형)이 도 10에 도시되어 있다. 도 10에, 동일한 부재번호는 도 7에 대하여 상술된 제3 실시예 의 것과 동일한 구성을 갖는 구성부에 적용되어 있고, 그 설명은 생략된다.
이러한 제6 실시예는 포지티브측 전류원 및 네가티브측 전류원으로서, 시간이 흐름에 따라 설정 전류값이 단차적으로 변하는 모듈레이션형 전류원이 사용된다.
보다 상세하게는, 도 10에 도시된 바와 같이, 포지티브측 전류원 어레이(17)를 구성하는 각 채널의 포지티브측 모듈레이션형 전류원(17k, 17k+1)은 각각, 상이한 가중값을 갖는 복수의 (이러한 예에서는, 3개) 유닛 전류 전원(171k, 171k+1), (172k, 172k+1), (173k, 173k+1); 및 유닛 전류 전원의 각 출력 경로에 있도록 제조된 유닛 스위치(174k, 174k+1), (175k, 175k+1), (176k, 176k+1)로 구성되어 있다. 유닛 스위치를 통해 선택된 유닛 전류 전원의 출력 전류는 요구되는 설정 전류값을 발생시키기 위해 추가된다.
포지티브측의 각 채널의 유닛 스위치(174k, 174k+1), (175k, 175k+1), (176k, 176k+1)의 게이트 단자에 NAND 게이트(177k, 177k+1), (178k, 178k+1), (179k, 179k+1)가 접속되어 있다. NAND 게이트중 하나의 입력 단자에는 포지티브측 스위치 제어 신호(14k, 14k+1)가 공급되고, 또 다른 입력 단자에는 포지티브측 가중 선택 신호(BP1, BP2, BP3)가 공급된다.
나중에 기술되는 바와 같이, 포지티브측 모듈레이션형 전류원(17k, 17k+1)은 각 유닛 스위치가 프로그램화된 프로시져에 따라 턴 온/오프할 때, 시간이 지남에 따라 설정 전류값이, 포지티브측 스위치 제어 신호(14k, 14k+1) 및 포지티브측 가중 선택 신호(BP1, BP2, BP3)에 기초한 특정 프로필을 나타내면서 변화하도록 구성되어 있다.
마찬가지로, 네가티브측 전류원 어레이(27)를 구성하는 각 채널의 전류원(27k, 27k+1)은 상이한 가중값을 갖는 복수의 (이러한 예에서는, 3개) 유닛 전류 전원(271k, 271k+1), (272k, 272k+1), (273k, 273k+1), 및 유닛 전류원의 각 출력 경로에 놓이도록 제조된 유닛 스위치(274k, 274k+1), (275, 275k+1), (276k, 276k+1)로 각각 구성되어 있다. 유닛 스위치를 통해 선택된 유닛 전류원의 출력 전류는 요구된 설정 전류값을 발생시키도록 추가된다.
네가티브측의 각 채널의 유닛 스위치(274k, 274k+1), (275k, 275k+1), (276k, 276k+1)의 게이트 단자에 NOR 게이트(277k, 277k+1), (278k, 278k+1), (279k, 279k+1)가 접속되어 있다. NOR 게이트중 하나의 입력 단자에는 네가티브측 스위치 제어 신호(24k, 24k+1)가 공급되고, 또 다른 입력 단자에는 네가티브측 가중 선택 신호(BN1, BN2, BN3)가 공급된다.
나중에 기술되는 바와 같이, 네가티브측 모듈레이션형 전류원(27k, 27k+1)은 각 유닛 스위치가 프로그램화된 프로시져에 따라 턴 온/오프할 때, 시간이 지남에 따라 설정 전류값이, 네가티브측 스위치 제어 신호(24k, 24k+1) 및 네가티브측 가중 선택 신호(BN1, BN2, BN3)에 기초한 특정 프로필을 나타내면서 변화하도록 구성되어 있다.
제6 실시예에 따라, 각 채널의 포지티브측 모듈레이션형 전류원(17k, 17k+1)은 본 발명의 요점인 포지티브측 인터채널 공통접속라인(5a)을 통해 접속되어 있다. 도한, 각 채널의 네가티브측 모듈레이션형 전류원(27k, 27k+1)은 본 발명의 요점인 네가티브측 인터채널 공통 접속 라인(6a)을 통해 에 접속되어 있다. 따라서, 채널 사이의 균일한 상태로 부하의 바이폴라 구동이 보장된다.
도 10에서, 부재번호 70k, 70k+ 1는 예비충전 아날로그 스위치를 나타낸다. 이러한 아날로그 스위치(70k, 70k+1)는 한 쌍의 스위치 제어 신호(71k, 71k+1), (72k, 72k+1)에 의해 턴 온/오프된다. 이러한 아날로그 스위치(70k, 70k+1)는 예비 충전 전원(Vx)에 이르는 예비 충전 전원 라인(8)과 각 채널의 출력 단자(OUTk, OUTk +1) 사이에 접속되어 있다. 따라서, 아날로그 스위치(70k, 70k+1)가 턴 온할 때, 각 채널의 추력 단자(OUTk, OUTk +1)는 즉각 예비 충전 전압(Vx)로 예비 충전된다.
이 아날로그 스위치(70k, 70k+1)는 포지티브측 충전 동작의 개시 바로 전 및 네가티브측 충전 동작의 개시 바로 전의 단시간동안만 턴 온한다. 따라서, 가 채널의 출력 단자(OUTk, OUTk +1)의 전위는 포지티브측 충전의 개시 바로 전 및 네가티브측 충전의 개시 바로 전에 소정의 예비 충전 전압(Vx)로 예비 설정되어서, 충전 은 포지티브측 및 네가티브측 모두에서 동일한 전압에서 개시된다. 또한, 예비 충전 아날로그 스위치(70k, 70k+1)는 상술된 제3 실시예 및 제4 실시예에서 사용될 수 있다.
또한, 도 10에 도시된 회로(100)는 액정 디스플레이 패널의 수평 화소 라인에 대하여 사용되도록 설계되었고, 특별히, 포지티브측 및 네가티브측 모듈레이션형 전류원(17k, 17k+1), (27k, 27k+1)은 감마 커브 보정을 실행하는 역할을 한다.
인가된 전압, 톤 DATA 및 전류원 출력(모듈레이션형 전류원 출력) 사이의 관계가 도 12에 도시되어 있다. 이러한 예에서, 도 12(a)에 도시된 바와 같이, 감마 커브는 기울기가 실질상 동일한 사실이 고려된 복수의 톤 섹션으로 분할되어 있고, 각 톤 섹션의 각 감마 커브는 각 감마 커브의 것과 실질상 동일한 기울기(기울기 1 내지 7)을 갖는 라인에 근접해 있다. 또한, 도 12(d)에 도시된 바와 같이, 모듈레이션형 전류원의 출력 전류는 시간이 지남에 따라 단차식으로 변화되어, 각 톤 실렉션의 근사화된 라인에 상응하는 충전 전압 라인은 각 채널의 출력 단자(OUTk, OUTk+1)에서 얻어질 수 있다. 이러한 전류원 출력 파형을 발생시키기 위한 제어는 상술된 포지티브측 가중 선택 신호(BP1, BP2, BP3) 및 네가티브측 가중 선택 신호 (BN1, BN2, BN3)에 구현된다.
도 12(c)에 도시된 바와 같이, 각 채널(13k, 13k+1), (23k, 23k+1)의 포지티브측 및 네가티브측 입력 트랜지스터 스위치는 주어진 톤 데이터(DATA)에 상응하는 기간동안만 턴 온한다. 따라서, 보정된 감마 커브를 가진 구동 전압이 액정 디스플레이 패널의 수평 화소 라인의 각 채널에 공급된다.
본 발명에 따른 다중 채널 구동 회로의 제6 실시예의 주변 회로는 도 11의 블록도에 도시되어 있다. 도 11에서, 부재 번호 201은 10 비트 데이터 래치이고, 202는 10 비트 카운터이고, 203은 10 비트 비교기, 204는 레벨 변환 회로, 205는 메모리, 206은 변화점 비교기, 207은 액정 패널이다.
이러한 회로의 동작은 아래에 간략하게 설명될 것이다. 10 비트 데이터 래치(2011)는 10 비트 카운터(202)에 의해 카운팅된 1024의 타임 데이터와 10 비트 비교기(2031)에 의해 비교된다. 10 비트 비교기(2031)는 2개의 데이터가 서로 일치할 때까지 레벨 변환 회로(2041)를 통해 구동 회로(171, 271)로 연속 신호를 계속해서 추력한다. 레벨 변환 회로(2041)는 10 비트 비교기(2031)와 구동 회로(171, 271) 사아의 인터페이스로서 동작하고 전압 레벨 변환을 실행한다(IN_A 및 IN_B는 구동 회로의 극성 선택을 제어하기위한 신호이다). 한편, 전류가 0 내지 1023의 기간의 주어진 기간에 전류가 흘러 액정 패널(207)의 감마 특성에 대한 적용이 이루어지는 정보가 메모리(205)에 미리 저장된다(예를 들어, 도 10에서, 유닛 전류원(173k) 및 유닛 전류원(172k)의 추가된 전류는 카운터(202)의 데이터 00 내지 04 동안 흐르도록 제조되고, 오직 유닛 전류원(171k)만이 카운터(202)의 데이터 05 내지 10 동안 흐르도록 제조되어 있다). 변화 포인트 비교기(206)는 10 비트 카운터(202)의 카운트 데이터에 따라 메모리(205)로부터 전류값 데이터를 판독하고 이 판독된 전류 값 데이터(BP1 내지 3, BN 1 내지 3) 를 구동 회로(171, 271)로 전송하여, 모듈레이션형 전류원 출력이 구현된다.
전체 회로가 복수의 IC 칩으로 구성된 구성예가 도 13에 도시되어 있다. 이러한 예에서, 디스플레이 패널의 전류원 구동 회로로서 동작하는 전체 다중 채널 구동 회로는 복수의 IC 칩으로 구성되는데, 여기에서는 복수의 IC 칩중 오직 3개의 IC 칩(101k-1, 101k, 101k+1)만이 도시되어 있다.
각 IC 칩(101k-1, 101k, 101k+1)의 내부에는 알루미늄과 같은 저 저항 금속 재료로 형성된 인터채널 공통 접속 라인(5)이 배열되어 있다. 각 인터채널 공통 접속 라인(5)의 우측 단부는 우측 단자 패드(PDR)로 추출되어 있고, 각 인터채널 공통 접속 라인(5)의 좌측 단부는 좌측 단자 패드(PDL)로 추출되어 있다.
IC 칩(101k)의 좌측 단자 패드(PDL)와 이 IC 칩(101k)의 좌측에 인접한 IC 칩(101k-1)의 우측 단자 패드(PDR) 사이의 도통은 적합한 접속 도체(50)를 통해 이루어지고, IC 칩(101k)의 우측 단자 패드(PDR)과 이 IC 칩(101k)의 우측에 인접한 IC 칩(101k+1)의 좌측 단자 패드(PDL) 사이의 도통은 적합한 접속 도체(50)를 통해 이루어진다.
따라서, 일련의 인접한 IC 칩내의 인터채널 공통 접속 라인(5)은 서로 접속되어 있다. 따라서, 본 발명의 동작 및 효과는 채널 사이의 변동에 대해서 뿐만 아니라 칩 사이의 변동에 대해서도 달성된다.
본원의 다중 채널 구동 회로의 제7 실시예(바이폴라 구동형의 변동)이 도 14에 도시되어 있다. 도 14에서, 동일한 부재번호가 도 10에 대하여 상술된 제6 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어 그 설명은 생략되었다.
이러한 제7 실시예는 포지티브측 및 네가티브측 모듈레이션형 전류원이 각 컬러 RGB에 대한 상이한 특성을 갖도록 형성되고, 동시에 각 컬러 RGB에 대한 이러한 모듈레이션형 전류원 사이의 접속을 이루기 위한 3개의 인터채널 공통 접속 라인이 포지티브측 및 네가티브측 각각에 대해 배열되어 있다는 특징을 갖고 있다.
보다 상세하게는, 포지티브 및 네가티브 모듈레이션형 전류원의 쌍(17k, 27k) 내지 (17k+5, 27k+5)중에서, (17k, 27k) 내지 (17k+3, 27k+3) 쌍은 R(레드)를 위해 사용되고, (17k+1, 27k+1) 내지 (17k+4, 27k+4) 쌍은 G(그린)를 위해 사용되고, (17k+2, 27k+2) 내지 (17k+5, 27k+5) 쌍은 B(블루)를 위해 사용된다.
R(레드)에 대한 포지티브측 모듈레이션형 전류원(17k, 17k+3, ...) 사이의 공통 접속은 R(레드)에 대한 포지티브측 인터채널 공통 접속 라인(5R)을 통해 이루어지고; G(그린)에 대한 포지티브측 모듈레이션형 전류원(17k+1, 17k+4, ...) 사이의 공통 접속은 G(그린)에 대한 포지티브측 인터채널 공통 접속 라인(5G)을 통해 이루어지고; B(블루)에 대한 포지티브측 모듈레이션형 전류원(17k+2, 17k+5, ...) 사이의 공통 접속은 B(블루)에 대한 포지티브측 인터채널 공통 접속 라인(5B)을 통해 이루어진다.
또한, R(레드)에 대한 네가티브측 모듈레이션형 전류원(27k, 27k+3, ...) 사이의 공통 접속은 R(레드)에 대한 네가티브측 인터채널 공통 접속 라인(6R)를 통해 이루어지고; G(그린)에 대한 네가티브측 모듈레이션형 전류원(27k+1, 27k+4, ...) 사이의 공통 접속은 G(그린)에 대한 네가티브측 인터채널 공통 접속 라인(6G)을 통해 이루어지고; B(블루)에 대한 네가티브측 모듈레이션형 전류원(27k+2, 27k+5, ...) 사이의 공통 접속은 B(블루)에 대한 네가티브측 인터채널 공통 접속 라인(6B)을 통해 이루어진다.
여기에서, 도 15에 도시된 바와 같이, R(레드)에 대한 모듈레이션형 전류원, G(그린)에 대한 모듈레이션 전류원, B(블루)에 대한 모듈레이션형 전류원이 각각 상이한 특성의 감마 보정 커브에 상응하여 형성된다.
결국, 제7 실시예에 따라, 감마 보정이 각 컬러 RGB에 대하여 이루어질 수 있는 것에 더하여, 컬러 레드 전용 채널 사이의 변동, 컬러 그린 전용 채널 사이의 변동, 및 컬러 블루 전용 채널 사이의 변동이 제거되고, 따라서, 균일한 구동 모드가 구현될 수 있다.
이러한 경우에, 전체 회로(100)가 복수의 IC 칩으로 구성될 때, 도 16에 도시된 바와 같이, 인접 IC 칩(101k, 101k+1)의 상응하는 단부에 배열된 접속 라인(5R, 5G, 5B), (6R, 6G, 6B)에 각각 상응하는 단자 패드 라인(PDR11, PDR12, PDR13, PDR21, PDR22, PDR23), (PDL11, PDL12, PDL13, PDL21, PDL22, PDL23) 사이의 도통은 적합한 접속 도체(511, 512, 513, 521, 522, 523)를 통해 이루어질 수 있다.
칩 사이의 접속 단자의 레이아웃은 도 17 및 도 18에 도시되어 있다. 도 17에 패키지가 TCP(테이프 캐리어 패키지) 또는 COF(chip on film)인 경우가 도시되어 있고, 도 18에는 패키지가 플라스틱 또는 세라믹인 경우가 도시되어 있다.
도 17 및 도 18에서, 부재번호 101은 LSI 칩이고, 102는 패키지이고, Tp는 외부로 포지티브측 인터채널 공통 접속 라인을 뽑아내기 위한 외부 단부; Tn은 외부로 네가티브측 인터채널 공통 접속 라인을 뽑아내기 위한 외부 단자,; 50p은 인접 패키지의 단자(Tp) 사이의 도통을 위한 접속 도체' 50n은 인접 패키지의 단자(Tn) 사이의 도통을 위한 접속 도체이다.
이러한 구성에 따라, 패키지(102)의 외부에 노출된 외부 단자(Tp, Tn)가 적합한 접속 도체의 사용에의해 접속되고, 패키지(102)내에 배열된 다중 채널 구동 회로(이러한 예에서, 바이폴라 구동형)의 포지티브측 및 네가티브측 인터채널 공통 접속 라인은 직렬로 접속되어, 접속된 인터채널 공통 접속 라인은 동일한 전위를 갖도록 제조될 수 있다. 따라서, 복수의 IC 칩이 다중 채널 구동 회로를 구성하기 위해 직렬로 접속될 때, 인터채널 공통 접속 라인 사이의 배선이 용이해진다.
마지막으로, 본 발명에 따른 다중 채널 구동 회로(100)의 다수 적용예가 도 19 내지 도 21을 참조하여 설명될 것이다.
도 19에, 본 발명의 다중 채널 구동 회로의 제1 실시예가 유기 EL 패널에 적용되는 일예가 도시되어 있다. 도 19에서, 일련의 유기 EL 화소{(40 1k), (40 1k+1), (40 1k+2), (40 1k+3)}, {(40 2k), (40 2k+1), (40 2k+2), (40 2k+3)}로 구성된 라 인중에, 스캐닝 드라이버(60)내에 배열된 스위치(SW1, SW2,...)에 의해 선택된 라인은 본 발명에 언급된 부하 어레이에 상응한다.
제3 실시예의 TFT 액정 패널에 본 발명의 다중 채널 구동 회로를 적용한 예가 도 20에 도시되어 있다. 도 20에서, 부재번호 2C는 하나의 화소를 구성하는 액정 엘리먼트를 나타낸다. 도 20에서, 예비 충전 아날로그 스위치와 같은 예비 충전 호로가 공간의 이유로 생략되어 있다는 것에 주목해야 한다. 이러한 예에서, 일련의 수평 액정 화소로 구성된 라인은 바이폴라 구동될 수 있다.
제5 실시예의 유기 EL 패널에 본 발명의 다중 채널 구동 회로를 적용한 예가 도 21에 도시되어 있다. 도 21에서, 부재번호(40k, 40k+1)는 하나의 화소에 사응하는 유기 EL 엘리먼트이다.
이러한 예에서, 각 채널의 전류원과같이, 모듈레이션형 전류원이 사용되고, 동시에, 각 모듈레이션형 전류원을 구성하는 각 가중값에 대해 배열된 유닛 전류원(211k, 211k+1), (212k, 212k+1), (213k, 213k+1)중에, 동일한 가중값을 갖는 유닛 전류원이 인터채널 공통 접속 라인(81,82,83)을 통해 각각 서로 접속되어 있다.
결국, 이러한 예에 따라, 각 모듈레이션형 전류원을 구성하는 각 가중값의 전류원에 대하여, 채널 사이의 변동은 제거되고, 따라서, 채널 사이의 균일한 구동 모드가 구현될 수 있다.
실시예의 상기 기재로부터 분명한 바와 같이, 본 발명은 전류원 어레이를 구성하는 각 채널의 각 전류원을 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치와 접속하기 위한 각 채널의 전류 경로 사이의 도통을 위한 인터채널 공통 접속 라인; 및 입력 스위치가 OFF 상태인 복수의 채널의 해당 채널의 전류원의 출력 전류가 인터채널 공통 접속 라인으로 흐르는 것을 차단하기 위한 전류 차단 수단을 포함하는 것을 주 특징으로 하고 있다.
여기에서, "전류 차단 수단"의 기능은 또한 입력 스위치가 ON 상태인 복수의 채널의 해당 채널의 전류원의 출력 전류가 인터채널 공통 접속 라인으로 흐르도록 하고, 입력 스위치가 OFF 상태인 복수의 채널의 해당 채널의 전류원의 출력 전류가 인터채널 공통 접속 라인에 흐르지 않도록 차단하는 것으로서 해석될 수 있다.
이로부터, 상술된 제1 실시예(도 1), 제2 실시예(도 6), 제3 실시예(도 7), 제4 실시예(도 8) 및 제6 실시예(도 10)는 다음과 같이 변경될 수 있다.
제1 실시예의 변형은 도 22에 부분적으로 도시되어 있다. 도 22에서, 동일한 부재번호는 제1 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어, 그 설명은 생략되었다. 도 22에 도시된 바와 같이, 이러한 예에서, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류경로는 인터채널 공통 접속 라인(5b)로부터 이격/분리되어 있고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 81k)가 그들(82k, 83k) 사이에 있도록 제조되어 있고, 이러한 보충 트랜지스터(81k)는 입력 트랜지스터(13k)와 함께 동작하도록 제조되어, 상술된 전류 차단 수단이 구현된다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터(13k)가 ON 상태에 있을 때, 보충 트랜지스터(81k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되어, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(13k)가 OFF 상태일 때, 보충 트랜지스터 역시 OFF 상태로 변경되어, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되지 않아, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 없다.
제2 실시예의 변동이 도 23에 일부 도시되어 있다. 도 23에서, 동일한 부재번호는 제2 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어 그 설명은 생략한다. 도 23에 도시된 바와 같이, 이러한 예에서, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로는 인터채널 공통 접속 라인(6b)으로부터 이격/분리되어 있고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 84k)는 그들(85k, 86k) 사이에 있도록 제조되고, 이러한 보충 트랜지스터(84k)는 입력 트랜지스터(23k)와 함께 동작하도록 제조되어 있어 상술된 전류 차단 수단이 구현된다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터(23k)가 ON 상태에 있을 때, 보충 트랜지스터(84k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되어, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(23k)가 OFF 상태일 때, 보충 트랜지스터(84k) 역시 OFF 상태로 변경되어, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되지 않아, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 없다.
제3 실시예의 변동이 도 24에 일부 도시되어 있다. 도 24에서, 동일한 부재번호는 제3 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어 그 설명은 생략한다. 도 24에 도시된 바와 같이, 이러한 예에서, 상술된 전류 차단 수단의 포지티브측 및 네가티브측 부분은 다음과 같이 구성된다.
즉, 포지티브측에 관하여, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로가 인터채널 공통 접속 라인(5b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 81k)는 그들(82k, 83k) 사이에 있도록 제조되고, 이러한 보충 트랜지스터(81k)는 입력 트랜지스터(13k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다. 또한, 네가티브측에 관하여, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기위한 전류 경로가 인터채널 공통 접속 라인(6b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 84k)는 그들(85k, 86k) 사이에 있도록 제조되고, 이러한 보충 트랜지스터(84k)는 입력 트랜지스터(23k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터(13k, 23k)는 번갈아 턴 온/오프된다. 입력 트랜지스터(13k)가 ON 상태일 때, 보충 트랜지스터(81k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되어, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(13k)가 OFF 상태일 때, 보충 트랜지스터 역시 OFF 상태로 변경되어, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되지 않아, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 없다. 입력 트랜지스터(23k)가 ON 상태에 있을 때, 보충 트랜지스터(84k) 역시 ON 상 태로 변경되고, 따라서, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되어, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(23k)가 OFF 상태일 때, 보충 트랜지스터(84k) 역시 OFF 상태로 변경되어, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되지 않아, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 없다.
제4 실시예의 변동이 도 25에 일부 도시되어 있다. 도 25에서, 동일한 부재번호는 제4 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어 그 설명은 생략한다. 도 25에 도시된 바와 같이, 이러한 예에서, 상술된 전류 차단 수단의 포지티브측 및 네가티브측 부분은 다음과 같이 구성된다.
즉, 포지티브측에 관하여, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기위한 전류 경로가 인터채널 공통 접속 라인(5b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 81k)는 그들(82k, 83k) 사이에 있도록 제조되고, 이러한 보충 트랜지스터(81k)는 입력 트랜지스터(13k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다. 또한, 네가티브측에 관하여, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기위한 전류 경로가 인터채널 공통 접속 라인(6b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 84k)는 그들(85k, 86k) 사이에 있도록 제조되고, 이러한 보충 트랜지스터(84k)는 입력 트랜지스터(23k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터(13k, 23k)는 번갈아 턴 온/오프된다. 입력 트랜지스터(13k)가 ON 상태일 때, 보충 트랜지스터(81k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되어, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(13k)가 OFF 상태일 때, 보충 트랜지스터 역시 OFF 상태로 변경되어, 전류원 트랜지스터(11k)와 입력 트랜지스터(13k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되지 않아, 해당 채널의 전류원(11k)의 출력 전류(I11k)는 인터채널 공통 접속 라인(5b)으로 흐를 수 없다. 입력 트랜지스터(23k)가 ON 상태에 있을 때, 보충 트랜지스터(84k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하 기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되어, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(23k)가 OFF 상태일 때, 보충 트랜지스터(84k) 역시 OFF 상태로 변경되어, 전류원 트랜지스터(21k)와 입력 트랜지스터(23k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되지 않아, 해당 채널의 전류원(21k)의 출력 전류(I21k)는 인터채널 공통 접속 라인(6b)으로 흐를 수 없다.
제6 실시예의 변동이 도 26에 일부 도시되어 있다. 도 26에서, 동일한 부재번호는 제6 실시예의 것과 동일한 구성을 갖는 구성부에 적용되어 있어 그 설명은 생략한다. 도 26에 도시된 바와 같이, 이러한 예에서, 상술된 전류 차단 수단의 포지티브측 및 네가티브측 부분은 다음과 같이 구성된다.
즉, 포지티브측에 관하여, 전류원 트랜지스터(171k, 172k, 173k)와 입력 트랜지스터(174k, 175k, 176k)를 접속하기위한 전류 경로가 인터채널 공통 접속 라인(5b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 170-1k, 170-2k, 170-3k)는 그 사이에 있도록 제조되고, 이러한 보충 트랜지스터(170-1k, 170-2k, 170-3k)는 입력 트랜지스터(174k, 175k, 176k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다. 또한, 네가티브측에 관하여, 전류원 트랜지스터(271k, 272k, 273k)와 입력 트랜지스터(274k, 275k, 276k)를 접속하기 위한 전류 경로가 인터채널 공통 접속 라인(6b)으로부터 이격/분리되고, 동시에, 또 다른 스위치 트랜지스터(보충 트랜지스터; 270-1k, 270-2k, 270-3k)는 그 사이에 있도록 제조되고, 이러한 보충 트랜지스터(270-1k, 270-2k, 270-3k)는 입력 트랜지스터(274k, 275k, 276k)와 함께 동작하도록 제조되어 있어 전류 차단 수단이 구현된다.
즉, 이러한 회로 구성에 따라, 입력 트랜지스터(174k, 175k, 176k; 274k, 275k, 276k)는 번갈아 턴 온/오프된다. 입력 트랜지스터(174k, 175k, 176k)가 ON 상태일 때, 보충 트랜지스터(170-1k, 170-2k, 170-3k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(171k, 172k, 173k)와 입력 트랜지스터(174k, 175k, 176k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되어, 해당 채널의 전류원(171k, 172k, 173k)의 출력 전류는 인터채널 공통 접속 라인(5b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(174k, 175k, 176k)가 OFF 상태일 때, 보충 트랜지스터(170-1k, 170-2k, 170-3k) 역시 OFF 상태로 변경되어, 전류원 트랜지스터(171k, 172k, 173k)와 입력 트랜지스터(174k, 175k, 176k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(5b) 사이가 도통되지 않아, 해당 채널의 전류 원(171k, 172k, 173k)의 출력 전류는 인터채널 공통 접속 라인(5b)으로 흐를 수 없다.
입력 트랜지스터(274k, 275k, 276k)가 ON 상태에 있을 때, 보충 트랜지스터(270-1k, 270-2k, 270-3k) 역시 ON 상태로 변경되고, 따라서, 전류원 트랜지스터(271k, 272k, 273k)와 입력 트랜지스터(274k, 275k, 276k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되어, 해당 채널의 전류원(271k, 272k, 273k)의 출력 전류는 인터채널 공통 접속 라인(6b)으로 흐를 수 있다. 이와는 반대로, 입력 트랜지스터(274k, 275k, 276k)가 OFF 상태일 때, 보충 트랜지스터(270-1k, 270-2k, 270-3k) 역시 OFF 상태로 변경되어, 전류원 트랜지스터(271k, 272k, 273k)와 입력 트랜지스터(274k, 275k, 276k)를 접속하기 위한 전류 경로와 인터채널 공통 접속 라인(6b) 사이가 도통되지 않아, 해당 채널의 전류원(271k, 272k, 273k)의 출력 전류는 인터채널 공통 접속 라인(6b)으로 흐를 수 없다.
본 발명에 따라, 반도체 제조 공정등으로 인해 전류원을 포함하는 각 채널의 회로 특성에 있어서 채널 사이의 변동이 있을 때조차 부하 어레이를 구성하는 각 채널의 부하가 모든 채널 사이에서 균일한 상태로 구동될 수 있는 다중 채널 구동 회로를 제공하는 것이 가능하다. 이러한 다중 채널 구동 회로는 다양한 형태의 평 판 디스플레이(예를 들어, 액정 디스플레이 또는 유기 EL 디스플레이)의 수평 화소 라인 또는 프린터 헤드의 인쇄 도트 라인과 같은 어레이된 부하를 구동하는데 사용된다.

Claims (9)

  1. 복수의 채널에 각각 상응하는 복수의 전류원을 포함하는 전류원 어레이; 및
    상기 복수의 채널에 각각 상응하는 복수의 입력 스위치를 포함하는 입력 스위치 어레이;를 포함하고,
    전력은 상기 전류원 어레이를 구성하는 각 채널의 각 전류원에 의해 부하 어레이를 구성하는 각 채널의 각 부하에 상기 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치를 통해 공급되는 다중 채널 구동 회로에 있어서,
    상기 전류원 어레이를 구성하는 각 채널의 각 전류원을 상기 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 인터채널 공통 접속 라인; 및
    상기 입력 스위치가 OFF 상태인 복수의 채널중 해당 채널의 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르는 것을 차단시키기 위한 전류 차단 수단;을 포함하는 것을 특징으로 하는 다중 채널 구동 회로.
  2. 제1항에 있어서,
    상기 전류원 어레이는, 상기 복수의 채널에 각각 상응하는 복수의 포지티브측 전류원을 포함하는 포지티브측 전류원 어레이; 및 상기 복수의 채널에 각각 상응하는 복수의 네가티브측 전류원을 포함하는 네가티브측 전류원 어레이를 포함하고,
    상기 입력 스위치 어레이는, 상기 복수의 채널에 각각 상응하는 복수의 포지티브측 입력 스위치를 포함하는 포지티브측 입력 스위치 어레이; 및 상기 복수의 채널에 각각 상응하는 복수의 네가티브측 입력 스위치를 포함하는 네가티브측 입력 스위치 어레이를 포함하고,
    상기 부하 어레이를 구성하는 각 채널의 각 부하로의 전력의 포지티브측 공급은 상기 포지티브측 전류원 어레이를 구성하는 각 채널의 각 포지티브측 전류원에 의해 상기 포지티브측 입력 스위치 어레이를 구성하는 각 채널의 각 포지티브측 입력 스위치를 통해 실행되고, 동시에, 상기 부하 어레이를 구성하는 각 채널의 각 부하로의 전력의 네가티브측 공급은 상기 네가티브측 전류원 어레이를 구성하는 각 채널의 각 네가티브측 전류원에 의해 상기 네가티브측 입력 스위치를 구성하는 각 채널의 각 네가티브측 입력 스위치를 통해 실행되고,
    상기 인터채널 공통 접속 라인은, 상기 포지티브측 전류원 어레이를 구성하는 각 채널의 각 포지티브측 전류원을 상기 포지티브측 입력 스위치 어레이를 구성하는 각 채널의 각 포지티브측 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 포지티브측 인터채널 공통 접속 라인; 및 상기 네가티브측 전류원 어레이를 구성하는 각 채널의 각 네가티브측 전류원을 상기 네가티브측 입력 스위치 어레이를 구성하는 각 채널의 각 네가티브측 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 네가티브측 인터채널 공통 접속 라인;을 포함하고,
    상기 전류 차단 수단은, 상기 포지티브측 입력 스위치가 OFF 상태인 상기 복 수의 채널의 해당 채널의 포지티브측 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 포지티브측 전류 차단 수단; 및 상기 네가티브측 입력 스위치가 OFF 상태인 상기 복수의 채널의 해당 채널의 네가티브측 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 네가티브측 전류 차단 수단을 포함하는 것을 특징으로 하는 다중 채널 구동 회로.
  3. 제1항에 있어서,
    상기 부하 어레이를 구성하는 각 채널의 부하는 컬러 R, G, B에 각각 상응하는 3개의 용량성 화소로 구성되어 있고,
    상기 전류원 어레이를 구성하는 각 채널의 전류원은 R 화소에 감마 보정을 행하기 위한 전류원, G 화소에 감마 보정을 행하기 위한 전류원 및 B 화소에 감마 보정을 행하기 위한 전류원으로 구성되어 있고,
    상기 인터채널 공통 접속 라인은, R 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제1 인터채널 공통 접속 라인; G 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제2 인터채널 공통 접속 라인; B 화소에 감마 보정을 행하기 위한 전류원 사이의 접속을 위한 제3 인터채널 공통 접속 라인;을 포함하는 것을 특징으로 하는 다중 채널 구동 회로.
  4. 제1항에 있어서,
    상기 전류원 어레이를 구성하는 각 채널의 전류원은 상이한 가중값을 갖고 있는 복수의 유닛 전류원 및 상기 유닛 전류원의 각 출력 경로에 있도록 제조된 유닛 스위치로 구성되고, 이러한 유닛 스위치를 통해 선택된 상기 유닛 전류원의 출력 전류가 추가되어 요구되는 설정 전류값을 발생시키고 동시에, 각 유닛 스위치는 시간이 지남에 따라, 프로그램화된 프로시져에 따라 턴 온/오프하여, 상기 설정 전류값이 특정 프로필을 나타내면서, 시간이 지남에 따라 변하는 모듈레이션형 전류원이 구현되고;
    상기 인터채널 공통 접속 라인은 각 가중값에 대하여 배열된 복수의 인터채널 공통 접속 라인으로 구성되어 있고, 동일한 가중값을 갖는 유닛 전류원은 상기 복수의 인터채널 공통 접속 라인을 통해 각각 서로 접속되어 있는 것을 특징으로 하는 다중 채널 구동 회로.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 상기 입력 스위치가 OFF상태일 때, 상기 전류 차단 수단은 상기 전류원과 상기 인터채널 공통 접속 라인을 접속하기 위한 전류 경로에 전류가 흐르지 않도록 차단하기 위해 구성된 것을 특징으로 하는 다중 채널 구동 회로.
  6. 제1항 내지 제4항중 어느 한항에 있어서, 상기 입력 스위치가 OFF 상태일 때, 상기 전류 차단 수단은 상기 전류원을 디스에이블링하도록 구성된 것을 특징으로 하는 다중 채널 구동 회로.
  7. 제1항 내지 제3항중 어느 한항에 있어서, 상기 입력 스위치가 OFF 상태일 때, 상기 전류 차단 수단은 상기 전류원에 흐르는 전류가 입력 스위치를 바이패스하여 방전되도록 구성된 것을 특징으로 하는 다중 채널 구동 회로.
  8. 다중 채널 구동 회로로서 동작하는 반도체 집적 디바이스에 있어서,
    복수의 채널에 각각 상응하는 복수의 전류원을 포함하는 전류원 어레이;
    복수의 채널에 각각 상응하는 복수의 부하를 접속하기 위한 복수의 외부 단자를 포함하는 외부 단자 어레이;
    상기 전류원 어레이와 상기 외부 단자 어레이 사이에 있도록 제조되고, 상기 복수의 채널에 각각 상응하는 복수의 입력 스위치를 포함하는 입력 스위치 어레이;
    상기 전류원 어레이를 구성하는 각 채널의 각 전류원을 상기 입력 스위치 어레이를 구성하는 각 채널의 각 입력 스위치와 접속하기 위한 각 채널의 각 전류 경로 사이를 도통시키기 위한 인터채널 공통 접속 라인; 및
    상기 입력 스위치가 OFF 상태인 상기 복수의 채널의 해당 채널의 전류원의 출력 전류가 상기 인터채널 공통 접속 라인에 흐르지 않도록 차단하기 위한 전류 차단 수단;을 포함하고,
    알루미늄과 같은 저 저항 금속체가 상기 인터채널 공통 접속 라인의 재료로서 사용되고 상기 인터채널 공통 접속 라인은 상기 각 채널의 각 전류경로와 상기 인터채널 공통 접속 라인 사이의 각 접속점의 전위가 동일한 레벨로 조정되는 라인 폭을 갖고 있는 것을 특징으로 하는 반도체 집적 디바이스.
  9. 제8항에 있어서, 상기 다중 채널 구동 회로를 구성하는 반도체 칩이 사전결정된 패키지내에 수용되고, 동시에 상기 패키지에는 상기 인터채널 공통 접속 라인을 외부로 인출하기 위한 외부 단자가 제공되는 것을 특징으로 하는 반도체 집적 디바이스.
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