JP2004312061A - 電流加算型da変換器 - Google Patents

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Yusaku Tada
有作 多田
Hiroki Hayashi
宏樹 林
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止すること。
【解決手段】第1のMOSFET11fのドレインの出力電流値と、第2のMOSFET11gのドレインの出力電流値に差が有る場合は、第3の抵抗器11kを介して出力電流値が低い方に電流が流れるため、第3の抵抗器11kの各ドレインとの接続部における電位が等しくなる。このため、第1のMOSFET11fと第2のMOSFET11gから構成される定電流源11eのプロセスばらつきによる出力電流値誤差を第3の抵抗器11kにより平均化することができるため、INL特性とDNL特性を向上させることができる。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換する電流加算型DA変換器に関する。
【0002】
【従来の技術】
従来の電流加算型DA変換器としては、例えば、入力信号に対応してスイッチング手段を制御して、複数の定電流源トランジスタで形成された定電流を選択的に負荷抵抗に供給してアナログ出力電圧を形成するものがある(例えば、特許文献1参照)。
【0003】
この電流加算型DA変換器では、複数の定電流源トランジスタを出力電圧が絶対値的に大きくなるに従い飽和領域から非飽和領域までの動作範囲で動作させるとともに、複数の定電流源トランジスタのうち、非飽和領域での動作による電流がスイッチング手段により選択される定電流源トランジスタは、非飽和領域での動作による電流減少分を補うようにそのサイズを大きく形成するようにして、低電圧での動作を可能にしつつ、直線性誤差やフルスケール誤差を修正可能にしている。
【0004】
この電流加算型DA変換器は、図7に示す等価回路構成のように、nビットの電流加算型DA変換器71であり、第1の電位が印加される第2の入力端子71cと接続されて第2の電位71dを出力するバイアス回路71bと、第1のMOSFET71f及び第1のMOSFET71fと特性の等しい第2のMOSFET71gからなる定電流源71eと、デジタルデータ入力端子71aと接続されてMOSFET71k〜71nからなるスイッチ71hと、MOSFET71l,71nの各ドレインと接続された第1のアナログ出力端子71iと、MOSFET71k,71mの各ドレインと接続された第2のアナログ出力端子71jと、第1のアナログ出力端子71iと接続された第1の抵抗器72と、第2のアナログ出力端子71jと接続された第1の抵抗器72と抵抗値の等しい第2の抵抗器73と、第1のアナログ出力端子71iと接続された第1の出力端子74と、第2のアナログ出力端子71jと接続された第2の出力端子75と、を備える。
【0005】
以上のように構成された電流加算型DA変換器71は、第1の電位がバイアス回路71bに入力され、定電流源71eはバイアス回路71bによって生成される第2の電位によって出力電流値が制御される。
【0006】
さらに、デジタル入力端子71aに入力されるデジタル入力信号に応じてスイッチ71h内のMOSFET71k〜71nが制御され、デジタル入力信号に応じた定電流源71eの出力電流値が出力される。
【0007】
【特許文献1】
特表2000−537313号公報
【0008】
【発明が解決しようとする課題】
しかしながら、従来の電流加算型DA変換器71においては、チップとして製造する際のプロセスのばらつきにより、第1のMOSFET71fと第2のMOSFET71gの各出力電流値に誤差が発生するため、電流加算型DA変換器71のINL(integral non linearity:積分非直線性)特性と、DNL(defferential non linearity:微分非直線性)特性を劣化させるという問題がある。
【0009】
本発明はかかる点に鑑みてなされたものであり、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる電流加算型DA変換器を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明の電流加算型DA変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続された抵抗器とを具備する構成を採る。
【0011】
この構成によれば、抵抗器により第1のMOSFET及び第2のMOSFETの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【0012】
本発明の電流加算型DA変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続された第3のMOSFETとを具備する構成を採る。
【0013】
この構成によれば、第3のMOSFETにより第1のMOSFET及び第2のMOSFETの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【0014】
本発明の電流加算型DA変換器は、前記第3のMOSFETのゲート電圧を可変させる電圧可変回路を具備する構成を採る。
【0015】
この構成によれば、第1のMOSFETと第2のMOSFEのプロセスばらつきによる出力電流値誤差を平均化する第3のMOSFETを選択することができる。
【0016】
本発明の電流加算型DA変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続されたスイッチドキャパシタ回路とを具備する構成を採る。
【0017】
この構成によれば、スイッチドキャパシタ回路により第1のMOSFET及び第2のMOSFETの各出力電流値の差を平均化するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【0018】
本発明の電流加算型DA変換器は、前記スイッチドキャパシタ回路の入力クロックを可変させるクロック可変回路を具備する構成を採る。
【0019】
この構成によれば、第1のMOSFETと第2のMOSFETのプロセスばらつきによる出力電流値誤差を、スイッチドキャパシタ回路のクロックの可変調整により平均化することができる。
【0020】
本発明の電流加算型DA変換器は、基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと接続された第4のMOSFETと、前記第2のMOSFETのドレインと接続された第5のMOSFETとを具備する構成を採る。
【0021】
この構成によれば、第4のMOSFETと第5のMOSFETにより第1のMOSFET及び第2のMOSFETの各出力電流値の差を補正するため、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【0022】
【発明の実施の形態】
本発明の骨子は、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することである。
【0023】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【0024】
(実施の形態1)
図1は、本発明の実施の形態1に係るnビットの電流加算型DA変換器11の構成を示すブロック図である。
【0025】
電流加算型DA変換器11は、第1の電位が印加される第2の入力端子11cと接続されて第2の電位11dを出力するバイアス回路11bと、第1のMOSFET11f及び第1のMOSFET11fと特性の等しい第2のMOSFET11gからなる定電流源11eと、デジタルデータ入力端子11aと接続されてMOSFET11l〜11oからなるスイッチ11hと、MOSFET11m,11oの各ドレインと接続された第1のアナログ出力端子11iと、MOSFET11l,11nの各ドレインと接続された第2のアナログ出力端子11jと、第1のアナログ出力端子11iと接続された第1の抵抗器12及び第1の演算増幅器17と、第2のアナログ出力端子11jと接続された第1の抵抗器12と抵抗値の等しい第2の抵抗器13及び第2の演算増幅器18と、第1の演算増幅器17と接続された第1の出力端子14と、第2の演算増幅器18と接続された第2の出力端子15と、第1の演算増幅器17と第2の演算増幅器18の各入力端子に第3の電位を供給する第3の入力端子16と、第1のMOSFET11fと第2のMOSFET11gの各ドレインに接続された第3の抵抗器11kと、を備える。
【0026】
次に、上記構成を有する電流加算型DA変換器11の動作について、以下に説明する。
【0027】
バイアス回路11bで生成された第2の電位11dは、定電流源11e内の第1のMOSFET11fと第2のMOSFET11gの各ゲートに供給されて、第1のMOSFET11fと第2のMOSFET11gの各ドレインに流れる出力電流値が制御される。
【0028】
第1のMOSFET11fのドレインと第2のMOSFET11gのドレインは第3の抵抗器11kに接続されているため、第1のMOSFET11fのドレインの出力電流値と、第2のMOSFET11gのドレインの出力電流値に差が有る場合は、第3の抵抗器11kを介して出力電流値が低い方に電流が流れるため、第3の抵抗器11kの各ドレインとの接続部における電位が等しくなる。
【0029】
このため、第1のMOSFET11fのドレインの出力電流値と、第2のMOSFET11gのドレインの出力電流値が等しくなり、スイッチ11h内の各MOSFET11l〜11oに流れる電流値が等しくなる。
【0030】
更に、第1のアナログ出力端子11iと第2のアナログ出力端子11jを、第3の入力端子16に供給される第3の電位によって第1の演算増幅器17と第2の演算増幅器18の入力段をバーチャルショートさせると、第1の出力端子14と第2の出力端子15から各々出力される電流値を安定化させることができる。
【0031】
したがって、本実施の形態1における電流加算型DA変換器11によれば、第1のMOSFET11fと第2のMOSFET11gから構成される定電流源11eのプロセスばらつきによる出力電流値誤差を第3の抵抗器11kにより平均化することができるため、INL特性とDNL特性を向上させることができる。
【0032】
(実施の形態2)
図2は、本発明の実施の形態2に係るnビットの電流加算型DA変換器21の構成を示すブロック図である。
【0033】
電流加算型DA変換器21は、第1の電位が印加される第2の入力端子21cと接続されて第2の電位21dを出力するバイアス回路21bと、第1のMOSFET21f及び第1のMOSFET21fと特性の等しい第2のMOSFET21gからなる定電流源21eと、デジタルデータ入力端子21aと接続されてMOSFET21l〜21oからなるスイッチ21hと、MOSFET21m,21oの各ドレインと接続された第1のアナログ出力端子21iと、MOSFET21l,21nの各ドレインと接続された第2のアナログ出力端子21jと、第1のアナログ出力端子21iと接続された第1の抵抗器22及び第1の演算増幅器27と、第2のアナログ出力端子21jと接続された第1の抵抗器22と抵抗値の等しい第2の抵抗器23及び第2の演算増幅器28と、第1の演算増幅器27と接続された第1の出力端子24と、第2の演算増幅器28と接続された第2の出力端子25と、第1の演算増幅器27と第2の演算増幅器28の各入力端子に第3の電位を供給する第3の入力端子26と、第1のMOSFET21fと第2のMOSFET21gの各ドレインに接続された第3のMOSFET21kと、を備える。
【0034】
次に、上記構成を有する電流加算型DA変換器21の動作について、以下に説明する。
【0035】
バイアス回路21bで生成された第2の電位21dは、定電流源21e内の第1のMOSFET21fと第2のMOSFET21gの各ゲートに供給されて、第1のMOSFET21fと第2のMOSFET21gの各ドレインに流れる出力電流値が制御される。
【0036】
第1のMOSFET21fのドレインと第2のMOSFET21gのドレインは第3のMOSFET21kに接続されているため、第1のMOSFET21fのドレインの出力電流値と、第2のMOSFET21gのドレインの出力電流値に差が有る場合は、第3のMOSFET21kを介して出力電流値が低い方に電流が流れるため、第3のMOSFET21kの各ドレインとの接続部における電位が等しくなる。
【0037】
このため、第1のMOSFET21fのドレインの出力電流値と、第2のMOSFET21gのドレインの出力電流値が等しくなり、スイッチ21h内の各MOSFET21l〜21oに流れる電流値が等しくなる。
【0038】
更に、第1のアナログ出力端子21iと第2のアナログ出力端子21jを、第3の入力端子26に供給される第3の電位によって第1の演算増幅器27と第2の演算増幅器28の入力段をバーチャルショートさせると、第1の出力端子24と第2の出力端子25から各々出力される電流値を安定化させることができる。
【0039】
したがって、本実施の形態2における電流加算型DA変換器21によれば、第1のMOSFET21fと第2のMOSFET21gから構成される定電流源21eのプロセスばらつきによる出力電流値誤差を第3のMOSFET21kにより平均化することができるため、INL特性とDNL特性を向上させることができる。
【0040】
(実施の形態3)
図3は、本発明の実施の形態3に係るnビットの電流加算型DA変換器31の構成を示すブロック図である。
【0041】
電流加算型DA変換器31は、第1の電位が印加される第2の入力端子31cと接続されて第2の電位31dを出力するバイアス回路31bと、第1のMOSFET31f及び第1のMOSFET31fと特性の等しい第2のMOSFET31gからなる定電流源31eと、デジタルデータ入力端子31aと接続されてMOSFET31l〜31oからなるスイッチ31hと、MOSFET31m,31oの各ドレインと接続された第1のアナログ出力端子31iと、MOSFET31l,31nの各ドレインと接続された第2のアナログ出力端子31jと、第1のアナログ出力端子31iと接続された第1の抵抗器32及び第1の演算増幅器37と、第2のアナログ出力端子31jと接続された第1の抵抗器32と抵抗値の等しい第2の抵抗器33及び第2の演算増幅器38と、第1の演算増幅器37と接続された第1の出力端子34と、第2の演算増幅器38と接続された第2の出力端子35と、第1の演算増幅器37と第2の演算増幅器38の各入力端子に第3の電位を供給する第3の入力端子36と、第1のMOSFET31fと第2のMOSFET31gの各ドレインに接続された第3のMOSFET31kと、第3のMOSFET31kのゲートと接続された電圧可変回路39と、を備える。
【0042】
次に、上記構成を有する電流加算型DA変換器31の動作について、以下に説明する。
【0043】
バイアス回路31bで生成された第2の電位31dは、定電流源31e内の第1のMOSFET31fと第2のMOSFET31gの各ゲートに供給されて、第1のMOSFET31fと第2のMOSFET31gの各ドレインに流れる出力電流値が制御される。
【0044】
第1のMOSFET31fのドレインと第2のMOSFET31gのドレインは第3のMOSFET31kに接続されているため、第1のMOSFET31fのドレインの出力電流値と、第2のMOSFET31gのドレインの出力電流値に差が有る場合は、第3のMOSFET31kのゲート電圧を電圧可変回路39により可変調整すると、第3のMOSFET31kを介して出力電流値が低い方に電流が流れるため、第3のMOSFET31kの各ドレインとの接続部における電位が等しくなる。
【0045】
このため、第1のMOSFET31fのドレインの出力電流値と、第2のMOSFET31gのドレインの出力電流値が等しくなり、スイッチ31h内の各MOSFET31l〜31oに流れる電流値が等しくなる。
【0046】
更に、第1のアナログ出力端子31iと第2のアナログ出力端子31jを、第3の入力端子36に供給される第3の電位によって第1の演算増幅器37と第2の演算増幅器38の入力段をバーチャルショートさせると、第1の出力端子34と第2の出力端子35から各々出力される電流値を安定化させることができる。
【0047】
したがって、本実施の形態3における電流加算型DA変換器31によれば、第1のMOSFET31fと第2のMOSFET31gから構成される定電流源31eのプロセスばらつきによる出力電流値誤差を、第3のMOSFET31kのゲート電圧の可変調整により平均化することができる。
【0048】
更に、出力電流値誤差を平均化する第3のMOSFET31kを選択することができる。
【0049】
以上のように本実施の形態によれば、電流加算型DA変換器31のINL特性とDNL特性を向上させることができる。
【0050】
(実施の形態4)
図4は、本発明の実施の形態4に係るnビットの電流加算型DA変換器41の構成を示すブロック図である。
【0051】
電流加算型DA変換器41は、第1の電位が印加される第2の入力端子41cと接続されて第2の電位41dを出力するバイアス回路41bと、第1のMOSFET41f及び第1のMOSFET41fと特性の等しい第2のMOSFET41gからなる定電流源41eと、デジタルデータ入力端子41aと接続されてMOSFET41m〜41pからなるスイッチ41hと、MOSFET41n,41pの各ドレインと接続された第1のアナログ出力端子41iと、MOSFET41m,41oの各ドレインと接続された第2のアナログ出力端子41jと、第1のアナログ出力端子41iと接続された第1の抵抗器42及び第1の演算増幅器47と、第2のアナログ出力端子41jと接続された第1の抵抗器42と抵抗値の等しい第2の抵抗器43及び第2の演算増幅器48と、第1の演算増幅器47と接続された第1の出力端子44と、第2の演算増幅器48と接続された第2の出力端子45と、第1の演算増幅器47と第2の演算増幅器48の各入力端子に第3の電位を供給する第3の入力端子46と、第1のMOSFET41fと第2のMOSFET41gの各ドレインに接続されたスイッチドキャパシタ回路(以下、SC回路という)41kと、SC回路41kのクロック入力端子41lと、を備える。
【0052】
次に、上記構成を有する電流加算型DA変換器41の動作について、以下に説明する。
【0053】
バイアス回路41bで生成された第2の電位41dは、定電流源41e内の第1のMOSFET41fと第2のMOSFET41gの各ゲートに供給されて、第1のMOSFET41fと第2のMOSFET41gの各ドレインに流れる出力電流値が制御される。
【0054】
第1のMOSFET41fのドレインと第2のMOSFET41gのドレインはSC回路41kに接続されているため、第1のMOSFET41fのドレインの出力電流値と、第2のMOSFET41gのドレインの出力電流値に差が有る場合は、SC回路41kを介して出力電流値が低い方に電流が流れるため、SC回路41kの各ドレインとの接続部における電位が等しくなる。
【0055】
このため、第1のMOSFET41fのドレインの出力電流値と、第2のMOSFET41gのドレインの出力電流値が等しくなり、スイッチ41h内の各MOSFET41m〜41pに流れる電流値が等しくなる。
【0056】
更に、第1のアナログ出力端子41iと第2のアナログ出力端子41jを、第3の入力端子46に供給される第3の電位によって第1の演算増幅器47と第2の演算増幅器48の入力段をバーチャルショートさせると、第1の出力端子44と第2の出力端子45から各々出力される電流値を安定化させることができる。
【0057】
したがって、本実施の形態4における電流加算型DA変換器41によれば、第1のMOSFET41fと第2のMOSFET41gから構成される定電流源41eのプロセスばらつきによる出力電流値誤差をSC回路41kにより平均化することができるため、INL特性とDNL特性を向上させることができる。
【0058】
(実施の形態5)
図5は、本発明の実施の形態5に係るnビットの電流加算型DA変換器51の構成を示すブロック図である。
【0059】
電流加算型DA変換器51は、第1の電位が印加される第2の入力端子51cと接続されて第2の電位51dを出力するバイアス回路51bと、第1のMOSFET51f及び第1のMOSFET51fと特性の等しい第2のMOSFET51gからなる定電流源51eと、デジタルデータ入力端子51aと接続されてMOSFET51m〜51pからなるスイッチ51hと、MOSFET51n,51pの各ドレインと接続された第1のアナログ出力端子51iと、MOSFET51m,51oの各ドレインと接続された第2のアナログ出力端子51jと、第1のアナログ出力端子51iと接続された第1の抵抗器52及び第1の演算増幅器57と、第2のアナログ出力端子51jと接続された第1の抵抗器52と抵抗値の等しい第2の抵抗器53及び第2の演算増幅器58と、第1の演算増幅器57と接続された第1の出力端子54と、第2の演算増幅器58と接続された第2の出力端子55と、第1の演算増幅器57と第2の演算増幅器58の各入力端子に第3の電位を供給する第3の入力端子56と、第1のMOSFET51fと第2のMOSFET51gの各ドレインに接続されたSC回路51kと、SC回路51kのクロック入力端子51lに接続されたクロック可変回路59と、を備える。
【0060】
次に、上記構成を有する電流加算型DA変換器51の動作について、以下に説明する。
【0061】
バイアス回路51bで生成された第2の電位51dは、定電流源51e内の第1のMOSFET51fと第2のMOSFET51gの各ゲートに供給されて、第1のMOSFET51fと第2のMOSFET51gの各ドレインに流れる出力電流値が制御される。
【0062】
第1のMOSFET51fのドレインと第2のMOSFET51gのドレインはSC回路51kに接続されているため、第1のMOSFET51fのドレインの出力電流値と、第2のMOSFET51gのドレインの出力電流値に差が有る場合は、SC回路51kのクロックをクロック可変回路59により可変調整すると、SC回路51kを介して出力電流値が低い方に電流が流れるため、SC回路51kの各ドレインとの接続部における電位が等しくなる。
【0063】
このため、第1のMOSFET51fのドレインの出力電流値と、第2のMOSFET51gのドレインの出力電流値が等しくなり、スイッチ51h内の各MOSFET51m〜51pに流れる電流値が等しくなる。
【0064】
更に、第1のアナログ出力端子51iと第2のアナログ出力端子51jを、第3の入力端子56に供給される第3の電位によって第1の演算増幅器57と第2の演算増幅器58の入力段をバーチャルショートさせると、第1の出力端子54と第2の出力端子55から各々出力される電流値を安定化させることができる。
【0065】
したがって、本実施の形態5における電流加算型DA変換器51によれば、第1のMOSFET51fと第2のMOSFET51gから構成される定電流源51eのプロセスばらつきによる出力電流値誤差を、SC回路51kのクロックの可変調整により平均化することができる。
【0066】
以上のように本実施の形態によれば、電流加算型DA変換器51のINL特性とDNL特性を向上させることができる。
【0067】
(実施の形態6)
図6は、本発明の実施の形態6に係るnビットの電流加算型DA変換器61の構成を示すブロック図である。
【0068】
電流加算型DA変換器61は、第1の電位が印加される第2の入力端子61cと接続されて第2の電位61dを出力するバイアス回路61bと、第1のMOSFET61f及び第1のMOSFET61fと特性の等しい第2のMOSFET61gからなる定電流源61eと、デジタルデータ入力端子61aと接続されてMOSFET61m〜61pからなるスイッチ61hと、MOSFET61n,61pの各ドレインと接続された第1のアナログ出力端子61iと、MOSFET61m,61oの各ドレインと接続された第2のアナログ出力端子61jと、第1のアナログ出力端子61iと接続された第1の抵抗器62及び第1の演算増幅器67と、第2のアナログ出力端子61jと接続された第1の抵抗器62と抵抗値の等しい第2の抵抗器63及び第2の演算増幅器68と、第1の演算増幅器67と接続された第1の出力端子64と、第2の演算増幅器68と接続された第2の出力端子65と、第1の演算増幅器67と第2の演算増幅器68の各入力端子に第3の電位を供給する第3の入力端子66と、第1のMOSFET61fのドレインとダイオード接続された第4のMOSFET61kと、第2のMOSFET61gのドレインとダイオード接続された第5のMOSFET61lと、を備える。
【0069】
次に、上記構成を有する電流加算型DA変換器61の動作について、以下に説明する。
【0070】
バイアス回路61bで生成された第2の電位61dは、定電流源61e内の第1のMOSFET61fと第2のMOSFET61gの各ゲートに供給されて、第1のMOSFET61fと第2のMOSFET61gの各ドレインに流れる出力電流値が制御される。
【0071】
第1のMOSFET61fのドレインと第2のMOSFET61gのドレインは、それぞれ第4のMOSFET61kと第5のMOSFET61lがダイオード接続されているため、第1のMOSFET61fと第2のMOSFET61gのプロセスばらつきによる電流値誤差は、第4のMOSFET61kと第5のMOSFET61lに流れる電流により補正することができる。
【0072】
このため、第1のMOSFET61fのドレインの出力電流値と、第2のMOSFET61gのドレインの出力電流値が等しくなり、スイッチ61h内の各MOSFET61m〜61pに流れる電流値が等しくなる。
【0073】
更に、第1のアナログ出力端子61iと第2のアナログ出力端子61jを、第3の入力端子66に供給される第3の電位によって第1の演算増幅器67と第2の演算増幅器68の入力段をバーチャルショートさせると、第1の出力端子64と第2の出力端子65から各々出力される電流値を安定化させることができる。
【0074】
したがって、本実施の形態6における電流加算型DA変換器61によれば、第1のMOSFET61fと第2のMOSFET61gから構成される定電流源61eのプロセスばらつきによる出力電流値誤差を、各ドレインにダイオード接続した第4のMOSFET61kと第5のMOSFET61lにより補正することができる。
【0075】
以上のように本実施の形態によれば、電流加算型DA変換器のINL特性、DNL特性を向上させることができる。
【0076】
【発明の効果】
以上説明したように、本発明によれば、プロセスのばらつきにより定電流源の出力電流値に誤差が発生することを防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図2】本発明の実施の形態2に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図3】本発明の実施の形態3に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図4】本発明の実施の形態4に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図5】本発明の実施の形態5に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図6】本発明の実施の形態6に係るnビットの電流加算型DA変換器の構成を示すブロック図
【図7】従来のnビットの電流加算型DA変換器の構成を示すブロック図
【符号の説明】
11、21、31、41、51、61 電流加算型DA変換器
11a、21a、31a、41a、51a、61a デジタルデータ入力端子
11b、21b、31b、41b、51b、61b バイアス回路
11e、21e、31e、41e、51e、61e 定電流源
11f、21f、31f、41f、51f、61f 第1のMOSFET
11g、21g、31g、41g、51g、61g 第2のMOSFET
11h、21h、31h、41h、51h、61h スイッチ
11i、21i、31i、41i、51i、61i 第1のアナログ出力端子
11j、21j、31j、41j、51j、61j 第2のアナログ出力端子
11k 第3の抵抗器
21k、31k 第3のMOSFET
41k、51k SC回路
41l、51l クロック入力端子
61k 第4のMOSFET
61l 第5のMOSFET
12、22、32、42、52、62 第1の抵抗器
13、23、33、43、53、63 第2の抵抗器
14、24、34、44、54、64 第1の出力端子
15、25、35、45、55、65 第2の出力端子
16、26、36、46、56、66 第3の入力端子
17、27、37、47、57、67 第1の演算増幅器
18、28、38、48、58、68 第2の演算増幅器
39 電圧可変回路
59 クロック可変回路

Claims (6)

  1. 基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続された抵抗器とを具備することを特徴とする電流加算型DA変換器。
  2. 基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続された第3のMOSFETとを具備することを特徴とする電流加算型DA変換器。
  3. 前記第3のMOSFETのゲート電圧を可変させる電圧可変回路を具備することを特徴とする請求項2記載の電流加算型DA変換器。
  4. 基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと前記第2のMOSFETのドレインとの間に接続されたスイッチドキャパシタ回路とを具備することを特徴とする電流加算型DA変換器。
  5. 前記スイッチドキャパシタ回路の入力クロックを可変させるクロック可変回路を具備することを特徴とする請求項4記載の電流加算型DA変換器。
  6. 基準電位を生成するバイアス回路と、入力デジタル信号に応じて動作するスイッチと、ゲートが前記バイアス回路の出力に接続され、ドレインが前記スイッチに接続された第1のMOSFET及び第2のMOSFETから構成された定電流源と、前記第1のMOSFETのドレインと接続された第4のMOSFETと、前記第2のMOSFETのドレインと接続された第5のMOSFETとを具備することを特徴とする電流加算型DA変換器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006029B2 (en) 2003-05-09 2006-02-28 Nec Electronics Corp. Monolithic semiconductor device capable of suppressing mismatches between repetitive cells
WO2007040285A1 (ja) * 2006-02-15 2007-04-12 Hiji High-Tech Co., Ltd. マルチチャネル駆動回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006029B2 (en) 2003-05-09 2006-02-28 Nec Electronics Corp. Monolithic semiconductor device capable of suppressing mismatches between repetitive cells
WO2007040285A1 (ja) * 2006-02-15 2007-04-12 Hiji High-Tech Co., Ltd. マルチチャネル駆動回路
WO2007094088A1 (ja) * 2006-02-15 2007-08-23 Hiji High-Tech Co., Ltd. マルチチャネル駆動回路
KR100829488B1 (ko) 2006-02-15 2008-05-19 가부시키가이샤 히지 하이테크 다중 채널 구동 회로
JP2008309811A (ja) * 2006-02-15 2008-12-25 Hiji High-Tech Co Ltd マルチチャネル駆動回路
JPWO2007040285A1 (ja) * 2006-02-15 2009-04-16 株式会社日出ハイテック マルチチャネル駆動回路
US7973571B2 (en) 2006-02-15 2011-07-05 Hiji High-Tech Co., Ltd. Multichannel drive circuit

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