WO2010137095A1 - 抵抗型デジタル／アナログ変換器 - Google Patents

抵抗型デジタル／アナログ変換器 Download PDF

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WO2010137095A1
WO2010137095A1 PCT/JP2009/006975 JP2009006975W WO2010137095A1 WO 2010137095 A1 WO2010137095 A1 WO 2010137095A1 JP 2009006975 W JP2009006975 W JP 2009006975W WO 2010137095 A1 WO2010137095 A1 WO 2010137095A1
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resistance
switch
mos transistor
switching
correcting
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PCT/JP2009/006975
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Inventor
森悟朗
Original Assignee
パナソニック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
    • H03M1/1061—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values using digitally programmable trimming circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors

Definitions

  • the present invention relates to a resistance type digital / analog converter for converting a digital signal into an analog signal.
  • an N-bit resistive digital / analog converter as shown in FIG. 2 has been used as a high-precision digital / analog converter.
  • This resistance type digital / analog converter is composed of a resistor network 2A and a switch circuit group 2B, and converts a digital signal having N bits into an analog signal.
  • the resistor network 2A is composed of 2 N -1 resistors R having the same resistance value (the same symbol R is also used for convenience). One end of the 2 N ⁇ 1 resistors R is commonly connected, and serves as an analog output terminal Aout for outputting an analog output signal after conversion.
  • the switch circuit group 2B is composed of 2 N -1 switch circuits S1 to S2 N -1.
  • Each of the switch circuits S1 to S2 N -1 has the same configuration and is a CMOS inverter circuit in which a switching PMOS transistor Q1 and a switching NMOS transistor Q1 ′ are connected in series.
  • the gate of the switching PMOS transistor Q1 and the gate of the switching NMOS transistor Q1 ′ are connected in common and used as an open / close control terminal to which digital signals D1 to D2 N ⁇ 1 are respectively input.
  • the source of the switching PMOS transistor Q1 of the switch circuits S1 to S2 N -1 is connected to the conversion upper reference potential Vt, and the source of the switching NMOS transistor Q1 'is connected to the conversion lower reference potential Vb.
  • the drains of the switch PMOS transistor Q1 and the switch NMOS transistor Q1 ′ are connected in common and serve as the output terminal X of the switch circuits S1 to S2 N ⁇ 1.
  • the output terminal X is connected to the other end of the resistor R having the resistance value R of the resistor network 2A. One end of the resistor R becomes the analog output terminal Aout as described above.
  • the conversion upper reference potential Vt to which the source of the switch PMOS transistor Q1 of each switch circuit S1 to S2 N ⁇ 1 is connected and the conversion lower reference potential to which the source of the switch NMOS transistor Q1 ′ is connected is a voltage corresponding to the full scale of the analog output signal output as a voltage.
  • Each of the switch circuits S1 to S2 N ⁇ 1 having the configuration shown in FIG. 2 has a high level in which the digital signals D1 to D2 N ⁇ 1 input to the switching control terminals of the respective switch circuits represent a logical value “1”. Then, the switching NMOS transistor Q1 ′ is turned on, and the conversion lower reference potential Vb is output to the output terminal X. On the other hand, when the digital signals D1 to D2 N ⁇ 1 are at a low level representing the logical value “0”, the switching PMOS transistor Q1 is turned on, and the conversion upper reference potential Vt is output to the output terminal X.
  • the on-resistance value rp (d) of the switch PMOS transistor Q1 and the switch NMOS transistor Q1 ′ constituting the switch circuits S1 to S2 N ⁇ 1 are turned on.
  • the resistance value rn (d) is connected in series with the resistor R constituting the resistor network 2A.
  • the analog output signal Aout when the on-resistance is taken into consideration is expressed by the following equation (2).
  • the on-resistance values rn (d) and rp (d) vary depending on the data input value d.
  • the fluctuation of the on-resistance value is minute as the voltage appearing at the analog output terminal Aout changes depending on the data input value d, and the voltage Vx at the common drain connection point X of the switch circuit follows the change in the voltage at the analog output terminal Aout. It happens by fluctuating.
  • Vx dependence of the on-resistance value rn (d) of the NMOS transistor for switching is shown in the expression (3).
  • symbol L is the gate length
  • symbol ⁇ n is the electron mobility
  • symbol c ox is the gate capacitance per unit area
  • symbol W is the gate width
  • symbol V th is the threshold voltage of the NMOS transistor.
  • the second term (V x (d) ⁇ V b ) 2 of the denominator is negligibly smaller than the first term (V t ⁇ V b ⁇ V th ) 2 of the denominator. It can be approximated as follows.
  • the on-resistance value rn (d) of the switching NMOS transistor varies linearly with respect to the voltage Vx (d) at the common drain connection point X. Since the voltage Vx (d) monotonically increases with respect to the data input value d, the on-resistance value rn (d) monotonically increases with respect to the data input value d.
  • the on-resistance value rp (d) of the switching PMOS transistor exhibits a behavior opposite to the on-resistance value rn (d) of the switching NMOS transistor, and therefore monotonously decreases with respect to the data input value d. This is as shown in FIG.
  • FIG. 4 shows an example of a digital / analog conversion error caused by fluctuations in the on-resistance value of the MOS transistor. It can be seen from FIG. 4 that a digital / analog conversion error occurs due to fluctuations in the on-resistance of the MOS transistor.
  • the ON resistance value of the MOS transistor is a function of the conversion upper reference potential Vt and the conversion lower reference potential Vb according to the expression (4). Since the conversion upper reference potential Vt and the conversion lower reference potential Vb need to be set to optimum levels according to the use of the digital / analog converter, it is desirable to make them variable.
  • the on-resistance value of the MOS transistor fluctuates and a digital / analog conversion error occurs.
  • the above problem can be solved by using a technique for keeping the on-resistance of the MOS transistor constant with respect to the change of the reference potential, as shown in Patent Document 1.
  • the on-resistance value of the MOS transistor fluctuates with respect to the voltage Vx (d) at the common drain connection point X, i.e., fluctuates corresponding to the change in the analog signal accompanying the change in the digital input signal of a plurality of bits.
  • a technique for reducing the digital / analog conversion error with high accuracy has not been found.
  • An analog converter is provided.
  • a resistance type digital / analog converter is a resistance type digital / analog converter that converts a digital input signal of a plurality of bits into an analog signal, and has a plurality of resistance values.
  • a resistor network each end of a plurality of resistors being connected in common, a resistor network outputting an analog signal corresponding to a digital input signal of a plurality of bits from a common connection point of the plurality of resistors, and the other end of each of the plurality of resistors
  • a switch circuit group composed of a plurality of switch circuits that selectively supply either the upper reference potential for conversion or the lower reference potential for conversion corresponding to the level of each bit of the multi-bit digital input signal.
  • Each of the switch circuits of the first switch MOS transistor has one end connected to the other end of each of the plurality of resistors and the other end connected to the upper reference potential point for conversion.
  • a second switch MOS transistor having one end connected to the other end of each of the plurality of resistors and the other end connected to the lower reference potential point for conversion, and a plurality of first switches constituting a plurality of switch circuits.
  • At least one of the switching MOS transistors and the plurality of second switching MOS transistors corrects a change in on-resistance that changes in response to a change in the analog signal due to a change in the multi-bit digital input signal
  • On-resistance correction MOS transistors are connected in parallel.
  • At least one of the plurality of first switch MOS transistors and the plurality of second switch MOS transistors constituting the plurality of switch circuits is accompanied by a change in the digital input signal of a plurality of bits. Since the on-resistance correcting MOS transistors for correcting the change in on-resistance that changes in response to the change in the analog signal are connected in parallel, the on-resistance of the on-resistance correcting MOS transistor is used to make the first and second The variation in the on-resistance of the switch MOS transistor can be corrected. As a result, it is possible to reduce a digital / analog conversion error caused when the on-resistance values of the first and second MOS transistors fluctuate with respect to the voltage change of the analog signal.
  • the resistance type digital / analog converter having the above configuration is a first resistance type digital / analog converter in which the on-resistance correcting MOS transistor is connected in parallel only to the plurality of first switching MOS transistors, A parallel combined on-resistance value of the first switch MOS transistor and the on-resistance correction MOS transistor of each of the plurality of switch circuits and an on-resistance value of the second switch MOS transistor are a multi-bit digital input signal. It is preferable to control on / off of the on-resistance correcting MOS transistor in accordance with the values of the digital input signals of a plurality of bits so that the same value is obtained in the case of arbitrary data.
  • on / off of the on-resistance correction MOS transistor is controlled in accordance with the values of the digital input signals of a plurality of bits, so that the first switch MOS transistor and the on-resistance correction for each of the plurality of switch circuits are controlled.
  • the parallel combined on-resistance value with the MOS transistor and the on-resistance value of the second switch MOS transistor can be set to the same value when the multi-bit digital input signal is arbitrary data. The error can be sufficiently reduced.
  • the resistance type digital / analog converter having the above configuration is a second resistance type digital / analog converter in which the ON-resistance correcting MOS transistor is connected in parallel only to the plurality of second switching MOS transistors.
  • the on-resistance value of the first switch MOS transistor of each of the plurality of switch circuits and the parallel combined on-resistance value of the second switch MOS transistor and the on-resistance correction MOS transistor are a plurality of bits. It is preferable to control on / off of the on-resistance correcting MOS transistor in accordance with the value of the digital input signal of a plurality of bits so that the digital input signal has the same value when the data is arbitrary.
  • on / off of the on-resistance correcting MOS transistor is controlled in accordance with the values of the digital input signals of a plurality of bits, so that the on-resistance value of each first switching MOS transistor of the plurality of switching circuits
  • the parallel combined on-resistance value of the second switch MOS transistor and the on-resistance correcting MOS transistor can be set to the same value when the multi-bit digital input signal is arbitrary data. Conversion errors can be sufficiently reduced.
  • the resistance type digital / analog converter having the above configuration includes a first on-resistance correcting MOS transistor in which an on-resistance correcting MOS transistor is connected in parallel to a plurality of first switching MOS transistors, and a second switch.
  • the third resistance type digital / analog converter composed of the second on-resistance correcting MOS transistor connected in parallel to the MOS transistor for switching, the first switching MOS transistor of each of the plurality of switching circuits And the first combined on-resistance value of the first on-resistance correcting MOS transistor and the parallel combined on-resistance value of the second switching MOS transistor and the second on-resistance correcting MOS transistor are a plurality of bits. Multi-bit digital input signal so that the same value is obtained when the digital input signal is arbitrary data It is preferable to control the on-off of the first and second on-resistance correcting MOS transistor according to the value.
  • the first switch MOS of each of the plurality of switch circuits The parallel combined on-resistance value of the transistor and the first on-resistance correcting MOS transistor and the parallel combined on-resistance value of the second switching MOS transistor and the second on-resistance correcting MOS transistor are a plurality of bits.
  • the number of the on-resistance correction MOS transistors connected in parallel to the first switch MOS transistor of each of the plurality of switch circuits is the number of the plurality of switch circuits. It is preferable that the first switching MOS transistor of the switch circuit corresponding to the lower bit to the first switching MOS transistor of the switch circuit corresponding to the upper bit are sequentially reduced in proportion.
  • the number of on-resistance correction MOS transistors connected in parallel from the first switch MOS transistor of the switch circuit corresponding to the lower bit to the first switch MOS transistor of the switch circuit corresponding to the upper bit is reduced.
  • the on-resistance value of the first switch MOS transistor that decreases proportionally according to the data input value is changed to the on-resistance value of the second switch MOS transistor that increases proportionally.
  • the same value can be set, and the digital / analog conversion error can be sufficiently reduced.
  • the first resistance type digital / analog converter includes the second resistance type digital / analog converter. The output SNR of the digital / analog converter becomes larger than that of the analog converter.
  • the number of the on-resistance correction MOS transistors connected in parallel to the second switch MOS transistor of each of the plurality of switch circuits is the number of the plurality of switch circuits. It is preferable that the second switching MOS transistor of the switch circuit corresponding to the lower bit gradually increases in proportion to the second switching MOS transistor of the switch circuit corresponding to the upper bit.
  • the number of on-resistance correction MOS transistors connected in parallel from the second switch MOS transistor of the switch circuit corresponding to the lower bit to the second switch MOS transistor of the switch circuit corresponding to the upper bit is reduced.
  • the on-resistance value of the second switch MOS transistor that increases proportionally according to the data input value is changed to the on-resistance value of the first switch MOS transistor that decreases proportionally.
  • the same value can be set, and the digital / analog conversion error can be sufficiently reduced.
  • the second switch MOS transistor has a smaller on-resistance value than the first switch MOS transistor, the on-resistance is smaller in size than the first and third resistance type digital / analog converters. Since a correction MOS transistor can be used, the circuit area can be reduced.
  • the number of first on-resistance correction MOS transistors connected in parallel to the first switch MOS transistor of each of the plurality of switch circuits is the number of switches.
  • the first switching MOS transistor of the switching circuit corresponding to the lower bit to the first switching MOS transistor of the switching circuit corresponding to the upper bit are sequentially reduced in proportion to each of the plurality of switching circuits.
  • the number of the second on-resistance correction MOS transistors connected in parallel to the second switch MOS transistor is the upper bit from the second switch MOS transistor of the switch circuit corresponding to the lower bit among the plurality of switch circuits. To the second switch MOS transistor of the switch circuit corresponding to It is preferred to have increased proportionally.
  • the second on-resistance correction MOS transistor is connected in parallel from the second switch MOS transistor of the switch circuit corresponding to the lower bit to the second switch MOS transistor of the switch circuit corresponding to the upper bit.
  • the on-resistance value of the second switch MOS transistor which increases proportionally according to the data input value, is reduced. It can be set to the same value as the resistance value, and the digital / analog conversion error can be sufficiently reduced.
  • the first and second on-resistance correcting MOS transistors are used in combination, the circuit area and noise are larger than those of the first and second resistance type digital / analog converters, but with high accuracy. The on-resistance can be corrected.
  • the first switching MOS transistor is turned on when a plurality of bits of the digital input signal among the first switching MOS transistors of the plurality of switching circuits are arbitrary data.
  • the on-resistance correcting MOS transistors connected in parallel to the switching MOS transistors the number of on-resistance correcting MOS transistors that are turned on is the same for all the first switching MOS transistors that are turned on. preferable.
  • the parallel combined resistance of the first switch MOS transistor that is turned on when the multi-bit digital input signal is arbitrary data and the on-resistance correction MOS transistor that is turned on in parallel with the first switch MOS transistor All of the first switch MOS transistors that are turned on can have the same resistance value. As a result, the on-resistance can be corrected with high accuracy.
  • the second switching MOS transistor of each of the plurality of switch circuits is turned on when a plurality of bits of the digital input signal is arbitrary data.
  • the on-resistance correcting MOS transistors connected in parallel to the switching MOS transistors the number of the on-resistance correcting MOS transistors that are turned on is the same for all the second switching MOS transistors that are turned on. preferable.
  • the parallel combined resistance of the second switch MOS transistor that is turned on when the multi-bit digital input signal is arbitrary data and the on-resistance correcting MOS transistor that is connected in parallel and turned on All of the second switch MOS transistors that are turned on can have the same resistance value. As a result, the on-resistance can be corrected with high accuracy.
  • the first switching MOS transistor is turned on when a plurality of bits of the digital input signal among the first switching MOS transistors of the plurality of switching circuits are arbitrary data.
  • the number of the first on-resistance correcting MOS transistors that are turned on is the first switching MOS transistor that is turned on. All are the same, and are connected in parallel to the second switch MOS transistor that is turned on when the multi-bit digital input signal is arbitrary data among the second switch MOS transistors of each of the plurality of switch circuits.
  • the second on-resistance correction to be turned on The number of MOS transistors, it is preferable that all the second switching MOS transistor which is turned on is the same.
  • the first switch MOS transistor that is turned on when the multi-bit digital input signal is arbitrary data and the first on-resistance correction MOS transistor that is turned on in parallel with the first switch MOS transistor are combined in parallel.
  • the resistance can be set to the same resistance value for all the first switch MOS transistors that are turned on.
  • a parallel combined resistance of the second switch MOS transistor that is turned on when the multi-bit digital input signal is arbitrary data and the second on-resistance correcting MOS transistor that is turned on in parallel with the second switch MOS transistor, All of the second switch MOS transistors that are turned on can have the same resistance value. As a result, the on-resistance can be corrected with high accuracy.
  • the present invention in the resistance type digital / analog converter, when the on-resistance values of the first and second switch MOS transistors vary depending on the digital input value, An on-resistance correction MOS transistor is newly connected in parallel to at least one of the second switch MOS transistors, and the first switch MOS transistor (PMOS transistor) and the second switch MOS transistor (NMOS transistor) are connected.
  • a digital / analog conversion error can be reduced by controlling on / off of the on-resistance correction MOS transistor so that the on-resistance value becomes the same value at an arbitrary data input.
  • FIG. 1 is a circuit diagram for explaining the operating principle of the resistance type digital / analog converter of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of a conventional resistance type digital / analog converter.
  • FIG. 3 is a characteristic diagram showing how the on-resistance value of the switch circuit of the conventional resistance type digital / analog converter varies.
  • FIG. 4 is a characteristic diagram showing a digital / analog conversion error of a conventional resistance type digital / analog converter.
  • FIG. 5 is a circuit diagram showing a configuration of the resistance type digital / analog converter according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart showing each data input value in the circuit diagram of Embodiment 1 of the present invention.
  • FIG. 7 is a characteristic diagram showing how the on-resistance value of the switch circuit of Example 1 of the present invention varies.
  • FIG. 8 is a characteristic diagram showing a digital / analog conversion error according to the first embodiment of the present invention.
  • FIG. 1 is a diagram illustrating the principle of the present invention.
  • This resistance type digital / analog converter includes a resistor network 1A, a switch circuit group 1B, and a control circuit 1C.
  • the difference from the conventional resistance type digital / analog converter shown in FIG. 2 is the switch circuit group 1B and the control circuit 1C.
  • the switch circuits S2 to S2 N constituting the switch circuit group 1B are adjusted.
  • On-resistance correction NMOS transistors Q2 ′ to Q2 N ⁇ 1 ′ are newly connected in parallel to the ⁇ 1 switching NMOS transistor Q1 ′.
  • the drain terminals of the on-resistance correcting NMOS transistors Q2 'to Q2 N -1' are connected to the output terminal X of the switch circuits S1 to S2 N -1 and the source terminal is connected to the conversion lower reference potential Vb.
  • a plurality of on-resistance correcting PMOS transistors Q2 to Q2 N -1 are newly connected in parallel to the switching PMOS transistor Q1 of the switch circuits S1 to S2 N -1 constituting the switch circuit group 1B.
  • the drain terminals of the on-resistance correcting PMOS transistors Q2 to Q2 N -1 are connected to the output terminal X of the switch circuits S1 to S2 N -1, and the source terminal is connected to the upper reference potential Vt for conversion.
  • NMOS transistors Q2 against' NMOS transistor Q1 switching ⁇ Q2 N -1 'connected in parallel, and the PMOS transistor Q2 for on-resistance correction to switching PMOS transistors Q1 ⁇ Q2 N -1 may be connected in parallel.
  • Output signals (control signals) C1_2 to C1_2 N- 1, C2_2 to C2_2 N- 2,. . . , C2 N -2_2 is output and input to the gates of the on-resistance correcting PMOS transistors Q2 to Q2 N -1.
  • the output signal (control signal) C2_2 ',. . . , C2 N -2_2 ' ⁇ C2 N -2_2 N -2', the gate of C2 N -1_2 ' ⁇ C2 N -1_2 N -1' is output on-resistance correcting NMOS transistors Q2 ' ⁇ Q2 N -1' Is input.
  • the plurality of on-resistance correcting NMOS transistors connected in parallel to the switching NMOS transistors Q1 'of the switch circuits S2 to S2 N -1 proportionally increase the number of NMOS transistors connected in parallel one by one as going to the upper bit.
  • the number of NMOS transistors that are turned on is proportionally increased by one. This is because, as shown in the equation (4), the on-resistance value of the switching NMOS transistor increases monotonously with respect to the data input value d, but the on-resistance value is inversely proportional to the gate width W. This is because the dependence of the on-resistance on the data input value can be relaxed by utilizing the relationship.
  • the number of on-resistance correction NMOS transistors connected in parallel to the data input value d is monotonously increased, and the channel width W is apparently monotonically increased, whereby the on-resistance value rn (d) of the switching NMOS transistor is reduced. Mitigating the increase.
  • the switching PMOS transistor behaves in the opposite manner to the switching NMOS transistor, the number of on-resistance correcting PMOS transistors connected in parallel is reduced proportionally by 1 as the higher bits are moved, As data is input, the number of PMOS transistors that are turned on is proportionally decreased by one.
  • the circuit for controlling the opening / closing of the MOS transistor with respect to the data input value d is the control circuit 1C.
  • the switch NMOS transistor Q1 ′ of the switch circuit S1 When the data input value d is 1, the switch NMOS transistor Q1 ′ of the switch circuit S1 is off, and the switch NMOS transistor Q1 ′ of the switch circuits S2 to S2 N ⁇ 1 is on.
  • the switch PMOS transistor Q1 of the switch circuit S1 is on, and the switch PMOS transistor Q1 of the switch circuits S2 to S2 N -1 is off.
  • each of the on-resistance correcting NMOS transistors Q2 ′ connected in parallel to the switching NMOS transistors Q1 ′ in which the switch circuits S2 to S2 N ⁇ 1 are turned on is turned on, and the on-resistance correcting NMOS transistor is turned on.
  • Q3 ' ⁇ Q2 N -1' it is turned off.
  • the switching NMOS transistor Q1 ′ of the switching circuits S1 to S3 is off and the switching NMOS transistor Q1 ′ of the switching circuits S4 to S2 N ⁇ 1 is on. Further, the switching PMOS transistor Q1 of the switch circuits S1 to S3 is on, and the switching PMOS transistor Q1 of the switch circuits S4 to S2 N -1 is off.
  • each of the three on-resistance correcting NMOS transistors Q2 ′ to Q4 ′ connected in parallel to the switching NMOS transistor Q1 ′ in which the switch circuits S4 to S2 N ⁇ 1 are turned on is turned on to correct the on-resistance.
  • the NMOS transistors Q5 'to Q2 N -1' are turned off.
  • the switching NMOS transistors Q1 'of all the switch circuits S1 to S2 N -1 are off. Further, the switch PMOS transistor Q1 of the switch circuits S1 to S2 N -1 is turned on.
  • the on-resistance correcting PMOS transistors Q2 to Q2 N -1 are controlled to be turned on / off in contrast to the on-resistance correcting NMOS transistors Q2 'to Q2 N -1'.
  • the width is narrow and the gate length is longer than the gate lengths of the switching PMOS transistor Q1 and the switching NMOS transistor Q1 ′, which are the basics before the parallel connection.
  • the on-resistance value of a MOS transistor increases as the gate width is narrower and the gate length is longer, and the on-resistance can be finely adjusted by connecting MOS transistors having a large on-resistance in parallel.
  • the ON resistance value of the switching NMOS transistor and the switching PMOS transistor in each stage can be made the same in the case of arbitrary data input, thereby reducing the digital / analog conversion error. It becomes possible.
  • the on-resistance value of the switching PMOS transistor Q1 that decreases proportionally according to the data input value can be made equal to the on-resistance value of the switching NMOS transistor Q1 ′ that increases proportionally, Digital / analog conversion error can be sufficiently reduced. Since the switching PMOS transistor Q1 has less flicker noise than the switching NMOS transistor Q1 ′, the resistance digital / analog converter of the first configuration is a resistance digital of the second and third configurations described later. / The output SNR of the digital-analog converter becomes larger than that of the analog converter.
  • the switching NMOS transistor Q1 ' has a smaller on-resistance value than the switching PMOS transistor Q1, so that the switching NMOS transistor Q1' is smaller in size than the resistance type digital / analog converter of the first configuration and the third configuration described later. Since an on-resistance correcting MOS transistor can be used, the circuit area can be reduced.
  • the on-resistance correcting PMOS transistors Q2 to Q2 N -1 are connected in parallel to the switching PMOS transistor Q1, and the on-resistance correcting NMOS transistors Q2 'to Q2 N -1 are connected to the switching NMOS transistor Q1'.
  • the switch circuit S2 N -1 corresponding to the upper bit from the switching NMOS transistor Q1' of the switch circuit S1 corresponding to the lower bit
  • the switch that increases proportionally according to the data input value by sequentially increasing the number of parallel connections of the on-resistance correcting NMOS transistors Q2 ′ to Q2 N ⁇ 1 ′ up to the switching NMOS transistor Q1 ′
  • the on-resistance value of the PMOS transistor Q1 for switching which reduces the on-resistance value of the NMOS transistor Q1 'proportionally Can be the same value, a digital / analog conversion error can be sufficiently reduced.
  • the on-resistance correcting PMOS transistors Q2 to Q2 N -1 and the second on-resistance correcting NMOS transistors Q2 'to Q2 N -1' are used in combination, the first and second configurations described above are used. Compared with the resistance type digital / analog converter, the circuit area and noise are large, but the on-resistance can be corrected with high accuracy.
  • the first switch MOS transistor Q1 that is turned on when the multi-bit digital input signal is arbitrary data and the on-resistance correcting MOS transistors Q2 to Q2 N -1 that are connected in parallel and turned on. Can be set to the same resistance value for all the first switch MOS transistors Q1 to be turned on. As a result, the on-resistance can be corrected with high accuracy.
  • a plurality of bits of digital input signals of the switching NMOS transistors Q1 ′ of the plurality of switch circuits S1 to S2 N ⁇ 1 have arbitrary data. 'among the on-resistance correcting MOS transistor Q2 turns on' on-resistance correcting MOS transistor Q2 is connected in parallel with the 'switching NMOS transistor Q1 which is turned ⁇ Q2 N -1 when ⁇ Q2 N -1 The number of “'s” is the same for the second switch MOS transistor Q1 ′ to be turned on.
  • the switching NMOS transistor Q1 ′ that is turned on when the multi-bit digital input signal is arbitrary data and the on-resistance correcting MOS transistors Q2 ′ to Q2 N ⁇ 1 ′ that are turned on in parallel with the switching NMOS transistor Q1 ′. Can be set to the same resistance value for all the switching NMOS transistors Q1 ′ to be turned on. As a result, the on-resistance can be corrected with high accuracy.
  • the resistance type digital / analog converter of the third configuration when a plurality of bits of digital input signals are arbitrary data among the switching PMOS transistors Q1 of the plurality of switch circuits S1 to S2 N -1. while the on-resistance correcting PMOS transistor Q2 is connected in parallel with the switching PMOS transistor Q1 turns on ⁇ Q2 N -1, the number of on-resistance correcting PMOS transistors Q2 ⁇ Q2 N -1 which is turned on is turned on The same applies to the switching PMOS transistor Q1.
  • the switching NMOS transistors Q1 ′ of each of the switching circuits S1 to S2 N ⁇ 1 the switching NMOS transistors Q1 ′ that are turned on when a plurality of bits of digital input signals are arbitrary data are connected in parallel.
  • the on-resistance correcting NMOS transistors Q2 ′ to Q2 N ⁇ 1 ′ the number of on-resistance correcting NMOS transistors that are turned on is the same for all the switching NMOS transistors Q1 ′ that are turned on.
  • the switching PMOS transistor Q1 that is turned on when the multi-bit digital input signal is arbitrary data and the on-resistance correcting PMOS transistors Q2 to Q2 N -1 that are connected in parallel and turned on are connected in parallel.
  • the combined resistance can be set to the same resistance value for all the switching PMOS transistors Q1 to be turned on.
  • the combined resistance can be set to the same resistance value for all the switching NMOS transistors Q1 ′ to be turned on. As a result, the on-resistance can be corrected with high accuracy.
  • FIG. 5 shows a circuit diagram of the resistance type digital / analog converter according to the first embodiment of the present invention.
  • the first embodiment shows a 4-bit resistance type digital / analog converter in which the on-resistance is adjusted only for the NMOS transistor for switching, and includes a resistor network 5A, a switch circuit group 5B, and a control circuit 5C. .
  • the resistor network 5A is composed of 2 4 -1 resistors R having the same resistance value (the resistance value is also denoted as R for convenience). One end of the 2 4 ⁇ 1 resistor R is connected in common and connected to the analog output terminal Aout.
  • the switch circuit group 5B includes 2 4 ⁇ 1 switch circuits S1 to S15 including a switch PMOS transistor Q1 and a switch NMOS transistor Q1 ′, and a switch circuit S2 to adjust the on-resistance of the switch NMOS transistor Q1 ′.
  • On-resistance correction NMOS transistors Q2 'to Q15' added for adjustment include one on-resistance correction NMOS transistor Q2 'in the switch circuit S2, and two on-resistance correction NMOS transistors Q2' and Q3 in the switch circuit S3. 'Is connected, and the number of connections is increased by one as the later stage. Further, the output X of each switch circuit is connected to the other end of 2 4 ⁇ 1 resistors R having the same resistance value constituting the resistor network 5A, and one end of the resistor R becomes the analog output terminal Aout as described above.
  • the control circuit 5C is a circuit that controls opening and closing of the on-resistance correcting NMOS transistors Q2 'to Q15', and an EXOR (exclusive OR) circuit EX2- is connected to the gates of the on-resistance correcting NMOS transistors Q2 'to Q15'. 2 to EX15-15, that is, output signals C2_2 'to C15_15' are input. An input of the EXOR circuit will be generalized and described.
  • the inputs of the EXOR circuit to output a 'gate input C a_b of' b-th on-resistance correcting NMOS transistors Q b has a digital input signal D a, D b-1 It is.
  • FIG. 6 shows digital input signals D1 to D15 when the input bits are increased in a ramp function, and output signals C2_2 ′ to C15_15 ′ of the control circuit 5C, and the output signals C2_2 ′ of the control circuit 5C.
  • the on-resistance correcting NMOS transistors Q2' to Q15 'connected in parallel for adjustment become conductive.
  • the on-resistance correcting NMOS transistor has one switch MOS transistor that is turned off, and when the number of switch NMOS transistors that are turned on is 14 (when “0001”), the on-resistance correction NMOS transistor is turned on. Each of the on-resistance correcting NMOS transistors connected in parallel to the switching NMOS transistors is turned on. Also, when there are two switch MOS transistors that are turned off and the number of switch NMOS transistors that are turned on is 13 (when “0010”), the switch NMOS transistors that are turned on. Each of the two on-resistance correcting NMOS transistors connected in parallel is turned on.
  • the switch NMOS transistors that are on when there are three switch MOS transistors that are off and the number of switch NMOS transistors that are on is twelve (when “0011”), the switch NMOS transistors that are on. Each of the three on-resistance correcting NMOS transistors connected in parallel is turned on.
  • the number of switching NMOS transistors that are turned on decreases by one, the number of on-resistance correction NMOS transistors that are turned on increases by one in the switching NMOS transistors that are turned on.
  • FIG. 7 shows how the on-resistance values of the PMOS transistor and the NMOS transistor change when the digital signal shown in FIG. 6 is input in the digital / analog converter of FIG.
  • Curve A represents the change in on-resistance value of the NMOS transistor before adjustment
  • curve B represents the change in on-resistance value of the NMOS transistor after adjustment according to the present invention
  • curve C represents the change in on-resistance value of the PMOS transistor. Represents.
  • the curves A and B it can be seen that the increase in the on-resistance value of the NMOS transistor is suppressed.
  • the on-resistance values of the PMOS transistor and the NMOS transistor are substantially the same at any data input.
  • Fig. 8 shows the digital / analog conversion error.
  • the conversion error when the digital signal shown in FIG. 6 is input is indicated by a solid line, and the conversion error before adjustment is indicated by a chain line. As shown in FIG. 8, it can be seen that the digital / analog conversion error is reduced.
  • the on-resistance of the MOS transistor changes in proportion to the output voltage Vx (d) of the switch circuit (inverter). Further, the voltage Vx (d) changes substantially proportionally to the data input value d. Therefore, the on-resistance value of the MOS transistor changes in proportion to the data input value d.
  • the on-resistance value of the MOS transistor changes in inverse proportion to the gate width W. From these facts, the on-resistance value of the MOS transistor can be controlled linearly by changing the gate width W linearly.
  • the NMOS transistor that increases in proportion to the data input value d is turned on.
  • the resistance is matched to the proportionally decreasing PMOS transistor on-resistance.
  • the resistance type digital / analog converter according to the present invention has an effect of reducing a digital / analog conversion error caused by a change in the on-resistance of the switch MOS transistor, and it is necessary to convert a digital signal into an analog signal. Useful for equipment.

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Abstract

　ＭＯＳトランジスタのオン抵抗値が変動することにより生じるデジタル／アナログ変換誤差を低減可能な抵抗型デジタル／アナログ変換器を提供する。そのために、スイッチ回路Ｓ１～Ｓ2N-1を構成するスイッチ用ＭＯＳトランジスタＱ1とスイッチ用ＭＯＳトランジスタＱ1'との何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1、もしくはオン抵抗補正用ＮＭＯＳトランジスタＱ2'～Ｑ2N-1'を並列接続している。デジタル入力信号の変化に対応して、スイッチ用ＭＯＳトランジスタＱ1とスイッチ用ＭＯＳトランジスタＱ1'のオンオフの切り替えに連動してオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1、もしくはオン抵抗補正用ＮＭＯＳトランジスタＱ2'～Ｑ2N-1'のオンオフを切り替える。

Description

抵抗型デジタル／アナログ変換器
　本発明は、デジタル信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器に関するものである。
　従来から図２に示すようなＮビットの抵抗型デジタル／アナログ変換器が、高精度なデジタル／アナログ変換器として利用されている。
　この抵抗型デジタル／アナログ変換器は、抵抗網２Ａとスイッチ回路群２Ｂとから構成され、ビット数Ｎのデジタル信号をアナログ信号に変換する。
　抵抗網２Ａは同一抵抗値を有する２N－１個の抵抗Ｒ（その抵抗値も便宜上、同じ記号Ｒを使用する）から構成される。２N－１個の抵抗Ｒは、一端が共通接続され、変換後のアナログ出力信号を出力するためのアナログ出力端子Ａoutとなっている。
　スイッチ回路群２Ｂは２N－１個のスイッチ回路Ｓ1～Ｓ2N-1から構成される。各スイッチ回路Ｓ1～Ｓ2N-1は、同一構成で、スイッチ用ＰＭＯＳトランジスタＱ1とスイッチ用ＮＭＯＳトランジスタＱ1’とが直列に接続されたＣＭＯＳインバータ回路となっている。
　具体的には、スイッチ用ＰＭＯＳトランジスタＱ1のゲートおよびスイッチ用ＮＭＯＳトランジスタＱ1’のゲートは、共通接続され、デジタル信号Ｄ1～Ｄ2N-1がそれぞれ入力される開閉制御端として使用される。スイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1のソースは変換用上位基準電位Ｖtに接続され、スイッチ用ＮＭＯＳトランジスタＱ1’のソースは変換用下位基準電位Ｖbに接続される。スイッチ用ＰＭＯＳトランジスタＱ1およびスイッチ用ＮＭＯＳトランジスタＱ1’のドレインは共通接続され、スイッチ回路Ｓ1～Ｓ2N-1の出力端Ｘとなる。出力端Ｘは、抵抗網２Ａの抵抗値Ｒを有する抵抗Ｒの他端にそれぞれ接続される。抵抗Ｒの一端は上記したように、アナログ出力端子Ａoutとなる。
　ここで、各スイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1のソースが接続されている変換用上位基準電位Ｖtと、同スイッチ用ＮＭＯＳトランジスタＱ1’のソースが接続されている変換用下位基準電位Ｖbとの電位差は、電圧として出力されるアナログ出力信号のフルスケールに対応する電圧となる。
　図２に示すような構成を有する各スイッチ回路Ｓ1～Ｓ2N-1は、それぞれのスイッチ回路の開閉制御端に入力されるデジタル信号Ｄ1～Ｄ2N-1が論理値「１」を表すハイレベルになると、スイッチ用ＮＭＯＳトランジスタＱ1’がそれぞれ導通状態となり、変換用下位基準電位Ｖbを出力端Ｘに出力する。一方、デジタル信号Ｄ1～Ｄ2N-1が論理値「０」を表すローレベルになると、スイッチ用ＰＭＯＳトランジスタＱ1がそれぞれ導通状態となり、変換用上位基準電位Ｖtを出力端Ｘに出力する。
　任意のデジタル信号をデジタル／アナログ変換する場合は、デジタル信号を１０進数に直した値をデータ入力値ｄとおくと、デジタル信号Ｄ1～Ｄdとして論理値「0」が入力され、それによってスイッチ回路Ｓ1～Ｓdまでの各スイッチ用ＰＭＯＳトランジスタＱ1が導通状態となる。また、デジタル信号Ｄd+1～Ｄ2N-1として論理値「１」が入力され、それによってスイッチ回路Ｓd+1～Ｓ2N-1までの各スイッチ用ＮＭＯＳトランジスタＱ1’が導通状態となる。
　このように、スイッチ回路Ｓ1～Ｓ2N-1を介して変換用上位基準電位Ｖtまたは変換用下位基準電位Ｖbを抵抗網２Ａに与えることによって、次の第（１）式に示すアナログ出力信号Ａoutが、デジタル信号の入力毎に重み付けされて得られる。
Figure JPOXMLDOC01-appb-M000001
特開平１１－１２７０８０号公報
　図２に示すような従来の抵抗型デジタル／アナログ変換器では、スイッチ回路Ｓ1～Ｓ2N-1を構成するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値rp(d)とスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値rn(d)とが抵抗網２Ａを構成する抵抗Ｒに直列に接続された状態となる。オン抵抗を考慮に入れた場合のアナログ出力信号Ａoutを第（２）式に示す。
Figure JPOXMLDOC01-appb-M000002
　第（２）式において、スイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値rn(d)、およびスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値rp(d)が任意のデータ入力値ｄにおいて同じ値になればアナログ出力電圧Ａoutは第（１）式で表される。
　しかしながら、実際は図３に示すように、データ入力値ｄによって、オン抵抗値rn(d)、rp(d)は変動する。このオン抵抗値の変動は、データ入力値ｄによってアナログ出力端子Ａoutに現れる電圧が変化し、スイッチ回路の共通ドレイン接続点Ｘの電圧Ｖxがアナログ出力端子Ａoutの電圧の変化に追随して微小に変動することにより、起こる。
　スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)のＶx依存性を第（３）式に示す。ここで、記号Ｌはゲート長、記号μnは電子移動度、記号ｃoxは単位面積当たりのゲート容量、記号Wはゲート幅、記号ＶthはＮＭＯＳトランジスタの閾値電圧を表す。
Figure JPOXMLDOC01-appb-M000003
　通常、分母の第２項（Ｖｘ（ｄ）－Ｖｂ）２は、分母の第１項（Ｖｔ－Ｖｂ－Ｖｔｈ）２に対して無視できるほど小さいので、第（４）式のように近似できる。
Figure JPOXMLDOC01-appb-M000004
　第（４）式より、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)は、共通ドレイン接続点Ｘの電圧Ｖx(d)に対して線形に変動する。電圧Ｖx(d)はデータ入力値ｄに対して単調増加するので、オン抵抗値rn(d)はデータ入力値ｄに対して単調増加する。
　スイッチ用ＰＭＯＳトランジスタのオン抵抗値rp(d)は、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)とは逆の挙動を示すため、データ入力値ｄに対して単調減少する。これは図３に示した通りである。
　上記ＭＯＳトランジスタのオン抵抗値の変動に起因するデジタル／アナログ変換誤差の例を図４に示す。図４よりＭＯＳトランジスタのオン抵抗の変動によりデジタル／アナログ変換誤差が生じることが分かる。
　また、第（４）式よりＭＯＳトランジスタのオン抵抗値は、変換用上位基準電位Ｖtと変換用下位基準電位Ｖbとの関数になっている。変換用上位基準電位Ｖtと変換用下位基準電位Ｖbとはデジタル／アナログ変換器の使われる用途に応じて最適なレベルに設定する必要があるため、可変とすることが望ましい。
　しかし、基準電位を変化させた際に、ＭＯＳトランジスタのオン抵抗値が変動しデジタル／アナログ変換誤差が生じる。上記の問題に関しては特許文献１で示されている通り、基準電位の変化に対して、ＭＯＳトランジスタのオン抵抗を一定に保つ手法を用いることにより解決することができる。一方、ＭＯＳトランジスタのオン抵抗値が、共通ドレイン接続点Ｘの電圧Ｖx(d)に対して変動する、つまり複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル／アナログ変換誤差の問題に関しては、デジタル／アナログ変換誤差を高精度に低減する手法が見つかっていない。
　本発明の目的は、ＭＯＳトランジスタのオン抵抗値が、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル／アナログ変換誤差を低減可能な抵抗型デジタル／アナログ変換器を提供することである。
　上記課題を解決するために、本発明の抵抗型デジタル／アナログ変換器は、複数ビットのデジタル入力信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器であって、同一抵抗値を有する複数の抵抗からなり、複数の抵抗の各一端が共通接続され、複数の抵抗の共通接続点から複数ビットのデジタル入力信号に対応したアナログ信号を出力する抵抗網と、複数の抵抗の各々の他端に、複数ビットのデジタル入力信号の各ビットのレベルに対応して変換用上位基準電位および変換用下位基準電位の何れかを選択的に供給する複数のスイッチ回路からなるスイッチ回路群とを備え、複数のスイッチ回路の各々は、複数の抵抗の各々の他端に一端が接続され変換用上位基準電位点に他端が接続された第１のスイッチ用ＭＯＳトランジスタと、複数の抵抗の各々の他端に一端が接続され変換用下位基準電位点に他端が接続された第２のスイッチ用ＭＯＳトランジスタとからなり、複数のスイッチ回路を構成する複数の第１のスイッチ用ＭＯＳトランジスタと複数の第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続している。
　この構成によれば、複数のスイッチ回路を構成する複数の第１のスイッチ用ＭＯＳトランジスタと複数の第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続しているので、このオン抵抗補正用ＭＯＳトランジスタのオン抵抗を利用して第１および第２のスイッチ用ＭＯＳトランジスタのオン抵抗の変動を補正することができる。その結果、第１および第２のＭＯＳトランジスタのオン抵抗値が、アナログ信号の電圧変化に対して変動することにより生じるデジタル／アナログ変換誤差を低減することが可能となる。
　上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第１のスイッチ用ＭＯＳトランジスタにのみ並列接続された第１の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
　この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
　また、上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第２のスイッチ用ＭＯＳトランジスタにのみ並列接続された第２の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、第２のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
　この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、第２のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
　さらに、上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第１のスイッチ用ＭＯＳトランジスタに並列接続された第１のオン抵抗補正用ＭＯＳトランジスタと、第２のスイッチ用ＭＯＳトランジスタに並列接続された第２のオン抵抗補正用ＭＯＳトランジスタとからなる第３の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタと第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタと第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じて第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
　この構成によれば、複数のビットのデジタル入力信号の値に応じて第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタと第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタと第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
　上記第１の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタへのオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少していることが好ましい。
　この構成によれば、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、オン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、第１のスイッチ用ＭＯＳトランジスタは第２のスイッチ用ＭＯＳトランジスタに比べフリッカノイズが小さいため、上記第１の抵抗型デジタル／アナログ変換器は、上記第２と上記第３の抵抗型デジタル／アナログ変換器に比べてデジタルアナログ変換器の出力ＳＮＲが大きくなる。
　上記第２の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタへのオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加していることが好ましい。
　この構成によれば、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、オン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、第２のスイッチ用ＭＯＳトランジスタは第１のスイッチ用ＭＯＳトランジスタに比べオン抵抗値が小さいことから、上記第１と上記第３の抵抗型デジタル／アナログ変換器に比べてサイズの小さなオン抵抗補正用ＭＯＳトランジスタを使えるため、回路面積が小さくて済む。
　上記第３の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタへの第１のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少し、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタへの第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加していることが好ましい。
　この構成によれば、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、上記第１と上記第２のオン抵抗補正用ＭＯＳトランジスタを併用するため、上記第１と上記第２の抵抗型デジタル／アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
　また、上記第１の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタに並列接続されているオン抵抗補正用ＭＯＳトランジスタのうち、オンとなるオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　また、上記第２の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタに並列接続されているオン抵抗補正用ＭＯＳトランジスタのうち、オンとなるオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第２のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　また、上記第３の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタに並列接続されている第１のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる第１のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタについて全て同じであり、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタに並列接続されている第２のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる第２のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなる第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなる第２のオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第２のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　以上のように本発明によれば、抵抗型デジタル／アナログ変換器において、デジタル入力値に依存して第１および第２のスイッチ用ＭＯＳトランジスタのオン抵抗値が変動する場合には、第１および第２のスイッチ用ＭＯＳトランジスタのいずれか少なくとも一方に新たにオン抵抗補正用ＭＯＳトランジスタを並列接続し、第１のスイッチ用ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）と第２のスイッチ用ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のオン抵抗値が任意のデータ入力で同じ値になるように、オン抵抗補正用ＭＯＳトランジスタのオンオフを制御することによりデジタル／アナログ変換誤差を低減することができる。
図１は本発明の抵抗型デジタル／アナログ変換器の動作原理を説明するための回路図である。 図２は従来の抵抗型デジタル／アナログ変換器の構成を示す回路図である。 図３は従来の抵抗型デジタル／アナログ変換器のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図４は従来の抵抗型デジタル／アナログ変換器のデジタル／アナログ変換誤差を示す特性図である。 図５は本発明の実施例１の抵抗型デジタル／アナログ変換器の構成を示す回路図である。 図６は本発明の実施例１の回路図における各データ入力値を示すタイミング図である。 図７は本発明の実施例１のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図８は本発明の実施例１のデジタル／アナログ変換誤差を示す特性図である。
　まず、上記した本発明の抵抗型デジタル／アナログ変換器の動作原理を図１を参照しながら説明する。
　図１は本発明の原理説明図である。この抵抗型デジタル／アナログ変換器は、抵抗網１Ａとスイッチ回路群１Ｂと制御回路１Ｃとから構成されている。図２に示した従来の抵抗型デジタル／アナログ変換器との違いは、スイッチ回路群１Ｂと制御回路１Ｃの部分である。
　制御信号に基づいてスイッチ回路Ｓ1～Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1およびスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗を調整するために、スイッチ回路群１Ｂを構成するスイッチ回路Ｓ2～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’を新たに複数並列に接続する。具体的には、オン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’のドレイン端子をスイッチ回路Ｓ1～Ｓ2N-1の出力端子Ｘに接続し、ソース端子を変換用下位基準電位Ｖbに接続する。
　もしくは、スイッチ回路群１Ｂを構成するスイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1を新たに複数並列に接続する。具体的には、オン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1のドレイン端子をスイッチ回路Ｓ1～Ｓ2N-1の出力端子Ｘに接続し、ソース端子を変換用上位基準電位Ｖtに接続する。
　ここで、スイッチ用ＮＭＯＳトランジスタＱ1’に対してオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’を並列接続し、かつスイッチ用ＰＭＯＳトランジスタＱ1に対してオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1を並列接続する構成でもよい。
　制御回路１Ｃの出力信号（制御信号）Ｃ1_2～Ｃ1_2N-1、Ｃ2_2～Ｃ2_2N-2、．．．、Ｃ2N-2_2が出力されてオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1のゲートへ入力される。また、制御回路1Ｃの出力信号（制御信号）Ｃ2_2’、．．．、Ｃ2 N-2_2’～Ｃ2 N-2_2 N-2’、Ｃ2 N-1_2’～Ｃ2 N-1_2 N-1’が出力されてオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’のゲートへ入力される。
　スイッチ回路Ｓ2～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’に並列に接続される複数のオン抵抗補正用ＮＭＯＳトランジスタは上位ビットへいくにつれて並列接続するＮＭＯＳトランジスタ数を比例的に１つずつ増加させておき、上位ビットのデータを入力するにつれて導通させるＮＭＯＳトランジスタ数を比例的に１つずつ増加させている。このようにしているのは、第（４）式で示したように、スイッチ用ＮＭＯＳトランジスタのオン抵抗値はデータ入力値ｄに関して単調増加するが、ゲート幅Wに対してオン抵抗値が反比例の関係にあることを利用すると、オン抵抗のデータ入力値の依存性を緩和できるためである。つまり、データ入力値ｄに対して並列接続するオン抵抗補正用ＮＭＯＳトランジスタの数を単調増加させ、チャネル幅Wを見かけ上単調増加させることにより、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)の増大を緩和させている。
　一方、スイッチ用ＰＭＯＳトランジスタはスイッチ用ＮＭＯＳトランジスタとは逆の挙動を示すため、上位ビットへいくにつれて並列接続するオン抵抗補正用ＰＭＯＳトランジスタ数を比例的に１つずつ減少させておき、上位ビットのデータを入力するにつれて導通させるＰＭＯＳトランジスタ数を比例的に１つずつ減少させている。
　ここで、上記の通りにデータ入力値ｄに対してＭＯＳトランジスタの開閉制御をする回路が制御回路１Ｃである。
　ここで、スイッチ用ＮＭＯＳトランジスタＱ1’に並列に接続される複数のオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’のオンオフ制御動作を以下に説明する。データ入力値ｄが０のときには、スイッチ回路Ｓ1～Ｓ2N-1のすべてのスイッチ用ＮＭＯＳトランジスタＱ1’がオンで、全てのスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ1～Ｓ2N-1のすべてのスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’がオフとなっている。
　データ入力値ｄが１のときには、スイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ2～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ2～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ2～Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ１個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ3’～Ｑ2N-1’がオフとなる。
　つぎに、データ入力値ｄが２のときには、スイッチ回路Ｓ1、Ｓ2のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ3～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1、Ｓ2のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ3～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ3～Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ２個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’、Ｑ3’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ4’～Ｑ2N-1’がオフとなる。
　つぎに、データ入力値ｄが３のときには、スイッチ回路Ｓ1～Ｓ3のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ4～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1～Ｓ3のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ4～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ4～Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ３個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ４’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ5’～Ｑ2N-1’がオフとなる。
　以下、データ入力値ｄが１増加するごとに、オンとなるオン抵抗補正用ＮＭＯＳトランジスタ数が１増加することになる。
　そして、データ入力値ｄが２N－１のときには、全てのスイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオフとなっている。また、スイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオンとなっている。
　オン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1は、オン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’とは、逆にオンオフ動作が制御される。
　すなわち、データ入力値ｄが０のときには、スイッチ回路Ｓ1～Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1がオフとなる。
　つぎに、データ入力値ｄが１のときには、スイッチ回路Ｓ1のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続された２N－２個のオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1がオンとなる。
　つぎに、データ入力値ｄが２のときには、スイッチ回路Ｓ1、Ｓ2のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたそれぞれ２N－３個のオン抵抗補正用ＮＭＯＳトランジスタＱ2～Ｑ2N－2がオンとなる。
　つぎに、データ入力値ｄが３のときには、スイッチ回路Ｓ1～Ｓ3のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたそれぞれ２N－４個のオン抵抗補正用ＮＭＯＳトランジスタＱ2～Ｑ2N－3がオンとなる。
　以下、データ入力値ｄが１増加するごとに、オンとなるオン抵抗補正用ＰＭＯＳトランジスタ数が１減少することになる。
　そして、データ入力値ｄが２N－１のときには、スイッチ回路Ｓ1～Ｓ2N-1のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1～Ｑ2N-1に並列接続された全てのオン抵抗補正用ＰＭＯＳトランジスタがオフとなる。
　また、高精度にオン抵抗値を制御できるように、調整用に並列接続したオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1、およびオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’のゲート幅は細く、ゲート長は並列接続する以前の基本となるスイッチ用ＰＭＯＳトランジスタＱ1、およびスイッチ用ＮＭＯＳトランジスタＱ1’のゲート長に比べて長いものを使用する。一般にＭＯＳトランジスタのオン抵抗値はゲート幅が細いほど、ゲート長が長いほどオン抵抗は大きくなり、オン抵抗の大きなＭＯＳトランジスタを並列接続することによりオン抵抗の微調整が可能となる。
　上記の制御方法、回路構成により、任意のデータ入力の場合で各段のスイッチ用ＮＭＯＳトランジスタとスイッチ用ＰＭＯＳトランジスタのオン抵抗値を同じにすることができ、それによってデジタル／アナログ変換誤差の低減が可能となる。
　上記構成において、スイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1を並列に接続する第１の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＰＭＯＳトランジスタＱ1から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1まで、オン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1の並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値を、比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、スイッチ用ＰＭＯＳトランジスタＱ1はスイッチ用ＮＭＯＳトランジスタＱ1’に比べフリッカノイズが小さいため、上記第１の構成の抵抗型デジタル／アナログ変換器は、後述する第２と第３の構成の抵抗型デジタル／アナログ変換器に比べてデジタルアナログ変換器の出力ＳＮＲが大きくなる。
　また、上記構成において、スイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’を並列に接続する第２の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ2N-1’まで、オン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値を、比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、スイッチ用ＮＭＯＳトランジスタＱ1’はスイッチ用ＰＭＯＳトランジスタＱ1に比べオン抵抗値が小さいことから、上記第１の構成と後述する第３の構成の抵抗型デジタル／アナログ変換器に比べてサイズの小さなオン抵抗補正用ＭＯＳトランジスタを使えるため、回路面積が小さくて済む。
　また、上記構成において、スイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1を並列に接続し、スイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’を並列に接続する第３の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’まで、オン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値を、比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、上記オン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1と上記第２のオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’ とを併用するため、上記第１と上記第２の構成の抵抗型デジタル／アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
　また、上記第１の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1～Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されているオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1のうち、オンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1の個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタＱ1について全て同じである。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタＱ1とそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタＱ2～Ｑ2N-1との並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタＱ1のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　また、上記第２の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1～Ｓ2N-1の各々のスイッチ用ＮＭＯＳトランジスタＱ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されているオン抵抗補正用ＭＯＳトランジスタＱ2’～Ｑ2N-1’のうち、オンとなるオン抵抗補正用ＭＯＳトランジスタＱ2’～Ｑ2N-1’の個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタＱ1’について全て同じである。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’とそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタＱ2’～Ｑ2N-1’との並列合成抵抗が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　また、上記第３の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1～Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されているオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1のうち、オンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1の個数が、オンとなるスイッチ用ＰＭＯＳトランジスタＱ1について全て同じである。また、複数のスイッチ回路Ｓ1～Ｓ2N-1の各々のスイッチ用ＮＭＯＳトランジスタＱ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されているオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’のうち、オンとなるオン抵抗補正用ＮＭＯＳトランジスタの個数が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’について全て同じである。
　このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1とそれに並列接続されてオンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2～Ｑ2N-1との並列合成抵抗が、オンとなるスイッチ用ＰＭＯＳトランジスタＱ1のすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’とそれに並列接続されてオンとなるオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ2N-1’との並列合成抵抗が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
　以下、本発明の実施例を、図面を参照しながら説明する。
　図５は、本発明の実施例１の抵抗型デジタル／アナログ変換器の回路図を示している。この実施例１は、スイッチ用ＮＭＯＳトランジスタのみに関してオン抵抗を調整した４ビットの抵抗型デジタル／アナログ変換器を示すものであり、抵抗網５Ａとスイッチ回路群５Ｂと制御回路５Ｃとから構成される。
　抵抗網５Ａは２4－１個の同一抵抗値の抵抗Ｒ（その抵抗値も便宜上Ｒと記す）から構成されている。２4－１個の抵抗Ｒの一端は共通接続されてアナログ出力端子Ａoutに接続されている。
　スイッチ回路群５Ｂはスイッチ用ＰＭＯＳトランジスタＱ1とスイッチ用ＮＭＯＳトランジスタＱ1’からなる２4－１個のスイッチ回路Ｓ1～Ｓ15と、スイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗を調整するためにスイッチ回路Ｓ2～Ｓ15のスイッチ用ＮＭＯＳトランジスタＱ1’に複数並列に接続したオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ15’から構成される。
　調整用に付加したオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ15’は、スイッチ回路Ｓ2に１つのオン抵抗補正用ＮＭＯＳトランジスタＱ2’、スイッチ回路Ｓ3には２つのオン抵抗補正用ＮＭＯＳトランジスタＱ2’とＱ3’が接続され、後段になるほど接続数を一つずつ増やしている。また各スイッチ回路の出力Ｘには抵抗網５Ａを構成する同一抵抗値の２4－１個の抵抗Ｒの他端が接続され、抵抗Ｒの一端は上記したようにアナログ出力端子Ａoutとなる。
　制御回路５Ｃはオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ15’の開閉制御を行う回路であり、それぞれのオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ15’のゲートにＥＸＯＲ（排他的論理和）回路ＥＸ2－2～ＥＸ15－15の出力、すなわち、出力信号Ｃ2_2’～Ｃ15_15’を入力する。ＥＸＯＲ回路の入力を一般化して説明する。ａ段目のスイッチ回路Ｓaにおいて、ｂ個目のオン抵抗補正用ＮＭＯＳトランジスタＱb’のゲート入力Ｃa_b’を出力とするＥＸＯＲ回路の入力は、デジタル入力信号Ｄaと、Ｄb-1である。
　図６は、入力ビットをランプ関数的に増加させた場合のデジタル入力信号Ｄ1～Ｄ15と、制御回路５Ｃの出力信号Ｃ2_2’～Ｃ15_15’とを図示しており、制御回路５Ｃの出力信号Ｃ2_2’～Ｃ15_15’がハイの状態になると調整用に並列接続したオン抵抗補正用ＮＭＯＳトランジスタＱ2’～Ｑ15’が導通状態になる。
　上記のオン抵抗補正用ＮＭＯＳトランジスタは、オフとなっているスイッチ用ＭＯＳトランジスタが１個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１４個のとき（「０００１」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各１個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。また、オフとなっているスイッチ用ＭＯＳトランジスタが２個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１３個のとき（「００１０」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各２個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。また、オフとなっているスイッチ用ＭＯＳトランジスタが３個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１２個のとき（「００１１」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各３個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。以下、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１ずつ減少するにつれて、オンとなっているスイッチ用ＮＭＯＳトランジスタにおいて、オンとなるオン抵抗補正用ＮＭＯＳトランジスタの個数が１ずつ増加していく。
　図７は、図５のデジタル／アナログ変換器において、図６に示したデジタル信号を入力した際のＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗値の変化の様子を表している。曲線Ａは調整前のＮＭＯＳトランジスタのオン抵抗値の変化を、曲線Ｂは本発明による調整後のＮＭＯＳトランジスタのオン抵抗値の変化を表しており、曲線ＣはＰＭＯＳトランジスタのオン抵抗値の変化を表している。曲線Ａ、Ｂに示すとおりに、ＮＭＯＳトランジスタのオン抵抗値の増大が抑えられているのが分かる。また、曲線Ｂ、Ｃに示すとおりにＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗値が任意のデータ入力でほぼ一致している。
　図８はデジタル／アナログ変換誤差を表している。図５のデジタル／アナログ変換器において図６に示したデジタル信号を入力した際の変換誤差を実線で、調整を行う以前の変換誤差を鎖線で表している。図８に示す通り、デジタル／アナログ変換誤差が低減されていることが分かる。
　ここで、複数のビットのデジタル入力信号の値に応じて変化するオン抵抗をどのようにして補正するかということについて、第（４）式をもとに説明する。ＭＯＳトランジスタのオン抵抗はスイッチ回路(インバータ)の出力電圧Ｖｘ（ｄ）に対して比例的に変化する。また、電圧Ｖｘ（ｄ）はデータ入力値ｄに対してほぼ比例的に変化する。したがってＭＯＳトランジスタのオン抵抗値はデータ入力値ｄに対して比例的に変化する。
　またＭＯＳトランジスタのオン抵抗値はゲート幅Wに対して反比例で変化する。これらのことから、ゲート幅Wを線形に変化させることにより、ＭＯＳトランジスタのオン抵抗値を線形に制御することが可能となる。
　したがって、図５の実施例では、ＮＭＯＳトランジスタのゲート幅をデータ入力値ｄに対して、見かけ上順次比例的に増加させることにより、データ入力値ｄに対して比例的に増加するＮＭＯＳトランジスタのオン抵抗を、比例的に減少するＰＭＯＳトランジスタのオン抵抗と一致させる。
　この実施例による効果は、動作原理説明のときに説明したとおりである。
　本発明にかかる抵抗型デジタル／アナログ変換器は、スイッチ用ＭＯＳトランジスタのオン抵抗の変動に伴うデジタル／アナログ変換誤差を低減できるという効果を有し、デジタル信号をアナログ信号に変換する必要がある電気機器に有用である。
　１Ａ　　抵抗網
　１Ｂ　　スイッチ回路群
　１Ｃ　　制御回路
　５Ａ　　抵抗網
　５Ｂ　　スイッチ回路群
　５Ｃ　　制御回路
　Ｑ１　　スイッチ用ＰＭＯＳトランジスタ
　Ｑ１’　　スイッチ用ＮＭＯＳトランジスタ
　Ｑ２～Ｑ2N-1　　オン抵抗補正用ＰＭＯＳトランジスタ
　Ｑ２’～Ｑ2N-1’　　オン抵抗補正用ＮＭＯＳトランジスタ

Claims (13)

  1. 　複数ビットのデジタル入力信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器であって、
    　同一抵抗値を有する複数の抵抗からなり、前記複数の抵抗の各一端が共通接続され、前記複数の抵抗の共通接続点から前記複数ビットのデジタル入力信号に対応した前記アナログ信号を出力する抵抗網と、
    　前記複数の抵抗の各々の他端に、前記複数ビットのデジタル入力信号の各ビットのレベルに対応して変換用上位基準電位および変換用下位基準電位の何れかを選択的に供給する複数のスイッチ回路からなるスイッチ回路群とを備え、
    　前記複数のスイッチ回路の各々は、前記複数の抵抗の各々の他端に一端が接続され変換用上位基準電位点に他端が接続された第１のスイッチ用ＭＯＳトランジスタと、前記複数の抵抗の各々の他端に一端が接続され変換用下位基準電位点に他端が接続された第２のスイッチ用ＭＯＳトランジスタとからなり、
    　前記複数のスイッチ回路を構成する複数の前記第１のスイッチ用ＭＯＳトランジスタと複数の前記第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、前記複数ビットのデジタル入力信号の変化に伴う前記アナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続した抵抗型デジタル／アナログ変換器。
  2. 　前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第１のスイッチ用ＭＯＳトランジスタにのみ並列接続された抵抗型デジタル／アナログ変換器であって、
    　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタと前記オン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記オン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  3. 　前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第２のスイッチ用ＭＯＳトランジスタにのみ並列接続された抵抗型デジタル／アナログ変換器であって、
    　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタと前記オン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記オン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  4. 　前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第１のスイッチ用ＭＯＳトランジスタに並列接続された第１のオン抵抗補正用ＭＯＳトランジスタと、前記第２のスイッチ用ＭＯＳトランジスタに並列接続された第２のオン抵抗補正用ＭＯＳトランジスタとからなる抵抗型デジタル／アナログ変換器であって、
    　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタと前記第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタと前記第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  5. 　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタへの前記オン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少している請求項２記載の抵抗型デジタル／アナログ変換器。
  6. 　前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタへの前記オン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加している請求項３記載の抵抗型デジタル／アナログ変換器。
  7. 　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタへの前記第１のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少し、
    　前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタへの前記第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加している請求項４記載の抵抗型デジタル／アナログ変換器。
  8. 　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第１のスイッチ用ＭＯＳトランジスタに並列接続されている前記オン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記オン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第１のスイッチ用ＭＯＳトランジスタについて全て同じである請求項２記載の抵抗型デジタル／アナログ変換器。
  9. 　前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第２のスイッチ用ＭＯＳトランジスタに並列接続されている前記オン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記オン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第２のスイッチ用ＭＯＳトランジスタについて全て同じである請求項３記載の抵抗型デジタル／アナログ変換器。
  10. 　前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第１のスイッチ用ＭＯＳトランジスタに並列接続されている前記第１のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記第１のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第１のスイッチ用ＭＯＳトランジスタについて全て同じであり、
    　前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第２のスイッチ用ＭＯＳトランジスタに並列接続されている前記第２のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記第２のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第２のスイッチ用ＭＯＳトランジスタについて全て同じである請求項４記載の抵抗型デジタル／アナログ変換器。
  11. 　前記オン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第１のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項２記載の抵抗型デジタル／アナログ変換器。
  12. 　前記オン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第２のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項３記載の抵抗型デジタル／アナログ変換器。
  13. 　前記第１のオン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第１のスイッチ用ＭＯＳトランジスタのチャネル長より長く、前記第２のオン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第２のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項４記載の抵抗型デジタル／アナログ変換器。
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