JPWO2010137095A1 - 抵抗型デジタル／アナログ変換器 - Google Patents

抵抗型デジタル／アナログ変換器 Download PDF

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Abstract

ＭＯＳトランジスタのオン抵抗値が変動することにより生じるデジタル／アナログ変換誤差を低減可能な抵抗型デジタル／アナログ変換器を提供する。そのために、スイッチ回路Ｓ１〜Ｓ2N-1を構成するスイッチ用ＭＯＳトランジスタＱ1とスイッチ用ＭＯＳトランジスタＱ1′との何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1、もしくはオン抵抗補正用ＮＭＯＳトランジスタＱ2′〜Ｑ2N-1′を並列接続している。デジタル入力信号の変化に対応して、スイッチ用ＭＯＳトランジスタＱ1とスイッチ用ＭＯＳトランジスタＱ1′のオンオフの切り替えに連動してオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1、もしくはオン抵抗補正用ＮＭＯＳトランジスタＱ2′〜Ｑ2N-1′のオンオフを切り替える。

Description

本発明は、デジタル信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器に関するものである。
従来から図２に示すようなＮビットの抵抗型デジタル／アナログ変換器が、高精度なデジタル／アナログ変換器として利用されている。
この抵抗型デジタル／アナログ変換器は、抵抗網２Ａとスイッチ回路群２Ｂとから構成され、ビット数Ｎのデジタル信号をアナログ信号に変換する。
抵抗網２Ａは同一抵抗値を有する２N−１個の抵抗Ｒ（その抵抗値も便宜上、同じ記号Ｒを使用する）から構成される。２N−１個の抵抗Ｒは、一端が共通接続され、変換後のアナログ出力信号を出力するためのアナログ出力端子Ａoutとなっている。
スイッチ回路群２Ｂは２N−１個のスイッチ回路Ｓ1〜Ｓ2N-1から構成される。各スイッチ回路Ｓ1〜Ｓ2N-1は、同一構成で、スイッチ用ＰＭＯＳトランジスタＱ1とスイッチ用ＮＭＯＳトランジスタＱ1’とが直列に接続されたＣＭＯＳインバータ回路となっている。
具体的には、スイッチ用ＰＭＯＳトランジスタＱ1のゲートおよびスイッチ用ＮＭＯＳトランジスタＱ1’のゲートは、共通接続され、デジタル信号Ｄ1〜Ｄ2N-1がそれぞれ入力される開閉制御端として使用される。スイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1のソースは変換用上位基準電位Ｖtに接続され、スイッチ用ＮＭＯＳトランジスタＱ1’のソースは変換用下位基準電位Ｖbに接続される。スイッチ用ＰＭＯＳトランジスタＱ1およびスイッチ用ＮＭＯＳトランジスタＱ1’のドレインは共通接続され、スイッチ回路Ｓ1〜Ｓ2N-1の出力端Ｘとなる。出力端Ｘは、抵抗網２Ａの抵抗値Ｒを有する抵抗Ｒの他端にそれぞれ接続される。抵抗Ｒの一端は上記したように、アナログ出力端子Ａoutとなる。
ここで、各スイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1のソースが接続されている変換用上位基準電位Ｖtと、同スイッチ用ＮＭＯＳトランジスタＱ1’のソースが接続されている変換用下位基準電位Ｖbとの電位差は、電圧として出力されるアナログ出力信号のフルスケールに対応する電圧となる。
図２に示すような構成を有する各スイッチ回路Ｓ1〜Ｓ2N-1は、それぞれのスイッチ回路の開閉制御端に入力されるデジタル信号Ｄ1〜Ｄ2N-1が論理値「１」を表すハイレベルになると、スイッチ用ＮＭＯＳトランジスタＱ1’がそれぞれ導通状態となり、変換用下位基準電位Ｖbを出力端Ｘに出力する。一方、デジタル信号Ｄ1〜Ｄ2N-1が論理値「０」を表すローレベルになると、スイッチ用ＰＭＯＳトランジスタＱ1がそれぞれ導通状態となり、変換用上位基準電位Ｖtを出力端Ｘに出力する。
任意のデジタル信号をデジタル／アナログ変換する場合は、デジタル信号を１０進数に直した値をデータ入力値ｄとおくと、デジタル信号Ｄ1〜Ｄdとして論理値「0」が入力され、それによってスイッチ回路Ｓ1〜Ｓdまでの各スイッチ用ＰＭＯＳトランジスタＱ1が導通状態となる。また、デジタル信号Ｄd+1〜Ｄ2N-1として論理値「１」が入力され、それによってスイッチ回路Ｓd+1〜Ｓ2N-1までの各スイッチ用ＮＭＯＳトランジスタＱ1’が導通状態となる。
このように、スイッチ回路Ｓ1〜Ｓ2N-1を介して変換用上位基準電位Ｖtまたは変換用下位基準電位Ｖbを抵抗網２Ａに与えることによって、次の第（１）式に示すアナログ出力信号Ａoutが、デジタル信号の入力毎に重み付けされて得られる。
Figure 2010137095
特開平１１−１２７０８０号公報
図２に示すような従来の抵抗型デジタル／アナログ変換器では、スイッチ回路Ｓ1〜Ｓ2N-1を構成するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値rp(d)とスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値rn(d)とが抵抗網２Ａを構成する抵抗Ｒに直列に接続された状態となる。オン抵抗を考慮に入れた場合のアナログ出力信号Ａoutを第（２）式に示す。
Figure 2010137095
第（２）式において、スイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値rn(d)、およびスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値rp(d)が任意のデータ入力値ｄにおいて同じ値になればアナログ出力電圧Ａoutは第（１）式で表される。
しかしながら、実際は図３に示すように、データ入力値ｄによって、オン抵抗値rn(d)、rp(d)は変動する。このオン抵抗値の変動は、データ入力値ｄによってアナログ出力端子Ａoutに現れる電圧が変化し、スイッチ回路の共通ドレイン接続点Ｘの電圧Ｖxがアナログ出力端子Ａoutの電圧の変化に追随して微小に変動することにより、起こる。
スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)のＶx依存性を第（３）式に示す。ここで、記号Ｌはゲート長、記号μnは電子移動度、記号ｃoxは単位面積当たりのゲート容量、記号Wはゲート幅、記号ＶthはＮＭＯＳトランジスタの閾値電圧を表す。
Figure 2010137095
通常、分母の第２項（Ｖｘ（ｄ）−Ｖｂ）２は、分母の第１項（Ｖｔ−Ｖｂ−Ｖｔｈ）２に対して無視できるほど小さいので、第（４）式のように近似できる。
Figure 2010137095
第（４）式より、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)は、共通ドレイン接続点Ｘの電圧Ｖx(d)に対して線形に変動する。電圧Ｖx(d)はデータ入力値ｄに対して単調増加するので、オン抵抗値rn(d)はデータ入力値ｄに対して単調増加する。
スイッチ用ＰＭＯＳトランジスタのオン抵抗値rp(d)は、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)とは逆の挙動を示すため、データ入力値ｄに対して単調減少する。これは図３に示した通りである。
上記ＭＯＳトランジスタのオン抵抗値の変動に起因するデジタル／アナログ変換誤差の例を図４に示す。図４よりＭＯＳトランジスタのオン抵抗の変動によりデジタル／アナログ変換誤差が生じることが分かる。
また、第（４）式よりＭＯＳトランジスタのオン抵抗値は、変換用上位基準電位Ｖtと変換用下位基準電位Ｖbとの関数になっている。変換用上位基準電位Ｖtと変換用下位基準電位Ｖbとはデジタル／アナログ変換器の使われる用途に応じて最適なレベルに設定する必要があるため、可変とすることが望ましい。
しかし、基準電位を変化させた際に、ＭＯＳトランジスタのオン抵抗値が変動しデジタル／アナログ変換誤差が生じる。上記の問題に関しては特許文献１で示されている通り、基準電位の変化に対して、ＭＯＳトランジスタのオン抵抗を一定に保つ手法を用いることにより解決することができる。一方、ＭＯＳトランジスタのオン抵抗値が、共通ドレイン接続点Ｘの電圧Ｖx(d)に対して変動する、つまり複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル／アナログ変換誤差の問題に関しては、デジタル／アナログ変換誤差を高精度に低減する手法が見つかっていない。
本発明の目的は、ＭＯＳトランジスタのオン抵抗値が、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル／アナログ変換誤差を低減可能な抵抗型デジタル／アナログ変換器を提供することである。
上記課題を解決するために、本発明の抵抗型デジタル／アナログ変換器は、複数ビットのデジタル入力信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器であって、同一抵抗値を有する複数の抵抗からなり、複数の抵抗の各一端が共通接続され、複数の抵抗の共通接続点から複数ビットのデジタル入力信号に対応したアナログ信号を出力する抵抗網と、複数の抵抗の各々の他端に、複数ビットのデジタル入力信号の各ビットのレベルに対応して変換用上位基準電位および変換用下位基準電位の何れかを選択的に供給する複数のスイッチ回路からなるスイッチ回路群とを備え、複数のスイッチ回路の各々は、複数の抵抗の各々の他端に一端が接続され変換用上位基準電位点に他端が接続された第１のスイッチ用ＭＯＳトランジスタと、複数の抵抗の各々の他端に一端が接続され変換用下位基準電位点に他端が接続された第２のスイッチ用ＭＯＳトランジスタとからなり、複数のスイッチ回路を構成する複数の第１のスイッチ用ＭＯＳトランジスタと複数の第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続している。
この構成によれば、複数のスイッチ回路を構成する複数の第１のスイッチ用ＭＯＳトランジスタと複数の第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続しているので、このオン抵抗補正用ＭＯＳトランジスタのオン抵抗を利用して第１および第２のスイッチ用ＭＯＳトランジスタのオン抵抗の変動を補正することができる。その結果、第１および第２のＭＯＳトランジスタのオン抵抗値が、アナログ信号の電圧変化に対して変動することにより生じるデジタル／アナログ変換誤差を低減することが可能となる。
上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第１のスイッチ用ＭＯＳトランジスタにのみ並列接続された第１の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
また、上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第２のスイッチ用ＭＯＳトランジスタにのみ並列接続された第２の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、第２のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、第２のスイッチ用ＭＯＳトランジスタとオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
さらに、上記構成の抵抗型デジタル／アナログ変換器が、オン抵抗補正用ＭＯＳトランジスタが複数の第１のスイッチ用ＭＯＳトランジスタに並列接続された第１のオン抵抗補正用ＭＯＳトランジスタと、第２のスイッチ用ＭＯＳトランジスタに並列接続された第２のオン抵抗補正用ＭＯＳトランジスタとからなる第３の抵抗型デジタル／アナログ変換器である場合には、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタと第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタと第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じて第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じて第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタと第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、第２のスイッチ用ＭＯＳトランジスタと第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル／アナログ変換誤差を十分に低減することができる。
上記第１の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタへのオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、オン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、第１のスイッチ用ＭＯＳトランジスタは第２のスイッチ用ＭＯＳトランジスタに比べフリッカノイズが小さいため、上記第１の抵抗型デジタル／アナログ変換器は、上記第２と上記第３の抵抗型デジタル／アナログ変換器に比べてデジタルアナログ変換器の出力ＳＮＲが大きくなる。
上記第２の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタへのオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、オン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、第２のスイッチ用ＭＯＳトランジスタは第１のスイッチ用ＭＯＳトランジスタに比べオン抵抗値が小さいことから、上記第１と上記第３の抵抗型デジタル／アナログ変換器に比べてサイズの小さなオン抵抗補正用ＭＯＳトランジスタを使えるため、回路面積が小さくて済む。
上記第３の抵抗型デジタル／アナログ変換器の構成においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタへの第１のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少し、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタへの第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の第２のスイッチ用ＭＯＳトランジスタまで、第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第２のスイッチ用ＭＯＳトランジスタのオン抵抗値を、比例的に減少する第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、上記第１と上記第２のオン抵抗補正用ＭＯＳトランジスタを併用するため、上記第１と上記第２の抵抗型デジタル／アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
また、上記第１の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタに並列接続されているオン抵抗補正用ＭＯＳトランジスタのうち、オンとなるオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第２の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタに並列接続されているオン抵抗補正用ＭＯＳトランジスタのうち、オンとなるオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第２のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第３の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路の各々の第１のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタに並列接続されている第１のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる第１のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタについて全て同じであり、複数のスイッチ回路の各々の第２のスイッチ用ＭＯＳトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタに並列接続されている第２のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる第２のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなる第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第２のスイッチ用ＭＯＳトランジスタとそれに並列接続されてオンとなる第２のオン抵抗補正用ＭＯＳトランジスタとの並列合成抵抗が、オンとなる第２のスイッチ用ＭＯＳトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
以上のように本発明によれば、抵抗型デジタル／アナログ変換器において、デジタル入力値に依存して第１および第２のスイッチ用ＭＯＳトランジスタのオン抵抗値が変動する場合には、第１および第２のスイッチ用ＭＯＳトランジスタのいずれか少なくとも一方に新たにオン抵抗補正用ＭＯＳトランジスタを並列接続し、第１のスイッチ用ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）と第２のスイッチ用ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のオン抵抗値が任意のデータ入力で同じ値になるように、オン抵抗補正用ＭＯＳトランジスタのオンオフを制御することによりデジタル／アナログ変換誤差を低減することができる。
図１は本発明の抵抗型デジタル／アナログ変換器の動作原理を説明するための回路図である。 図２は従来の抵抗型デジタル／アナログ変換器の構成を示す回路図である。 図３は従来の抵抗型デジタル／アナログ変換器のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図４は従来の抵抗型デジタル／アナログ変換器のデジタル／アナログ変換誤差を示す特性図である。 図５は本発明の実施例１の抵抗型デジタル／アナログ変換器の構成を示す回路図である。 図６は本発明の実施例１の回路図における各データ入力値を示すタイミング図である。 図７は本発明の実施例１のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図８は本発明の実施例１のデジタル／アナログ変換誤差を示す特性図である。
まず、上記した本発明の抵抗型デジタル／アナログ変換器の動作原理を図１を参照しながら説明する。
図１は本発明の原理説明図である。この抵抗型デジタル／アナログ変換器は、抵抗網１Ａとスイッチ回路群１Ｂと制御回路１Ｃとから構成されている。図２に示した従来の抵抗型デジタル／アナログ変換器との違いは、スイッチ回路群１Ｂと制御回路１Ｃの部分である。
制御信号に基づいてスイッチ回路Ｓ1〜Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1およびスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗を調整するために、スイッチ回路群１Ｂを構成するスイッチ回路Ｓ2〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’を新たに複数並列に接続する。具体的には、オン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’のドレイン端子をスイッチ回路Ｓ1〜Ｓ2N-1の出力端子Ｘに接続し、ソース端子を変換用下位基準電位Ｖbに接続する。
もしくは、スイッチ回路群１Ｂを構成するスイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1を新たに複数並列に接続する。具体的には、オン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1のドレイン端子をスイッチ回路Ｓ1〜Ｓ2N-1の出力端子Ｘに接続し、ソース端子を変換用上位基準電位Ｖtに接続する。
ここで、スイッチ用ＮＭＯＳトランジスタＱ1’に対してオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’を並列接続し、かつスイッチ用ＰＭＯＳトランジスタＱ1に対してオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1を並列接続する構成でもよい。
制御回路１Ｃの出力信号（制御信号）Ｃ1_2〜Ｃ1_2N-1、Ｃ2_2〜Ｃ2_2N-2、．．．、Ｃ2N-2_2が出力されてオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1のゲートへ入力される。また、制御回路1Ｃの出力信号（制御信号）Ｃ2_2’、．．．、Ｃ2 N-2_2’〜Ｃ2 N-2_2 N-2’、Ｃ2 N-1_2’〜Ｃ2 N-1_2 N-1’が出力されてオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’のゲートへ入力される。
スイッチ回路Ｓ2〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’に並列に接続される複数のオン抵抗補正用ＮＭＯＳトランジスタは上位ビットへいくにつれて並列接続するＮＭＯＳトランジスタ数を比例的に１つずつ増加させておき、上位ビットのデータを入力するにつれて導通させるＮＭＯＳトランジスタ数を比例的に１つずつ増加させている。このようにしているのは、第（４）式で示したように、スイッチ用ＮＭＯＳトランジスタのオン抵抗値はデータ入力値ｄに関して単調増加するが、ゲート幅Wに対してオン抵抗値が反比例の関係にあることを利用すると、オン抵抗のデータ入力値の依存性を緩和できるためである。つまり、データ入力値ｄに対して並列接続するオン抵抗補正用ＮＭＯＳトランジスタの数を単調増加させ、チャネル幅Wを見かけ上単調増加させることにより、スイッチ用ＮＭＯＳトランジスタのオン抵抗値rn(d)の増大を緩和させている。
一方、スイッチ用ＰＭＯＳトランジスタはスイッチ用ＮＭＯＳトランジスタとは逆の挙動を示すため、上位ビットへいくにつれて並列接続するオン抵抗補正用ＰＭＯＳトランジスタ数を比例的に１つずつ減少させておき、上位ビットのデータを入力するにつれて導通させるＰＭＯＳトランジスタ数を比例的に１つずつ減少させている。
ここで、上記の通りにデータ入力値ｄに対してＭＯＳトランジスタの開閉制御をする回路が制御回路１Ｃである。
ここで、スイッチ用ＮＭＯＳトランジスタＱ1’に並列に接続される複数のオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’のオンオフ制御動作を以下に説明する。データ入力値ｄが０のときには、スイッチ回路Ｓ1〜Ｓ2N-1のすべてのスイッチ用ＮＭＯＳトランジスタＱ1’がオンで、全てのスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ1〜Ｓ2N-1のすべてのスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’がオフとなっている。
データ入力値ｄが１のときには、スイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ2〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ2〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ2〜Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ１個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ3’〜Ｑ2N-1’がオフとなる。
つぎに、データ入力値ｄが２のときには、スイッチ回路Ｓ1、Ｓ2のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ3〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1、Ｓ2のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ3〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ3〜Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ２個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’、Ｑ3’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ4’〜Ｑ2N-1’がオフとなる。
つぎに、データ入力値ｄが３のときには、スイッチ回路Ｓ1〜Ｓ3のスイッチ用ＮＭＯＳトランジスタＱ1’がオフで、スイッチ回路Ｓ4〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオンとなっている。また、スイッチ回路Ｓ1〜Ｓ3のスイッチ用ＰＭＯＳトランジスタＱ1がオンで、スイッチ回路Ｓ4〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオフとなっている。このとき、スイッチ回路Ｓ4〜Ｓ2N-1のオンとなっているスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されたそれぞれ３個のオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ４’がオンとなり、オン抵抗補正用ＮＭＯＳトランジスタＱ5’〜Ｑ2N-1’がオフとなる。
以下、データ入力値ｄが１増加するごとに、オンとなるオン抵抗補正用ＮＭＯＳトランジスタ数が１増加することになる。
そして、データ入力値ｄが２N−１のときには、全てのスイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’がオフとなっている。また、スイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1がオンとなっている。
オン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1は、オン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’とは、逆にオンオフ動作が制御される。
すなわち、データ入力値ｄが０のときには、スイッチ回路Ｓ1〜Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1がオフとなる。
つぎに、データ入力値ｄが１のときには、スイッチ回路Ｓ1のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続された２N−２個のオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1がオンとなる。
つぎに、データ入力値ｄが２のときには、スイッチ回路Ｓ1、Ｓ2のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたそれぞれ２N−３個のオン抵抗補正用ＮＭＯＳトランジスタＱ2〜Ｑ2N−2がオンとなる。
つぎに、データ入力値ｄが３のときには、スイッチ回路Ｓ1〜Ｓ3のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されたそれぞれ２N−４個のオン抵抗補正用ＮＭＯＳトランジスタＱ2〜Ｑ2N−3がオンとなる。
以下、データ入力値ｄが１増加するごとに、オンとなるオン抵抗補正用ＰＭＯＳトランジスタ数が１減少することになる。
そして、データ入力値ｄが２N−１のときには、スイッチ回路Ｓ1〜Ｓ2N-1のオンとなっているスイッチ用ＰＭＯＳトランジスタＱ1〜Ｑ2N-1に並列接続された全てのオン抵抗補正用ＰＭＯＳトランジスタがオフとなる。
また、高精度にオン抵抗値を制御できるように、調整用に並列接続したオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1、およびオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’のゲート幅は細く、ゲート長は並列接続する以前の基本となるスイッチ用ＰＭＯＳトランジスタＱ1、およびスイッチ用ＮＭＯＳトランジスタＱ1’のゲート長に比べて長いものを使用する。一般にＭＯＳトランジスタのオン抵抗値はゲート幅が細いほど、ゲート長が長いほどオン抵抗は大きくなり、オン抵抗の大きなＭＯＳトランジスタを並列接続することによりオン抵抗の微調整が可能となる。
上記の制御方法、回路構成により、任意のデータ入力の場合で各段のスイッチ用ＮＭＯＳトランジスタとスイッチ用ＰＭＯＳトランジスタのオン抵抗値を同じにすることができ、それによってデジタル／アナログ変換誤差の低減が可能となる。
上記構成において、スイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1を並列に接続する第１の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＰＭＯＳトランジスタＱ1から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＰＭＯＳトランジスタＱ1まで、オン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1の並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値を、比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、スイッチ用ＰＭＯＳトランジスタＱ1はスイッチ用ＮＭＯＳトランジスタＱ1’に比べフリッカノイズが小さいため、上記第１の構成の抵抗型デジタル／アナログ変換器は、後述する第２と第３の構成の抵抗型デジタル／アナログ変換器に比べてデジタルアナログ変換器の出力ＳＮＲが大きくなる。
また、上記構成において、スイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’を並列に接続する第２の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ2N-1’まで、オン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値を、比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、スイッチ用ＮＭＯＳトランジスタＱ1’はスイッチ用ＰＭＯＳトランジスタＱ1に比べオン抵抗値が小さいことから、上記第１の構成と後述する第３の構成の抵抗型デジタル／アナログ変換器に比べてサイズの小さなオン抵抗補正用ＭＯＳトランジスタを使えるため、回路面積が小さくて済む。
また、上記構成において、スイッチ用ＰＭＯＳトランジスタＱ1にオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1を並列に接続し、スイッチ用ＮＭＯＳトランジスタＱ1’にオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’を並列に接続する第３の構成の抵抗型デジタル／アナログ変換器の場合には、下位ビットに対応するスイッチ回路Ｓ1のスイッチ用ＮＭＯＳトランジスタＱ1’から上位ビットに対応するスイッチ回路Ｓ2N-1のスイッチ用ＮＭＯＳトランジスタＱ1’まで、オン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗値を、比例的に減少するスイッチ用ＰＭＯＳトランジスタＱ1のオン抵抗値と同じ値にすることができ、デジタル／アナログ変換誤差を十分に低減することができる。また、上記オン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1と上記第２のオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’ とを併用するため、上記第１と上記第２の構成の抵抗型デジタル／アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
また、上記第１の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1〜Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されているオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1のうち、オンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1の個数が、オンとなる第１のスイッチ用ＭＯＳトランジスタＱ1について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第１のスイッチ用ＭＯＳトランジスタＱ1とそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタＱ2〜Ｑ2N-1との並列合成抵抗が、オンとなる第１のスイッチ用ＭＯＳトランジスタＱ1のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第２の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1〜Ｓ2N-1の各々のスイッチ用ＮＭＯＳトランジスタＱ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されているオン抵抗補正用ＭＯＳトランジスタＱ2’〜Ｑ2N-1’のうち、オンとなるオン抵抗補正用ＭＯＳトランジスタＱ2’〜Ｑ2N-1’の個数が、オンとなる第２のスイッチ用ＭＯＳトランジスタＱ1’について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’とそれに並列接続されてオンとなるオン抵抗補正用ＭＯＳトランジスタＱ2’〜Ｑ2N-1’との並列合成抵抗が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第３の構成の抵抗型デジタル／アナログ変換器においては、複数のスイッチ回路Ｓ1〜Ｓ2N-1の各々のスイッチ用ＰＭＯＳトランジスタＱ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1に並列接続されているオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1のうち、オンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1の個数が、オンとなるスイッチ用ＰＭＯＳトランジスタＱ1について全て同じである。また、複数のスイッチ回路Ｓ1〜Ｓ2N-1の各々のスイッチ用ＮＭＯＳトランジスタＱ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’に並列接続されているオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’のうち、オンとなるオン抵抗補正用ＮＭＯＳトランジスタの個数が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＰＭＯＳトランジスタＱ1とそれに並列接続されてオンとなるオン抵抗補正用ＰＭＯＳトランジスタＱ2〜Ｑ2N-1との並列合成抵抗が、オンとなるスイッチ用ＰＭＯＳトランジスタＱ1のすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用ＮＭＯＳトランジスタＱ1’とそれに並列接続されてオンとなるオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ2N-1’との並列合成抵抗が、オンとなるスイッチ用ＮＭＯＳトランジスタＱ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
以下、本発明の実施例を、図面を参照しながら説明する。
図５は、本発明の実施例１の抵抗型デジタル／アナログ変換器の回路図を示している。この実施例１は、スイッチ用ＮＭＯＳトランジスタのみに関してオン抵抗を調整した４ビットの抵抗型デジタル／アナログ変換器を示すものであり、抵抗網５Ａとスイッチ回路群５Ｂと制御回路５Ｃとから構成される。
抵抗網５Ａは２4−１個の同一抵抗値の抵抗Ｒ（その抵抗値も便宜上Ｒと記す）から構成されている。２4−１個の抵抗Ｒの一端は共通接続されてアナログ出力端子Ａoutに接続されている。
スイッチ回路群５Ｂはスイッチ用ＰＭＯＳトランジスタＱ1とスイッチ用ＮＭＯＳトランジスタＱ1’からなる２4−１個のスイッチ回路Ｓ1〜Ｓ15と、スイッチ用ＮＭＯＳトランジスタＱ1’のオン抵抗を調整するためにスイッチ回路Ｓ2〜Ｓ15のスイッチ用ＮＭＯＳトランジスタＱ1’に複数並列に接続したオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ15’から構成される。
調整用に付加したオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ15’は、スイッチ回路Ｓ2に１つのオン抵抗補正用ＮＭＯＳトランジスタＱ2’、スイッチ回路Ｓ3には２つのオン抵抗補正用ＮＭＯＳトランジスタＱ2’とＱ3’が接続され、後段になるほど接続数を一つずつ増やしている。また各スイッチ回路の出力Ｘには抵抗網５Ａを構成する同一抵抗値の２4−１個の抵抗Ｒの他端が接続され、抵抗Ｒの一端は上記したようにアナログ出力端子Ａoutとなる。
制御回路５Ｃはオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ15’の開閉制御を行う回路であり、それぞれのオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ15’のゲートにＥＸＯＲ（排他的論理和）回路ＥＸ2−2〜ＥＸ15−15の出力、すなわち、出力信号Ｃ2_2’〜Ｃ15_15’を入力する。ＥＸＯＲ回路の入力を一般化して説明する。ａ段目のスイッチ回路Ｓaにおいて、ｂ個目のオン抵抗補正用ＮＭＯＳトランジスタＱb’のゲート入力Ｃa_b’を出力とするＥＸＯＲ回路の入力は、デジタル入力信号Ｄaと、Ｄb-1である。
図６は、入力ビットをランプ関数的に増加させた場合のデジタル入力信号Ｄ1〜Ｄ15と、制御回路５Ｃの出力信号Ｃ2_2’〜Ｃ15_15’とを図示しており、制御回路５Ｃの出力信号Ｃ2_2’〜Ｃ15_15’がハイの状態になると調整用に並列接続したオン抵抗補正用ＮＭＯＳトランジスタＱ2’〜Ｑ15’が導通状態になる。
上記のオン抵抗補正用ＮＭＯＳトランジスタは、オフとなっているスイッチ用ＭＯＳトランジスタが１個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１４個のとき（「０００１」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各１個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。また、オフとなっているスイッチ用ＭＯＳトランジスタが２個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１３個のとき（「００１０」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各２個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。また、オフとなっているスイッチ用ＭＯＳトランジスタが３個で、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１２個のとき（「００１１」時）は、そのオンとなっているスイッチ用ＮＭＯＳトランジスタに並列接続された各３個のオン抵抗補正用ＮＭＯＳトランジスタがオンとなる。以下、オンとなっているスイッチ用ＮＭＯＳトランジスタの個数が１ずつ減少するにつれて、オンとなっているスイッチ用ＮＭＯＳトランジスタにおいて、オンとなるオン抵抗補正用ＮＭＯＳトランジスタの個数が１ずつ増加していく。
図７は、図５のデジタル／アナログ変換器において、図６に示したデジタル信号を入力した際のＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗値の変化の様子を表している。曲線Ａは調整前のＮＭＯＳトランジスタのオン抵抗値の変化を、曲線Ｂは本発明による調整後のＮＭＯＳトランジスタのオン抵抗値の変化を表しており、曲線ＣはＰＭＯＳトランジスタのオン抵抗値の変化を表している。曲線Ａ、Ｂに示すとおりに、ＮＭＯＳトランジスタのオン抵抗値の増大が抑えられているのが分かる。また、曲線Ｂ、Ｃに示すとおりにＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗値が任意のデータ入力でほぼ一致している。
図８はデジタル／アナログ変換誤差を表している。図５のデジタル／アナログ変換器において図６に示したデジタル信号を入力した際の変換誤差を実線で、調整を行う以前の変換誤差を鎖線で表している。図８に示す通り、デジタル／アナログ変換誤差が低減されていることが分かる。
ここで、複数のビットのデジタル入力信号の値に応じて変化するオン抵抗をどのようにして補正するかということについて、第（４）式をもとに説明する。ＭＯＳトランジスタのオン抵抗はスイッチ回路(インバータ)の出力電圧Ｖｘ（ｄ）に対して比例的に変化する。また、電圧Ｖｘ（ｄ）はデータ入力値ｄに対してほぼ比例的に変化する。したがってＭＯＳトランジスタのオン抵抗値はデータ入力値ｄに対して比例的に変化する。
またＭＯＳトランジスタのオン抵抗値はゲート幅Wに対して反比例で変化する。これらのことから、ゲート幅Wを線形に変化させることにより、ＭＯＳトランジスタのオン抵抗値を線形に制御することが可能となる。
したがって、図５の実施例では、ＮＭＯＳトランジスタのゲート幅をデータ入力値ｄに対して、見かけ上順次比例的に増加させることにより、データ入力値ｄに対して比例的に増加するＮＭＯＳトランジスタのオン抵抗を、比例的に減少するＰＭＯＳトランジスタのオン抵抗と一致させる。
この実施例による効果は、動作原理説明のときに説明したとおりである。
本発明にかかる抵抗型デジタル／アナログ変換器は、スイッチ用ＭＯＳトランジスタのオン抵抗の変動に伴うデジタル／アナログ変換誤差を低減できるという効果を有し、デジタル信号をアナログ信号に変換する必要がある電気機器に有用である。
１Ａ 抵抗網
１Ｂ スイッチ回路群
１Ｃ 制御回路
５Ａ 抵抗網
５Ｂ スイッチ回路群
５Ｃ 制御回路
Ｑ１ スイッチ用ＰＭＯＳトランジスタ
Ｑ１’ スイッチ用ＮＭＯＳトランジスタ
Ｑ２〜Ｑ2N-1 オン抵抗補正用ＰＭＯＳトランジスタ
Ｑ２’〜Ｑ2N-1’ オン抵抗補正用ＮＭＯＳトランジスタ
本発明は、デジタル信号をアナログ信号に変換する抵抗型デジタル/アナログ変換器に関するものである。
従来から図２に示すようなNビットの抵抗型デジタル/アナログ変換器が、高精度なデジタル/アナログ変換器として利用されている。
この抵抗型デジタル/アナログ変換器は、抵抗網2Aとスイッチ回路群2Bとから構成され、ビット数Nのデジタル信号をアナログ信号に変換する。
抵抗網2Aは同一抵抗値を有する2N-1個の抵抗R(その抵抗値も便宜上、同じ記号Rを使用する)から構成される。2N-1個の抵抗Rは、一端が共通接続され、変換後のアナログ出力信号を出力するためのアナログ出力端子Aoutとなっている。
スイッチ回路群2Bは2N-1個のスイッチ回路S1〜S2N-1から構成される。各スイッチ回路S1〜S2N-1は、同一構成で、スイッチ用PMOSトランジスタQ1とスイッチ用NMOSトランジスタQ1’とが直列に接続されたCMOSインバータ回路となっている。
具体的には、スイッチ用PMOSトランジスタQ1のゲートおよびスイッチ用NMOSトランジスタQ1’のゲートは、共通接続され、デジタル信号D1〜D2N-1がそれぞれ入力される開閉制御端として使用される。スイッチ回路S1〜S2N-1のスイッチ用PMOSトランジスタQ1のソースは変換用上位基準電位Vtに接続され、スイッチ用NMOSトランジスタQ1’のソースは変換用下位基準電位Vbに接続される。スイッチ用PMOSトランジスタQ1およびスイッチ用NMOSトランジスタQ1’のドレインは共通接続され、スイッチ回路S1〜S2N-1の出力端Xとなる。出力端Xは、抵抗網2Aの抵抗値Rを有する抵抗Rの他端にそれぞれ接続される。抵抗Rの一端は上記したように、アナログ出力端子Aoutとなる。
ここで、各スイッチ回路S1〜S2N-1のスイッチ用PMOSトランジスタQ1のソースが接続されている変換用上位基準電位Vtと、同スイッチ用NMOSトランジスタQ1’のソースが接続されている変換用下位基準電位Vbとの電位差は、電圧として出力されるアナログ出力信号のフルスケールに対応する電圧となる。
図2に示すような構成を有する各スイッチ回路S1〜S2N-1は、それぞれのスイッチ回路の開閉制御端に入力されるデジタル信号D1〜D2N-1が論理値「1」を表すハイレベルになると、スイッチ用NMOSトランジスタQ1’がそれぞれ導通状態となり、変換用下位基準電位Vbを出力端Xに出力する。一方、デジタル信号D1〜D2N-1が論理値「0」を表すローレベルになると、スイッチ用PMOSトランジスタQ1がそれぞれ導通状態となり、変換用上位基準電位Vtを出力端Xに出力する。
任意のデジタル信号をデジタル/アナログ変換する場合は、デジタル信号を10進数に直した値をデータ入力値dとおくと、デジタル信号D1〜Ddとして論理値「0」が入力され、それによってスイッチ回路S1〜Sdまでの各スイッチ用PMOSトランジスタQ1が導通状態となる。また、デジタル信号Dd+1〜D2N-1として論理値「1」が入力され、それによってスイッチ回路Sd+1〜S2N-1までの各スイッチ用NMOSトランジスタQ1’が導通状態となる。
このように、スイッチ回路S1〜S2N-1を介して変換用上位基準電位Vtまたは変換用下位基準電位Vbを抵抗網2Aに与えることによって、次の第(1)式に示すアナログ出力信号Aoutが、デジタル信号の入力毎に重み付けされて得られる。
Figure 2010137095
特開平１１−１２７０８０号公報
図2に示すような従来の抵抗型デジタル/アナログ変換器では、スイッチ回路S1〜S2N-1を構成するスイッチ用PMOSトランジスタQ1のオン抵抗値rp(d)とスイッチ用NMOSトランジスタQ1’のオン抵抗値rn(d)とが抵抗網2Aを構成する抵抗Rに直列に接続された状態となる。オン抵抗を考慮に入れた場合のアナログ出力信号Aoutを第(2)式に示す。
Figure 2010137095
 第(2)式において、スイッチ用NMOSトランジスタQ1’のオン抵抗値rn(d)、およびスイッチ用PMOSトランジスタQ1のオン抵抗値rp(d)が任意のデータ入力値dにおいて同じ値になればアナログ出力電圧Aoutは第(1)式で表される。
しかしながら、実際は図3に示すように、データ入力値dによって、オン抵抗値rn(d)、rp(d)は変動する。このオン抵抗値の変動は、データ入力値dによってアナログ出力端子Aoutに現れる電圧が変化し、スイッチ回路の共通ドレイン接続点Xの電圧Vxがアナログ出力端子Aoutの電圧の変化に追随して微小に変動することにより、起こる。
スイッチ用NMOSトランジスタのオン抵抗値rn(d)のVx依存性を第(3)式に示す。ここで、記号Lはゲート長、記号μnは電子移動度、記号coxは単位面積当たりのゲート容量、記号Wはゲート幅、記号VthはNMOSトランジスタの閾値電圧を表す。
Figure 2010137095
 通常、分母の第2項(Vx(d)-Vb)2は、分母の第1項(Vt-Vb-Vth)2に対して無視できるほど小さいので、第(4)式のように近似できる。
Figure 2010137095
 第(4)式より、スイッチ用NMOSトランジスタのオン抵抗値rn(d)は、共通ドレイン接続点Xの電圧Vx(d)に対して線形に変動する。電圧Vx(d)はデータ入力値dに対して単調増加するので、オン抵抗値rn(d)はデータ入力値dに対して単調増加する。
スイッチ用PMOSトランジスタのオン抵抗値rp(d)は、スイッチ用NMOSトランジスタのオン抵抗値rn(d)とは逆の挙動を示すため、データ入力値dに対して単調減少する。これは図3に示した通りである。
上記MOSトランジスタのオン抵抗値の変動に起因するデジタル/アナログ変換誤差の例を図4に示す。図4よりMOSトランジスタのオン抵抗の変動によりデジタル/アナログ変換誤差が生じることが分かる。
また、第(4)式よりMOSトランジスタのオン抵抗値は、変換用上位基準電位Vtと変換用下位基準電位Vbとの関数になっている。変換用上位基準電位Vtと変換用下位基準電位Vbとはデジタル/アナログ変換器の使われる用途に応じて最適なレベルに設定する必要があるため、可変とすることが望ましい。
しかし、基準電位を変化させた際に、MOSトランジスタのオン抵抗値が変動しデジタル/アナログ変換誤差が生じる。上記の問題に関しては特許文献1で示されている通り、基準電位の変化に対して、MOSトランジスタのオン抵抗を一定に保つ手法を用いることにより解決することができる。一方、MOSトランジスタのオン抵抗値が、共通ドレイン接続点Xの電圧Vx(d)に対して変動する、つまり複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル/アナログ変換誤差の問題に関しては、デジタル/アナログ変換誤差を高精度に低減する手法が見つかっていない。
本発明の目的は、MOSトランジスタのオン抵抗値が、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変動することにより生じるデジタル/アナログ変換誤差を低減可能な抵抗型デジタル/アナログ変換器を提供することである。
上記課題を解決するために、本発明の抵抗型デジタル/アナログ変換器は、複数ビットのデジタル入力信号をアナログ信号に変換する抵抗型デジタル/アナログ変換器であって、同一抵抗値を有する複数の抵抗からなり、複数の抵抗の各一端が共通接続され、複数の抵抗の共通接続点から複数ビットのデジタル入力信号に対応したアナログ信号を出力する抵抗網と、複数の抵抗の各々の他端に、複数ビットのデジタル入力信号の各ビットのレベルに対応して変換用上位基準電位および変換用下位基準電位の何れかを選択的に供給する複数のスイッチ回路からなるスイッチ回路群とを備え、複数のスイッチ回路の各々は、複数の抵抗の各々の他端に一端が接続され変換用上位基準電位点に他端が接続された第1のスイッチ用MOSトランジスタと、複数の抵抗の各々の他端に一端が接続され変換用下位基準電位点に他端が接続された第2のスイッチ用MOSトランジスタとからなり、複数のスイッチ回路を構成する複数の第1のスイッチ用MOSトランジスタと複数の第2のスイッチ用MOSトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用MOSトランジスタを並列接続している。
この構成によれば、複数のスイッチ回路を構成する複数の第1のスイッチ用MOSトランジスタと複数の第2のスイッチ用MOSトランジスタとの何れか少なくとも一方に、複数ビットのデジタル入力信号の変化に伴うアナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用MOSトランジスタを並列接続しているので、このオン抵抗補正用MOSトランジスタのオン抵抗を利用して第1および第2のスイッチ用MOSトランジスタのオン抵抗の変動を補正することができる。その結果、第1および第2のMOSトランジスタのオン抵抗値が、アナログ信号の電圧変化に対して変動することにより生じるデジタル/アナログ変換誤差を低減することが可能となる。
上記構成の抵抗型デジタル/アナログ変換器が、オン抵抗補正用MOSトランジスタが複数の第1のスイッチ用MOSトランジスタにのみ並列接続された第1の抵抗型デジタル/アナログ変換器である場合には、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタとオン抵抗補正用MOSトランジスタとの並列合成オン抵抗値と、第2のスイッチ用MOSトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用MOSトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用MOSトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタとオン抵抗補正用MOSトランジスタとの並列合成オン抵抗値と、第2のスイッチ用MOSトランジスタのオン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル/アナログ変換誤差を十分に低減することができる。
また、上記構成の抵抗型デジタル/アナログ変換器が、オン抵抗補正用MOSトランジスタが複数の第2のスイッチ用MOSトランジスタにのみ並列接続された第2の抵抗型デジタル/アナログ変換器である場合には、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタのオン抵抗値と、第2のスイッチ用MOSトランジスタとオン抵抗補正用MOSトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用MOSトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じてオン抵抗補正用MOSトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタのオン抵抗値と、第2のスイッチ用MOSトランジスタとオン抵抗補正用MOSトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル/アナログ変換誤差を十分に低減することができる。
さらに、上記構成の抵抗型デジタル/アナログ変換器が、オン抵抗補正用MOSトランジスタが複数の第1のスイッチ用MOSトランジスタに並列接続された第1のオン抵抗補正用MOSトランジスタと、第2のスイッチ用MOSトランジスタに並列接続された第2のオン抵抗補正用MOSトランジスタとからなる第3の抵抗型デジタル/アナログ変換器である場合には、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタと第1のオン抵抗補正用MOSトランジスタとの並列合成オン抵抗値と、第2のスイッチ用MOSトランジスタと第2のオン抵抗補正用MOSトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、複数のビットのデジタル入力信号の値に応じて第1および第2のオン抵抗補正用MOSトランジスタのオンオフを制御することが好ましい。
この構成によれば、複数のビットのデジタル入力信号の値に応じて第1および第2のオン抵抗補正用MOSトランジスタのオンオフを制御するので、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタと第1のオン抵抗補正用MOSトランジスタとの並列合成オン抵抗値と、第2のスイッチ用MOSトランジスタと第2のオン抵抗補正用MOSトランジスタのとの並列合成オン抵抗値とが、複数ビットのデジタル入力信号が任意のデータの場合に同じ値とすることができ、デジタル/アナログ変換誤差を十分に低減することができる。
上記第1の抵抗型デジタル/アナログ変換器の構成においては、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタへのオン抵抗補正用MOSトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタまで、順次比例的に減少していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタまで、オン抵抗補正用MOSトランジスタの並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少する第1のスイッチ用MOSトランジスタのオン抵抗値を、比例的に増加する第2のスイッチ用MOSトランジスタのオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、第1のスイッチ用MOSトランジスタは第2のスイッチ用MOSトランジスタに比べフリッカノイズが小さいため、上記第1の抵抗型デジタル/アナログ変換器は、上記第2と上記第3の抵抗型デジタル/アナログ変換器に比べてデジタルアナログ変換器の出力SNRが大きくなる。
上記第2の抵抗型デジタル/アナログ変換器の構成においては、複数のスイッチ回路の各々の第2のスイッチ用MOSトランジスタへのオン抵抗補正用MOSトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタまで、順次比例的に増加していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタまで、オン抵抗補正用MOSトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第2のスイッチ用MOSトランジスタのオン抵抗値を、比例的に減少する第1のスイッチ用MOSトランジスタのオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、第2のスイッチ用MOSトランジスタは第1のスイッチ用MOSトランジスタに比べオン抵抗値が小さいことから、上記第1と上記第3の抵抗型デジタル/アナログ変換器に比べてサイズの小さなオン抵抗補正用MOSトランジスタを使えるため、回路面積が小さくて済む。
上記第3の抵抗型デジタル/アナログ変換器の構成においては、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタへの第1のオン抵抗補正用MOSトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第1のスイッチ用MOSトランジスタまで、順次比例的に減少し、複数のスイッチ回路の各々の第2のスイッチ用MOSトランジスタへの第2のオン抵抗補正用MOSトランジスタの並列接続個数は、複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタまで、順次比例的に増加していることが好ましい。
この構成によれば、下位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタから上位ビットに対応するスイッチ回路の第2のスイッチ用MOSトランジスタまで、第2のオン抵抗補正用MOSトランジスタの並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加する第2のスイッチ用MOSトランジスタのオン抵抗値を、比例的に減少する第1のスイッチ用MOSトランジスタのオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、上記第1と上記第2のオン抵抗補正用MOSトランジスタを併用するため、上記第1と上記第2の抵抗型デジタル/アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
また、上記第1の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第1のスイッチ用MOSトランジスタに並列接続されているオン抵抗補正用MOSトランジスタのうち、オンとなるオン抵抗補正用MOSトランジスタの個数が、オンとなる第1のスイッチ用MOSトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第1のスイッチ用MOSトランジスタとそれに並列接続されてオンとなるオン抵抗補正用MOSトランジスタとの並列合成抵抗が、オンとなる第1のスイッチ用MOSトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第2の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路の各々の第2のスイッチ用MOSトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第2のスイッチ用MOSトランジスタに並列接続されているオン抵抗補正用MOSトランジスタのうち、オンとなるオン抵抗補正用MOSトランジスタの個数が、オンとなる第2のスイッチ用MOSトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第2のスイッチ用MOSトランジスタとそれに並列接続されてオンとなるオン抵抗補正用MOSトランジスタとの並列合成抵抗が、オンとなる第2のスイッチ用MOSトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第3の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路の各々の第1のスイッチ用MOSトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第1のスイッチ用MOSトランジスタに並列接続されている第1のオン抵抗補正用MOSトランジスタのうち、オンとなる第1のオン抵抗補正用MOSトランジスタの個数が、オンとなる第1のスイッチ用MOSトランジスタについて全て同じであり、複数のスイッチ回路の各々の第2のスイッチ用MOSトランジスタのうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第2のスイッチ用MOSトランジスタに並列接続されている第2のオン抵抗補正用MOSトランジスタのうち、オンとなる第2のオン抵抗補正用MOSトランジスタの個数が、オンとなる第2のスイッチ用MOSトランジスタについて全て同じであることが好ましい。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第1のスイッチ用MOSトランジスタとそれに並列接続されてオンとなる第1のオン抵抗補正用MOSトランジスタとの並列合成抵抗が、オンとなる第1のスイッチ用MOSトランジスタのすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第2のスイッチ用MOSトランジスタとそれに並列接続されてオンとなる第2のオン抵抗補正用MOSトランジスタとの並列合成抵抗が、オンとなる第2のスイッチ用MOSトランジスタのすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
以上のように本発明によれば、抵抗型デジタル/アナログ変換器において、デジタル入力値に依存して第1および第2のスイッチ用MOSトランジスタのオン抵抗値が変動する場合には、第1および第2のスイッチ用MOSトランジスタのいずれか少なくとも一方に新たにオン抵抗補正用MOSトランジスタを並列接続し、第1のスイッチ用MOSトランジスタ(PMOSトランジスタ)と第2のスイッチ用MOSトランジスタ(NMOSトランジスタ)のオン抵抗値が任意のデータ入力で同じ値になるように、オン抵抗補正用MOSトランジスタのオンオフを制御することによりデジタル/アナログ変換誤差を低減することができる。
図1は本発明の抵抗型デジタル/アナログ変換器の動作原理を説明するための回路図である。 図2は従来の抵抗型デジタル/アナログ変換器の構成を示す回路図である。 図3は従来の抵抗型デジタル/アナログ変換器のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図4は従来の抵抗型デジタル/アナログ変換器のデジタル/アナログ変換誤差を示す特性図である。 図5は本発明の実施例1の抵抗型デジタル/アナログ変換器の構成を示す回路図である。 図6は本発明の実施例1の回路図における各データ入力値を示すタイミング図である。 図7は本発明の実施例1のスイッチ回路のオン抵抗値の変動の様子を示す特性図である。 図8は本発明の実施例1のデジタル/アナログ変換誤差を示す特性図である。
まず、上記した本発明の抵抗型デジタル/アナログ変換器の動作原理を図1を参照しながら説明する。
図1は本発明の原理説明図である。この抵抗型デジタル/アナログ変換器は、抵抗網1Aとスイッチ回路群1Bと制御回路1Cとから構成されている。図2に示した従来の抵抗型デジタル/アナログ変換器との違いは、スイッチ回路群1Bと制御回路1Cの部分である。
制御信号に基づいてスイッチ回路S1〜S2N-1の各々のスイッチ用PMOSトランジスタQ1およびスイッチ用NMOSトランジスタQ1’のオン抵抗を調整するために、スイッチ回路群1Bを構成するスイッチ回路S2〜S2N-1のスイッチ用NMOSトランジスタQ1’にオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’を新たに複数並列に接続する。具体的には、オン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’のドレイン端子をスイッチ回路S1〜S2N-1の出力端子Xに接続し、ソース端子を変換用下位基準電位Vbに接続する。
もしくは、スイッチ回路群1Bを構成するスイッチ回路S1〜S2N-1のスイッチ用PMOSトランジスタQ1にオン抵抗補正用PMOSトランジスタQ2〜Q2N-1を新たに複数並列に接続する。具体的には、オン抵抗補正用PMOSトランジスタQ2〜Q2N-1のドレイン端子をスイッチ回路S1〜S2N-1の出力端子Xに接続し、ソース端子を変換用上位基準電位Vtに接続する。
ここで、スイッチ用NMOSトランジスタQ1’に対してオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’を並列接続し、かつスイッチ用PMOSトランジスタQ1に対してオン抵抗補正用PMOSトランジスタQ2〜Q2N-1を並列接続する構成でもよい。
制御回路1Cの出力信号(制御信号)C1_2〜C1_2N-1、C2_2〜C2_2N-2、...、C2N-2_2が出力されてオン抵抗補正用PMOSトランジスタQ2〜Q2N-1のゲートへ入力される。また、制御回路1Cの出力信号(制御信号)C2_2’、...、C2N-2_2’〜C2N-2_2N-2’、C2N-1_2’〜C2N-1_2N-1’が出力されてオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’のゲートへ入力される。
スイッチ回路S2〜S2N-1のスイッチ用NMOSトランジスタQ1’に並列に接続される複数のオン抵抗補正用NMOSトランジスタは上位ビットへいくにつれて並列接続するNMOSトランジスタ数を比例的に1つずつ増加させておき、上位ビットのデータを入力するにつれて導通させるNMOSトランジスタ数を比例的に1つずつ増加させている。このようにしているのは、第(4)式で示したように、スイッチ用NMOSトランジスタのオン抵抗値はデータ入力値dに関して単調増加するが、ゲート幅Wに対してオン抵抗値が反比例の関係にあることを利用すると、オン抵抗のデータ入力値の依存性を緩和できるためである。つまり、データ入力値dに対して並列接続するオン抵抗補正用NMOSトランジスタの数を単調増加させ、チャネル幅Wを見かけ上単調増加させることにより、スイッチ用NMOSトランジスタのオン抵抗値rn(d)の増大を緩和させている。
一方、スイッチ用PMOSトランジスタはスイッチ用NMOSトランジスタとは逆の挙動を示すため、上位ビットへいくにつれて並列接続するオン抵抗補正用PMOSトランジスタ数を比例的に1つずつ減少させておき、上位ビットのデータを入力するにつれて導通させるPMOSトランジスタ数を比例的に1つずつ減少させている。
ここで、上記の通りにデータ入力値dに対してMOSトランジスタの開閉制御をする回路が制御回路1Cである。
ここで、スイッチ用NMOSトランジスタQ1’に並列に接続される複数のオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’のオンオフ制御動作を以下に説明する。データ入力値dが0のときには、スイッチ回路S1〜S2N-1のすべてのスイッチ用NMOSトランジスタQ1’がオンで、全てのスイッチ用PMOSトランジスタQ1がオフとなっている。このとき、スイッチ回路S1〜S2N-1のすべてのスイッチ用NMOSトランジスタQ1’に並列接続されたオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’がオフとなっている。
データ入力値dが1のときには、スイッチ回路S1のスイッチ用NMOSトランジスタQ1’がオフで、スイッチ回路S2〜S2N-1のスイッチ用NMOSトランジスタQ1’がオンとなっている。また、スイッチ回路S1のスイッチ用PMOSトランジスタQ1がオンで、スイッチ回路S2〜S2N-1のスイッチ用PMOSトランジスタQ1がオフとなっている。このとき、スイッチ回路S2〜S2N-1のオンとなっているスイッチ用NMOSトランジスタQ1’に並列接続されたそれぞれ1個のオン抵抗補正用NMOSトランジスタQ2’がオンとなり、オン抵抗補正用NMOSトランジスタQ3’〜Q2N-1’がオフとなる。
つぎに、データ入力値dが2のときには、スイッチ回路S1、S2のスイッチ用NMOSトランジスタQ1’がオフで、スイッチ回路S3〜S2N-1のスイッチ用NMOSトランジスタQ1’がオンとなっている。また、スイッチ回路S1、S2のスイッチ用PMOSトランジスタQ1がオンで、スイッチ回路S3〜S2N-1のスイッチ用PMOSトランジスタQ1がオフとなっている。このとき、スイッチ回路S3〜S2N-1のオンとなっているスイッチ用NMOSトランジスタQ1’に並列接続されたそれぞれ2個のオン抵抗補正用NMOSトランジスタQ2’、Q3’がオンとなり、オン抵抗補正用NMOSトランジスタQ4’〜Q2N-1’がオフとなる。
つぎに、データ入力値dが3のときには、スイッチ回路S1〜S3のスイッチ用NMOSトランジスタQ1’がオフで、スイッチ回路S4〜S2N-1のスイッチ用NMOSトランジスタQ1’がオンとなっている。また、スイッチ回路S1〜S3のスイッチ用PMOSトランジスタQ1がオンで、スイッチ回路S4〜S2N-1のスイッチ用PMOSトランジスタQ1がオフとなっている。このとき、スイッチ回路S4〜S2N-1のオンとなっているスイッチ用NMOSトランジスタQ1’に並列接続されたそれぞれ3個のオン抵抗補正用NMOSトランジスタQ2’〜Q4’がオンとなり、オン抵抗補正用NMOSトランジスタQ5’〜Q2N-1’がオフとなる。
以下、データ入力値dが1増加するごとに、オンとなるオン抵抗補正用NMOSトランジスタ数が1増加することになる。
そして、データ入力値dが2N-1のときには、全てのスイッチ回路S1〜S2N-1のスイッチ用NMOSトランジスタQ1’がオフとなっている。また、スイッチ回路S1〜S2N-1のスイッチ用PMOSトランジスタQ1がオンとなっている。
オン抵抗補正用PMOSトランジスタQ2〜Q2N-1は、オン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’とは、逆にオンオフ動作が制御される。
すなわち、データ入力値dが0のときには、スイッチ回路S1〜S2N-1のスイッチ用PMOSトランジスタQ1に並列接続されたオン抵抗補正用PMOSトランジスタQ2〜Q2N-1がオフとなる。
つぎに、データ入力値dが1のときには、スイッチ回路S1のオンとなっているスイッチ用PMOSトランジスタQ1に並列接続された2N-2個のオン抵抗補正用PMOSトランジスタQ2〜Q2N-1がオンとなる。
つぎに、データ入力値dが2のときには、スイッチ回路S1、S2のオンとなっているスイッチ用PMOSトランジスタQ1に並列接続されたそれぞれ2N-3個のオン抵抗補正用NMOSトランジスタQ2〜Q2N-2がオンとなる。
つぎに、データ入力値dが3のときには、スイッチ回路S1〜S3のオンとなっているスイッチ用PMOSトランジスタQ1に並列接続されたそれぞれ2N-4個のオン抵抗補正用NMOSトランジスタQ2〜Q2N-3がオンとなる。
以下、データ入力値dが1増加するごとに、オンとなるオン抵抗補正用PMOSトランジスタ数が1減少することになる。
そして、データ入力値dが2N-1のときには、スイッチ回路S1〜S2N-1のオンとなっているスイッチ用PMOSトランジスタQ1〜Q2N-1に並列接続された全てのオン抵抗補正用PMOSトランジスタがオフとなる。
また、高精度にオン抵抗値を制御できるように、調整用に並列接続したオン抵抗補正用PMOSトランジスタQ2〜Q2N-1、およびオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’のゲート幅は細く、ゲート長は並列接続する以前の基本となるスイッチ用PMOSトランジスタQ1、およびスイッチ用NMOSトランジスタQ1’のゲート長に比べて長いものを使用する。一般にMOSトランジスタのオン抵抗値はゲート幅が細いほど、ゲート長が長いほどオン抵抗は大きくなり、オン抵抗の大きなMOSトランジスタを並列接続することによりオン抵抗の微調整が可能となる。
上記の制御方法、回路構成により、任意のデータ入力の場合で各段のスイッチ用NMOSトランジスタとスイッチ用PMOSトランジスタのオン抵抗値を同じにすることができ、それによってデジタル/アナログ変換誤差の低減が可能となる。
上記構成において、スイッチ用PMOSトランジスタQ1にオン抵抗補正用PMOSトランジスタQ2〜Q2N-1を並列に接続する第1の構成の抵抗型デジタル/アナログ変換器の場合には、下位ビットに対応するスイッチ回路S1のスイッチ用PMOSトランジスタQ1から上位ビットに対応するスイッチ回路S2N-1のスイッチ用PMOSトランジスタQ1まで、オン抵抗補正用PMOSトランジスタQ2〜Q2N-1の並列接続個数を順次比例的に減少させることにより、データ入力値に応じて比例的に減少するスイッチ用PMOSトランジスタQ1のオン抵抗値を、比例的に増加するスイッチ用NMOSトランジスタQ1’のオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、スイッチ用PMOSトランジスタQ1はスイッチ用NMOSトランジスタQ1’に比べフリッカノイズが小さいため、上記第1の構成の抵抗型デジタル/アナログ変換器は、後述する第2と第3の構成の抵抗型デジタル/アナログ変換器に比べてデジタルアナログ変換器の出力SNRが大きくなる。
また、上記構成において、スイッチ用NMOSトランジスタQ1’にオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’を並列に接続する第2の構成の抵抗型デジタル/アナログ変換器の場合には、下位ビットに対応するスイッチ回路S1のスイッチ用NMOSトランジスタQ1’から上位ビットに対応するスイッチ回路S2N-1のスイッチ用NMOSトランジスタQ2N-1’まで、オン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用NMOSトランジスタQ1’のオン抵抗値を、比例的に減少するスイッチ用PMOSトランジスタQ1のオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、スイッチ用NMOSトランジスタQ1’はスイッチ用PMOSトランジスタQ1に比べオン抵抗値が小さいことから、上記第1の構成と後述する第3の構成の抵抗型デジタル/アナログ変換器に比べてサイズの小さなオン抵抗補正用MOSトランジスタを使えるため、回路面積が小さくて済む。
また、上記構成において、スイッチ用PMOSトランジスタQ1にオン抵抗補正用PMOSトランジスタQ2〜Q2N-1を並列に接続し、スイッチ用NMOSトランジスタQ1’にオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’を並列に接続する第3の構成の抵抗型デジタル/アナログ変換器の場合には、下位ビットに対応するスイッチ回路S1のスイッチ用NMOSトランジスタQ1’から上位ビットに対応するスイッチ回路S2N-1のスイッチ用NMOSトランジスタQ1’まで、オン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’の並列接続個数を順次比例的に増加させることにより、データ入力値に応じて比例的に増加するスイッチ用NMOSトランジスタQ1’のオン抵抗値を、比例的に減少するスイッチ用PMOSトランジスタQ1のオン抵抗値と同じ値にすることができ、デジタル/アナログ変換誤差を十分に低減することができる。また、上記オン抵抗補正用PMOSトランジスタQ2〜Q2N-1と上記第2のオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’とを併用するため、上記第1と上記第2の構成の抵抗型デジタル/アナログ変換器に比べて、回路面積もノイズも大きいが、精度良くオン抵抗を補正することができる。
また、上記第1の構成の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路S1〜S2N-1の各々のスイッチ用PMOSトランジスタQ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用PMOSトランジスタQ1に並列接続されているオン抵抗補正用PMOSトランジスタQ2〜Q2N-1のうち、オンとなるオン抵抗補正用PMOSトランジスタQ2〜Q2N-1の個数が、オンとなる第1のスイッチ用MOSトランジスタQ1について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなる第1のスイッチ用MOSトランジスタQ1とそれに並列接続されてオンとなるオン抵抗補正用MOSトランジスタQ2〜Q2N-1との並列合成抵抗が、オンとなる第1のスイッチ用MOSトランジスタQ1のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第2の構成の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路S1〜S2N-1の各々のスイッチ用NMOSトランジスタQ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用NMOSトランジスタQ1’に並列接続されているオン抵抗補正用MOSトランジスタQ2’〜Q2N-1’のうち、オンとなるオン抵抗補正用MOSトランジスタQ2’〜Q2N-1’の個数が、オンとなる第2のスイッチ用MOSトランジスタQ1’について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用NMOSトランジスタQ1’とそれに並列接続されてオンとなるオン抵抗補正用MOSトランジスタQ2’〜Q2N-1’との並列合成抵抗が、オンとなるスイッチ用NMOSトランジスタQ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
また、上記第3の構成の抵抗型デジタル/アナログ変換器においては、複数のスイッチ回路S1〜S2N-1の各々のスイッチ用PMOSトランジスタQ1のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用PMOSトランジスタQ1に並列接続されているオン抵抗補正用PMOSトランジスタQ2〜Q2N-1のうち、オンとなるオン抵抗補正用PMOSトランジスタQ2〜Q2N-1の個数が、オンとなるスイッチ用PMOSトランジスタQ1について全て同じである。また、複数のスイッチ回路S1〜S2N-1の各々のスイッチ用NMOSトランジスタQ1’のうち複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用NMOSトランジスタQ1’に並列接続されているオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’のうち、オンとなるオン抵抗補正用NMOSトランジスタの個数が、オンとなるスイッチ用NMOSトランジスタQ1’について全て同じである。
このようにすると、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用PMOSトランジスタQ1とそれに並列接続されてオンとなるオン抵抗補正用PMOSトランジスタQ2〜Q2N-1との並列合成抵抗が、オンとなるスイッチ用PMOSトランジスタQ1のすべてについて同じ抵抗値とすることができる。また、複数ビットのデジタル入力信号が任意のデータの場合にオンとなるスイッチ用NMOSトランジスタQ1’とそれに並列接続されてオンとなるオン抵抗補正用NMOSトランジスタQ2’〜Q2N-1’との並列合成抵抗が、オンとなるスイッチ用NMOSトランジスタQ1’のすべてについて同じ抵抗値とすることができる。その結果、精度良くオン抵抗を補正することができる。
以下、本発明の実施例を、図面を参照しながら説明する。実施例1
図5は、本発明の実施例1の抵抗型デジタル/アナログ変換器の回路図を示している。この実施例1は、スイッチ用NMOSトランジスタのみに関してオン抵抗を調整した4ビットの抵抗型デジタル/アナログ変換器を示すものであり、抵抗網5Aとスイッチ回路群5Bと制御回路5Cとから構成される。
抵抗網5Aは24-1個の同一抵抗値の抵抗R(その抵抗値も便宜上Rと記す)から構成されている。24-1個の抵抗Rの一端は共通接続されてアナログ出力端子Aoutに接続されている。
スイッチ回路群5Bはスイッチ用PMOSトランジスタQ1とスイッチ用NMOSトランジスタQ1’からなる24-1個のスイッチ回路S1〜S15と、スイッチ用NMOSトランジスタQ1’のオン抵抗を調整するためにスイッチ回路S2〜S15のスイッチ用NMOSトランジスタQ1’に複数並列に接続したオン抵抗補正用NMOSトランジスタQ2’〜Q15’から構成される。
調整用に付加したオン抵抗補正用NMOSトランジスタQ2’〜Q15’は、スイッチ回路S2に1つのオン抵抗補正用NMOSトランジスタQ2’、スイッチ回路S3には2つのオン抵抗補正用NMOSトランジスタQ2’とQ3’が接続され、後段になるほど接続数を一つずつ増やしている。また各スイッチ回路の出力Xには抵抗網5Aを構成する同一抵抗値の24-1個の抵抗Rの他端が接続され、抵抗Rの一端は上記したようにアナログ出力端子Aoutとなる。
制御回路5Cはオン抵抗補正用NMOSトランジスタQ2’〜Q15’の開閉制御を行う回路であり、それぞれのオン抵抗補正用NMOSトランジスタQ2’〜Q15’のゲートにEXOR(排他的論理和)回路EX2-2〜EX15-15の出力、すなわち、出力信号C2_2’〜C15_15’を入力する。EXOR回路の入力を一般化して説明する。a段目のスイッチ回路Saにおいて、b個目のオン抵抗補正用NMOSトランジスタQb’のゲート入力Ca_b’を出力とするEXOR回路の入力は、デジタル入力信号Daと、Db-1である。
図6は、入力ビットをランプ関数的に増加させた場合のデジタル入力信号D1〜D15と、制御回路5Cの出力信号C2_2’〜C15_15’とを図示しており、制御回路5Cの出力信号C2_2’〜C15_15’がハイの状態になると調整用に並列接続したオン抵抗補正用NMOSトランジスタQ2’〜Q15’が導通状態になる。
上記のオン抵抗補正用NMOSトランジスタは、オフとなっているスイッチ用MOSトランジスタが1個で、オンとなっているスイッチ用NMOSトランジスタの個数が14個のとき(「0001」時)は、そのオンとなっているスイッチ用NMOSトランジスタに並列接続された各1個のオン抵抗補正用NMOSトランジスタがオンとなる。また、オフとなっているスイッチ用MOSトランジスタが2個で、オンとなっているスイッチ用NMOSトランジスタの個数が13個のとき(「0010」時)は、そのオンとなっているスイッチ用NMOSトランジスタに並列接続された各2個のオン抵抗補正用NMOSトランジスタがオンとなる。また、オフとなっているスイッチ用MOSトランジスタが3個で、オンとなっているスイッチ用NMOSトランジスタの個数が12個のとき(「0011」時)は、そのオンとなっているスイッチ用NMOSトランジスタに並列接続された各3個のオン抵抗補正用NMOSトランジスタがオンとなる。以下、オンとなっているスイッチ用NMOSトランジスタの個数が1ずつ減少するにつれて、オンとなっているスイッチ用NMOSトランジスタにおいて、オンとなるオン抵抗補正用NMOSトランジスタの個数が1ずつ増加していく。
図7は、図5のデジタル/アナログ変換器において、図6に示したデジタル信号を入力した際のPMOSトランジスタとNMOSトランジスタのオン抵抗値の変化の様子を表している。曲線Aは調整前のNMOSトランジスタのオン抵抗値の変化を、曲線Bは本発明による調整後のNMOSトランジスタのオン抵抗値の変化を表しており、曲線CはPMOSトランジスタのオン抵抗値の変化を表している。曲線A、Bに示すとおりに、NMOSトランジスタのオン抵抗値の増大が抑えられているのが分かる。また、曲線B、Cに示すとおりにPMOSトランジスタとNMOSトランジスタのオン抵抗値が任意のデータ入力でほぼ一致している。
図8はデジタル/アナログ変換誤差を表している。図5のデジタル/アナログ変換器において図6に示したデジタル信号を入力した際の変換誤差を実線で、調整を行う以前の変換誤差を鎖線で表している。図8に示す通り、デジタル/アナログ変換誤差が低減されていることが分かる。
ここで、複数のビットのデジタル入力信号の値に応じて変化するオン抵抗をどのようにして補正するかということについて、第(4)式をもとに説明する。MOSトランジスタのオン抵抗はスイッチ回路(インバータ)の出力電圧Vx(d)に対して比例的に変化する。また、電圧Vx(d)はデータ入力値dに対してほぼ比例的に変化する。したがってMOSトランジスタのオン抵抗値はデータ入力値dに対して比例的に変化する。
またMOSトランジスタのオン抵抗値はゲート幅Wに対して反比例で変化する。これらのことから、ゲート幅Wを線形に変化させることにより、MOSトランジスタのオン抵抗値を線形に制御することが可能となる。
したがって、図5の実施例では、NMOSトランジスタのゲート幅をデータ入力値dに対して、見かけ上順次比例的に増加させることにより、データ入力値dに対して比例的に増加するNMOSトランジスタのオン抵抗を、比例的に減少するPMOSトランジスタのオン抵抗と一致させる。
この実施例による効果は、動作原理説明のときに説明したとおりである。
本発明にかかる抵抗型デジタル/アナログ変換器は、スイッチ用MOSトランジスタのオン抵抗の変動に伴うデジタル/アナログ変換誤差を低減できるという効果を有し、デジタル信号をアナログ信号に変換する必要がある電気機器に有用である。
1A抵抗網
1Bスイッチ回路群
1C制御回路
5A抵抗網
5Bスイッチ回路群
5C制御回路
Q1スイッチ用PMOSトランジスタ
Q1’スイッチ用NMOSトランジスタ
Q2〜Q2N-1オン抵抗補正用PMOSトランジスタ
Q2’〜Q2N-1’オン抵抗補正用NMOSトランジスタ

Claims (13)

  1. 複数ビットのデジタル入力信号をアナログ信号に変換する抵抗型デジタル／アナログ変換器であって、
    同一抵抗値を有する複数の抵抗からなり、前記複数の抵抗の各一端が共通接続され、前記複数の抵抗の共通接続点から前記複数ビットのデジタル入力信号に対応した前記アナログ信号を出力する抵抗網と、
    前記複数の抵抗の各々の他端に、前記複数ビットのデジタル入力信号の各ビットのレベルに対応して変換用上位基準電位および変換用下位基準電位の何れかを選択的に供給する複数のスイッチ回路からなるスイッチ回路群とを備え、
    前記複数のスイッチ回路の各々は、前記複数の抵抗の各々の他端に一端が接続され変換用上位基準電位点に他端が接続された第１のスイッチ用ＭＯＳトランジスタと、前記複数の抵抗の各々の他端に一端が接続され変換用下位基準電位点に他端が接続された第２のスイッチ用ＭＯＳトランジスタとからなり、
    前記複数のスイッチ回路を構成する複数の前記第１のスイッチ用ＭＯＳトランジスタと複数の前記第２のスイッチ用ＭＯＳトランジスタとの何れか少なくとも一方に、前記複数ビットのデジタル入力信号の変化に伴う前記アナログ信号の変化に対応して変化するオン抵抗の変化を補正するオン抵抗補正用ＭＯＳトランジスタを並列接続した抵抗型デジタル／アナログ変換器。
  2. 前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第１のスイッチ用ＭＯＳトランジスタにのみ並列接続された抵抗型デジタル／アナログ変換器であって、
    前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタと前記オン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタのオン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記オン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  3. 前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第２のスイッチ用ＭＯＳトランジスタにのみ並列接続された抵抗型デジタル／アナログ変換器であって、
    前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのオン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタと前記オン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記オン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  4. 前記オン抵抗補正用ＭＯＳトランジスタが複数の前記第１のスイッチ用ＭＯＳトランジスタに並列接続された第１のオン抵抗補正用ＭＯＳトランジスタと、前記第２のスイッチ用ＭＯＳトランジスタに並列接続された第２のオン抵抗補正用ＭＯＳトランジスタとからなる抵抗型デジタル／アナログ変換器であって、
    前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタと前記第１のオン抵抗補正用ＭＯＳトランジスタとの並列合成オン抵抗値と、前記第２のスイッチ用ＭＯＳトランジスタと前記第２のオン抵抗補正用ＭＯＳトランジスタのとの並列合成オン抵抗値とが、前記複数ビットのデジタル入力信号が任意のデータの場合に同じ値となるように、前記複数のビットのデジタル入力信号の値に応じて前記第１および第２のオン抵抗補正用ＭＯＳトランジスタのオンオフを制御している請求項１記載の抵抗型デジタル／アナログ変換器。
  5. 前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタへの前記オン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少している請求項２記載の抵抗型デジタル／アナログ変換器。
  6. 前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタへの前記オン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加している請求項３記載の抵抗型デジタル／アナログ変換器。
  7. 前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタへの前記第１のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第１のスイッチ用ＭＯＳトランジスタまで、順次比例的に減少し、
    前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタへの前記第２のオン抵抗補正用ＭＯＳトランジスタの並列接続個数は、前記複数のスイッチ回路のうち、下位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタから上位ビットに対応するスイッチ回路の前記第２のスイッチ用ＭＯＳトランジスタまで、順次比例的に増加している請求項４記載の抵抗型デジタル／アナログ変換器。
  8. 前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第１のスイッチ用ＭＯＳトランジスタに並列接続されている前記オン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記オン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第１のスイッチ用ＭＯＳトランジスタについて全て同じである請求項２記載の抵抗型デジタル／アナログ変換器。
  9. 前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第２のスイッチ用ＭＯＳトランジスタに並列接続されている前記オン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記オン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第２のスイッチ用ＭＯＳトランジスタについて全て同じである請求項３記載の抵抗型デジタル／アナログ変換器。
  10. 前記複数のスイッチ回路の各々の前記第１のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第１のスイッチ用ＭＯＳトランジスタに並列接続されている前記第１のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記第１のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第１のスイッチ用ＭＯＳトランジスタについて全て同じであり、
    前記複数のスイッチ回路の各々の前記第２のスイッチ用ＭＯＳトランジスタのうち前記複数ビットのデジタル入力信号が任意のデータの場合にオンとなる前記第２のスイッチ用ＭＯＳトランジスタに並列接続されている前記第２のオン抵抗補正用ＭＯＳトランジスタのうち、オンとなる前記第２のオン抵抗補正用ＭＯＳトランジスタの個数が、オンとなる前記第２のスイッチ用ＭＯＳトランジスタについて全て同じである請求項４記載の抵抗型デジタル／アナログ変換器。
  11. 前記オン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第１のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項２記載の抵抗型デジタル／アナログ変換器。
  12. 前記オン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第２のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項３記載の抵抗型デジタル／アナログ変換器。
  13. 前記第１のオン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第１のスイッチ用ＭＯＳトランジスタのチャネル長より長く、前記第２のオン抵抗補正用ＭＯＳトランジスタのチャネル長は、前記第２のスイッチ用ＭＯＳトランジスタのチャネル長より長い請求項４記載の抵抗型デジタル／アナログ変換器。
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