KR100727884B1 - 디지털/아날로그 변환기의 성능 개선을 위한 글리치 억제회로 - Google Patents

디지털/아날로그 변환기의 성능 개선을 위한 글리치 억제회로 Download PDF

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    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches

Abstract

본 발명은 혼합구조 방식의 D/A 변환기에 관한 것으로 특히, CMOS 전류 모드 D/A 변환기는 고속 동작이 가능하며 저전압, 저전력 소모의 장점을 가지고 있지만, 공정 변수 부정합과 전류원의 부정합등의 원인으로 고해상도 응용이 제한되며, 고속 동작시출력의 글리치 에너지로 인해 주파수 성능이 제한되는 단점을 극복하기 위하여 D/A 변환기의 글리치 성분을 최소화 할 수 있는 글리치 억제 회로를 부가하여 고해상도 D/A 변환기 설계가 용이해 지고, 고속 동작시 출력에 글리치 에너지를 최소화함으로써 주파수 성능도 향상시킨다.
글리치 억제, 전류셀, 디지털/아날로그 변환기

Description

디지털/아날로그 변환기의 성능 개선을 위한 글리치 억제 회로{THE DEGLITCH CIRCUIT FOR DIGITAL/ANALOG CONVERTER}
도 1은 기존의 혼합구조 방식의 D/A 변환기 블록 예시도
도 7은 첨부한 도 1의 방식에 따른 6 비트 D/A 변환기의 모의실험 결과 데이터
도 3은 본 발명에 따른 글리치 억제 회로를 추가한 혼합구조 방식의 D/A 변환기 블록 예시도
도 4는 본 발명에 따른 글리치 억제 회로도
도 5는 본 발명에 따른 글리치 에너지 최소화 알고리즘 예시도
도 6은 본 발명에 따른 글리치 억제 회로의 디지털 입력 파형 예시도
도 7은 본 발명에 따른 글리치 억제 회로의 출력 파형도
도 8은 본 발명에 따른 글리치 억제 회로를 사용한 6 비트 D/A 변환기의 모의실험 결과 데이터
도 9는 본 발명에 따른 글리치 억제 회로를 사용한 6 비트 D/A 변환기의 글리치 에너지 특성 곡선
본 발명은 혼합구조 방식의 D/A 변환기에 관한 것으로 특히, 고속 데이터 송수신을 위하여 기존 D/A 변환기의 구조를 전체적으로 변화시키지 않으면서도 문제점으로 제시되었던 글리치(glitch)를 최소화하기 위한 D/A 변환기의 성능 개선을 위한 글리치 억제 회로에 관한 것이다.
일반적으로, 최근 무선 통신 시스템(Wireless Communication System), 음성 및 영상 신호 처리(Voice and Image Signal Processing), 측정 장비(Measurement Equipment) 등의 발달은 D/A 변환기의 성능이 중요시 되었다.
D/A 변환기의 성능은 크게 정적 성능과 동적 성능으로 나누어 진다. 정적 성능에는 소비전력, 선형성, 해상도 등이 있으며, 동적 특성으로는 신호대 잡음비(Signal to Noise Ratio : SNR), 글리치 에너지 등이 있다. CMOS 전류 구동 D/A 변환기는 고속 동작이 가능하며, 저전압, 저전력 소모의 장점을 가지고 있지만, 공정 변수 부정합과 전류원(Current Source)의 부정합 등으로 고해상도 응용이 제한되며, 고속 동작시 출력의 글리치로 인해 주파수 성능이 제한되는 단점이 있다.
글리치는 D/A 변환기 디지털 입력신호의 빠른 변화 또는 신호 변환시의 지연으로 인하여 신호의 비동기 현상이 발생하고 이로 인하여 갑작스러운 글리치가 발생한다. 글리치 에너지는 선형성 오차(INL오차 및 DNL오차)의 증가 및 잡음 증가등 의 나쁜 영향을 미치기 때문에 글리치의 발생을 최대한 억제하도록 설계 하여야 한다.
혼합구조 방식의 D/A 변환기 구조에 대한 선행 발표 자료로는 참조문헌1(Geert A. M, Van der Plas, J. Vandenbussche, W. Sansen, " A 14bit Intrinsic Accuracy Q2 random walk CMOS DAC", IEEE J. Solid-State Circuits, vol. 34, pp. 1708-1718, Dec. 1999)과 참조문헌2(Ki-Hong Ryu, Kwang Sub Yoon "A 3.3V 12-bit Hihg-Speed Current Cell Matrix CMOS DAC", Journal of the Korea Physical Society, vol. 39, No. 1, pp.127-131, July. 1997) 및 참조문헌3(A. R. Bugeja, B. S. Song, "A Self-Trimming 14-b 100MS/s CMOS DAC ", IEEE J. Solid-State Circuits, vol. 35, pp. 1841-1852, Dec. 2000)에 상세히 언급되어 있으므로 상세한 설명은 생략하고, 첨부한 도 1을 참조하여 간략히 설명하고자 한다.
첨부한 도 1에 도시되어 있는 기존의 혼합구조 방식의 D/A 변환기는 온도계 디코더, 래치, 상위비트 전류셀 매트릭스, 하위비트 전류원등으로 구성 된다.
입력된 디지털 입력 신호는 상위비트 입력신호(Most Significant Bit : MSB)와 하위비트 입력신호로(Least Significant Bit : LSB) 나누어져 D/A 변환기에 입력된다. 상위비트 입력신호는 온도계 디코더를 통하여 2진 디지털 코드가(Binary Code) 온도계 코드로 변환된다.
하위비트 입력신호(LSB)는 상위비트 입력신호(MSB)의 변환 시간을 같게 하기 위하여 지연소자를 사용하였다. 상위비트 입력신호에서 변환된 온도계 코드와 하위비트의 지연소자를 통과한 2진 디지털 코드는 래치에 입력되고, 래치를 통하여 상위비트 전류원과 하위비트 전류원에 입력되어 아날로그 신호를 출력한다.
이때의 D/A 변환기의 출력은 수학식 1 내지 수학식 3에 의해 나타난다.
Figure 112003017871506-pat00001
상기 수학식 1에서
Figure 112003017871506-pat00002
은 디지털 입력신호를 의미하며,
Figure 112003017871506-pat00003
은 상위비트 입력신호와(MSB)를 의미하고,
Figure 112003017871506-pat00004
은 하위비트 입력신호로(LSB)를 의미한다.
이때, D/A 변환기의 출력 전류
Figure 112003017871506-pat00005
는 아래의 수학식 2와 같이 정리 되어진다.
Figure 112003017871506-pat00006
여기서,
Figure 112003017871506-pat00007
는 기준 전류로 최소 증가 단위가 된다. 이러한 출력식에 따라 최종 출력은 아래의 수학식 3과 같이 표현된다.
Figure 112003017871506-pat00008
상기 수락식 3에서
Figure 112003017871506-pat00009
은 출력부하의 저항을 의미한다.
이때, 첨부한 도 2는 첨부한 도 1의 기술에 따른 6 비트 D/A 변환기의 모의실험 결과 데이터로써, 실선으로 표시되는 그래프에서 상당히 많은 틸트 현상이 발생됨을 알 수 있다.
따라서 이와 같이 불안정한 상태의 글리치의 발생은 점차 고속화 되어지고 있는 통신 환경속에서 데이터의 송수신에 많은 영향을 끼치게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 D/A 변환기에서 글리치 억제 장치 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 글리치 억제 회로를 통해 고해상도의 D/A 변환기 설계를 용이하게 하는 것이다.
본 발명의 또 다른 목적은 D/A 변환기의 고속 동작시 출력에 글리치 에너지를 최소화함으로써 주파수 성능을 향상 시키는 것이다.
상기 목적을 달성하기 위한 본 발명의 특징은, 입력되는 디지털 신호의 상위비트 입력신호(MSB)를 온도계 코드로 변환하여 출력하는 온도계 디코더와, 입력되는 디지털 신호의 하위비트 입력신호를 입력받아 상위비트 입력신호의 변환 시간에 동기화시키기 위해 일정시간 지연시켜 출력하는 지연소자와, 상기 온도계 디코더의 출력신호와 상기 지연소자의 출력신호를 입력받아 동기화시켜 출력하는 래치를 구비하고 있는 D/A 변환기에 있어서: 정입력신호(
Figure 112007029344687-pat00010
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00011
)의 논리상태에 따라 온오프 동작하는 제 1 PMOS 트랜지스터(M1)와; 상기 제 1 PMOS 트랜지스터(M1)의 드레인 단자에 드레인 단자가 연결되며 상기 정입력신호(
Figure 112007029344687-pat00012
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00013
)의 논리상태에 따라 온오프 동작하되 상기 제 1 PMOS 트랜지스터(M1)와 반동하여 동작하는 제 1 NMOS 트랜지스터(M3)와; 상기 제 1 NMOS 트랜지스터(M3)의 소스 단자가 드레인 단자에 연결되며 상기 정입력신호(
Figure 112007029344687-pat00014
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00015
)의 논리상태에 따라 온오프 동작하되 상기 제 1 NMOS 트랜지스터(M3)와 연동하여 동작하는 상기 제 3 NMOS 트랜지스터(M5)와; 부입력신호(
Figure 112007029344687-pat00016
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00017
)의 논리상태에 따라 온오프 동작하는 제 2 PMOS 트랜지스터(M2)와; 상기 제 2 PMOS 트랜지스터(M2)의 드레인 단자에 드레인 단자가 연결되며 상기 부입력신호(
Figure 112007029344687-pat00018
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00019
)의 논리상태에 따라 온오프 동작하되 상기 제 2 PMOS 트랜지스터(M2)와 반동하여 동작하는 제 2 NMOS 트랜지스터(M4); 및 상기 제 2 NMOS 트랜지스터(M4)의 소스 단자가 드레인 단자에 연결되며 상기 부입력신호(
Figure 112007029344687-pat00020
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00021
)의 논리상태에 따라 온오프 동작하되 상기 제 2 NMOS 트랜지스터(M4)와 연동하여 동작하는 상기 제 4 NMOS 트랜지스터(M6)를 포함하여 상승 지연시간과 하강 지연시간을 차별화하여 글리치 에너지를 감소시키는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
첨부한 도 3은 본 발명에 따른 글리치 억제 회로를 추가한 혼합구조 방식의 D/A 변환기 블록도를 도시하고 있으며, 첨부한 도 4는 본 발명에 따른 글리치 억제 회로를 도시하고 있는 것으로, 첨부한 도 4의 일반적인 혼합구조 방식의 D/A 변환기에서 구조의 큰 변화 없이 글리치 에너지를 최소화하는 구조로 되어있다.
우선, 첨부한 도 3의 동작을 간략히 살펴보면, 입력된 디지털 입력 신호는 상위비트 입력신호(MSB)와 하위비트 입력신호로(LSB) 나누어져 D/A 변환기에 입력된다.
상위비트 입력신호는 온도계 디코더를 통하여 2진 디지털 코드(Binary Code)가 온도계 코드로 변환된다. 하위비트 입력신호는 상위비트 입력신호의 변환 시간을 같게 하기 위하여 지연소자를 사용하였다. 변환된 신호와 지연소자를 통과한 신호는 래치(latch)를 통하여 첨부한 도 4와 같이 구성되어 있는 글리치 억제 회로에 입력된다.
글리치 억제 회로에 입력된 신호는 글리치 억제 회로를 통과하여 전류원에 입력되어 아날로그 신호를 출력하게 된다. 이때의 출력은 일반적인 혼합구조의 D/A 변환기의 출력과 같다.
글리치는 D/A 변환기 디지털 입력신호의 빠른 변화 또는 신호 변환시의 지연으로 인하여 신호의 비동기 현상이 발생하고 이로 인하여 갑작스러운 글리치가 발생한다. 글리치 에너지는 선형성 오차(INL오차 및 DNL오차)증가, 잡음 증가로 인한 신호 대 잡음비(SNR) 저하 등의 나쁜 영향을 미치기 때문에 D/A 변환기 설계시 글리치의 발생을 최대한 억제하도록 설계 하여야 한다.
따라서 첨부한 도 4에 도시되어 있는 바와 같은 본 발명에 따른 글리치 억제 회로는 전류원의 스위치 On시간은 지연 시키고 Off시간은 지연 없이 동작하도록 설계 되어 신호의 교차점이 상승하여 동시에 두개의 스위치가 On 또는 Off되는 것을 방지하도록 설계 되었다.
그 구조를 살펴보면, 정입력신호(
Figure 112007029344687-pat00022
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00023
)의 논리상태에 따라 온오프 동작하는 제 1 PMOS 트랜지스터(M1)와, 상기 제 1 PMOS 트랜지스터(M1)의 드레인 단자에 드레인 단자가 연결되며 상기 정입력신호(
Figure 112007029344687-pat00024
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00025
)의 논리상태에 따라 온오프 동작하되 상기 제 1 PMOS 트랜지스터(M1)와 반동하여 동작하는 제 1 NMOS 트랜지스터(M3)와, 상기 제 1 NMOS 트랜지스터(M3)의 소스 단자가 드레인 단자에 연결되며 상기 정입력신호(
Figure 112007029344687-pat00026
)를 게이트 단자에 입력받아 상기 정입력신호(
Figure 112007029344687-pat00027
)의 논리상태에 따라 온오프 동작하되 상기 제 1 NMOS 트랜지스터(M3)와 연동하여 동작하는 제 3 NMOS 트랜지스터(M5)와, 부입력신호(
Figure 112007029344687-pat00028
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00029
)의 논리상태에 따라 온오프 동작하는 제 2 PMOS 트랜지스터(M2)와, 상기 제 2 PMOS 트랜지스터(M2)의 드레인 단자에 드레인 단자가 연결되며 상기 부입력신호(
Figure 112007029344687-pat00030
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00031
)의 논리상태에 따라 온오프 동작하되 상기 제 2 PMOS 트랜지스터(M2)와 반동하여 동작하는 제 2 NMOS 트랜지스터(M4), 및 상기 제 2 NMOS 트랜지스터(M4)의 소스 단자가 드레인 단자에 연결되며 상기 부입력신호(
Figure 112007029344687-pat00032
)를 게이트 단자에 입력받아 상기 부입력신호(
Figure 112007029344687-pat00033
)의 논리상태에 따라 온오프 동작하되 상기 제 2 NMOS 트랜지스터(M4)와 연동하여 동작하는 제 4 NMOS 트랜지스터(M6)로 구성된다.
첨부한 도 4에 도시되어 있는 글리치 억제 회로의 동작 원리는 다음과 같다. 먼저 입력신호가
Figure 112003017871506-pat00034
과
Figure 112003017871506-pat00035
에 각각 0 과 1 이 입력되고 다음에 신호가 변화하여 다음신호가 각각 1 과 0 이 입력되면, 출력신호는(
Figure 112003017871506-pat00036
,
Figure 112003017871506-pat00037
) 1 과 0 에서 0 과 1 로 변하게 된다.
이때, 참조번호 M3와 M4로 지칭되는 제 1, 제 2 NMOS 트랜지스터는 신호의 지연소자로 하여 신호가 1이 출력 될 경우 참조번호 M1 또는 M2로 지칭되는 PMOS 트랜지스터 소자중 어느 하나만을 거쳐서 출력되진다.
반면에 신호가 0이 출력될 경우 신호는 참조번호 M5와 M6으로 지칭되는 제 3, 제 4 NMOS 트랜지스터에 각각 직렬로 연결된 제 1, 제 2 NMOS 트랜지스터(M3, M4)를 거쳐서 출력되게 된다.
따라서 상기 제 1, 제 2 NMOS 트랜지스터(M3, M4)를 거쳐서 출력되는 신호는 지연을 유발하여 신호의 교차점(On/Off 신호)이 상승하여 중간에서 만나지 않게 된다. 이때 지연소자 상기 제 1, 제 2 NMOS 트랜지스터(M3, M4)의 지연시간은 소자 비에 의해서 조절되는데 이는 아래의 수학식 4 내지 수학식 7에 의해 계산된다.
CMOS 로직의 상승 지연시간과 하강 지연시간을 각각
Figure 112003017871506-pat00038
라고 하면 상승지연시간은 아래의 수학식 4와 같이 정의할 수 있다.
Figure 112003017871506-pat00039
상기 수학식 4에서
Figure 112003017871506-pat00040
는
Figure 112003017871506-pat00041
이라고 정의되며,
Figure 112003017871506-pat00042
는 PMOS의 문턱전압이고,
Figure 112003017871506-pat00043
는 출력 부하 캐패시터이다.
이때, 하강 지연시간은 아래의 수학식 5와 같이 정의할 수 있다.
Figure 112003017871506-pat00044
상기 수학식 5에서
Figure 112003017871506-pat00045
은
Figure 112003017871506-pat00046
이라고 정의되며,
Figure 112003017871506-pat00047
는 NMOS의 문턱전압 이며,
Figure 112003017871506-pat00048
출력 부하 캐패시턴스 이다.
이때, 본 발명에 따른 글리치 억제 회로에서 지연소자로 제 1, 제 2 NMOS 트랜지스터(M3,M4)를 사용 하였으므로 수학식 5를 이용하여
Figure 112003017871506-pat00049
를 대입하여 다시 식을 정리하면 아래의 수학식 6과 같이 정리된다.
Figure 112003017871506-pat00050
상기 수학식 6을 아래의 수학식 7과 같이 다시 정리하면,
Figure 112003017871506-pat00051
상기 수학식 6으로부터 글리치 억제 회로를 이용하여 하강지연시간을 얼마로 할 것 인지를 결정하고, 상기 수학식 7을 이용하여 제 1, 제 2 NMOS 트랜지스터(M3,M4)의 소자비를 결정하게 된다.
소자의 L 값은 공정상에 주어진 최소값을 사용하고 W 값은 하강 지연시간을 고려하여 정해 주면된다.
상기 수학식 6과 수학식 7을 이용하여 지연소자인 제 1, 제 2 NMOS 트랜지스터(M3,M4)의 W값을 증가 시키면, 하강 지연시간
Figure 112003017871506-pat00052
은 줄어들고, 소자비를(W/L Ratio)를 감소시키면, 하강 지연시간
Figure 112003017871506-pat00053
은 늘어나게 된다. 여기서 소자비란 MOS 트랜지스터의 채널의 폭과 길이를 의미한다. 즉 W는 MOS 트랜지스터의 채널의 폭을, L은 MOS 트랜지스터의 채널의 길이를 의미한다. 또한 소자의 W/L이 커질수록 MOS 트랜지스터를 통하여 흐르는 전류양은 증가하게 되며, 전류량이 많아진다는 것은 전하들이 보다 자유롭게 이동할 수 있음을 의미한다.
이때, 첨부한 도 4에 도시되어 있는 바와 같이 제 1, 제 3 NMOS 트랜지스터(M3,M5)가 직렬로 연결되어 있고 제 2, 제 4 NMOS 트랜지스터(M3,M5)가 직렬로 연결되어 있다.
따라서 상기 수학식 5 내지 수학식 7로부터 전체 글리치 억제 회로의 상승 지연시간과 하강 지연시간을 각각 구하면, 상승 지연시간은 PMOS 1개의 지연시간이 되어 아래의 수학식 8과 같이 정의되며, 하강 지연시간은 NMOS 2개가 직렬로 연결 되어 있음으로 수학식 9와 같이 정의된다.
Figure 112003017871506-pat00054
Figure 112003017871506-pat00055
따라서 본 발명에 따른 글리치 억제 회로는 하강 지연시간을 크게 하여 한쪽의 전류원 스위치 트랜지스터를 완전한 On 또는 Off 상태가 되는 것을 방지하게 하여 글리치가 최소화 하도록 한 것이다
첨부한 도 5는 상술한 일련의 동작을 알고리즘을 나타낸 것이며, 도 6은 본 발명에 따른 글리치 억제 회로의 디지털 입력 파형 예시도이고, 도 7은 본 발명에 따른 글리치 억제 회로의 출력 파형도이다.
상기 도 5를 참조하면 본 발명에 따른 글리치 억제 알고리즘은 다음과 같다.
먼저, 디지털 입력신호가 In 신호가 0에서 1로,
Figure 112003017871506-pat00056
신호가 1에서 0으로 변환 되면 S101 단계에서 상기 M3, 상기 M5는 On 되고 상기 M4, 상기 M6은 Off된다. 다음에 S102 단계에서, 상기 M3 의 하강지연 시간이 연장된다. 그 다음에 S103 단계에서 출력신호
Figure 112003017871506-pat00057
는 1에서 0으로, 출력신호
Figure 112003017871506-pat00058
는 0에서 1로 변하게 된다. 결과적 으로 상기 101단계 내지 상기 103 단계와 같이 동작하여 104단계에서 동시에 두개의 전류원이 On/Off되는 것이 방지된다.
첨부한 도 6에 도시되어 있는 입력 파형은 상승 지연시간과 하강 지연시간이 같음으로 상승 신호와 하강 신호의 교차점이 중간 지점에서 만나게 된다. 그러나 글리치 억제 회로를 통과함으로써, 하강 지연시간이 증가하고 상승 지연시간은 추가적으로 증가 되지 않아 첨부한 도 7에 도시되어 있는 바와 같이 출력파형과 같이 신호의 교차점이 상승하게 된다. 신호의 교차점을 상승시킴으로써, 전류원 스위치 MOS 트랜지스터가 동시에 On 또는 Off를 방지하여, 글리치를 최소화 할 수 있게 되는 것이다.
본 발명에 따른 글리치 억제 회로의 성능 검증을 위하여 간단한 CMOS 전류구동 방식의 혼합구조 방식의 6 비트의 D/A 변환기를 설계하여, 글리치 억제 회로가 없는 일반적인 구조의 6 비트 D/A 변환기와 본 발명에 따른 글리치 억제 회로를 이용한 6 비트 D/A 변환기의 글리치 에너지를 비교 분석 하였다.
즉, 첨부한 도 2의 데이터는 종래 기술에 따른 모의 실험 결과이며, 첨부한 도 8은 그에 대응하여 본 발명에 따른 글리치 억제 회로를 이용한 6 비트 D/A 변환기의 모의실험 결과이다.
첨부한 도 2의 그래프와 도 8의 그래프를 비교해보면, 첨부한 도 8에 도시되어 있는 모의실험의 그래프가 매우 깨끗한 출력을 나타내고 있음을 보여주고 있다.
첨부한 도 9는 본 발명에 따른 글리치 억제 회로를 사용한 6 비트 D/A 변환기의 글리치 에너지 특성 곡선을 나타내는 것으로, 최대 글리치 에너지 특성곡선이 다. 글리치 에너지
Figure 112003017871506-pat00059
는 수학식 10에 의해서 계산할 수 있다.
Figure 112003017871506-pat00060
상기 수학식 10에서
Figure 112003017871506-pat00061
는 시간 변화량 이고,
Figure 112003017871506-pat00062
는 전압 변화량 이다.
글리치 에너지 특성곡선은 삼각형 형태로 나타남으로 시간 변화량과 전압 변화량을 1/2로 나누어 계산한다. 계산결과 글리치 에너지는 1.5pV·sec 이다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따른 글리치 억제 회로를 적용하여 D/A 변환기를 설계할 경우 고해상도 D/A 변환기 설계가 용이해 지고, 고속 동작시 출력에 글리치 에너지를 최소화함으로써 주파수 성능도 향상되어 광대역 D/A 변환기 설계에도 용이해 진다는 효과가 있다.

Claims (2)

  1. 입력되는 디지털 신호의 상위비트 입력신호(MSB)를 온도계 코드로 변환하여 출력하는 온도계 디코더와, 입력되는 디지털 신호의 하위비트 입력신호를 입력받아 상위비트 입력신호의 변환 시간에 동기화시키기 위해 일정시간 지연시켜 출력하는 지연소자와, 상기 온도계 디코더의 출력신호와 상기 지연소자의 출력신호를 입력받아 동기화시켜 출력하는 래치를 구비하고 있는 D/A 변환기에 있어서:
    정입력신호(
    Figure 112007029344687-pat00063
    )를 게이트 단자에 입력받아 상기 정입력신호(
    Figure 112007029344687-pat00064
    )의 논리상태에 따라 온오프 동작하는 제 1 PMOS 트랜지스터(M1)와;
    상기 제 1 PMOS 트랜지스터(M1)의 드레인 단자에 드레인 단자가 연결되며 상기 정입력신호(
    Figure 112007029344687-pat00065
    )를 게이트 단자에 입력받아 상기 정입력신호(
    Figure 112007029344687-pat00066
    )의 논리상태에 따라 온오프 동작하되 상기 제 1 PMOS 트랜지스터(M1)와 반동하여 동작하는 제 1 NMOS 트랜지스터(M3)와;
    상기 제 1 NMOS 트랜지스터(M3)의 소스 단자가 드레인 단자에 연결되며 상기 정입력신호(
    Figure 112007029344687-pat00067
    )를 게이트 단자에 입력받아 상기 정입력신호(
    Figure 112007029344687-pat00068
    )의 논리상태에 따라 온오프 동작하되 상기 제 1 NMOS 트랜지스터(M3)와 연동하여 동작하는 상기 제 3 NMOS 트랜지스터(M5)와;
    부입력신호(
    Figure 112007029344687-pat00069
    )를 게이트 단자에 입력받아 상기 부입력신호(
    Figure 112007029344687-pat00070
    )의 논리상태에 따라 온오프 동작하는 제 2 PMOS 트랜지스터(M2)와;
    상기 제 2 PMOS 트랜지스터(M2)의 드레인 단자에 드레인 단자가 연결되며 상기 부입력신호(
    Figure 112007029344687-pat00071
    )를 게이트 단자에 입력받아 상기 부입력신호(
    Figure 112007029344687-pat00072
    )의 논리상태에 따라 온오프 동작하되 상기 제 2 PMOS 트랜지스터(M2)와 반동하여 동작하는 제 2 NMOS 트랜지스터(M4); 및
    상기 제 2 NMOS 트랜지스터(M4)의 소스 단자가 드레인 단자에 연결되며 상기 부입력신호(
    Figure 112007029344687-pat00073
    )를 게이트 단자에 입력받아 상기 부입력신호(
    Figure 112007029344687-pat00074
    )의 논리상태에 따라 온오프 동작하되 상기 제 2 NMOS 트랜지스터(M4)와 연동하여 동작하는 상기 제 4 NMOS 트랜지스터(M6)를 포함하여 상승 지연시간과 하강 지연시간을 차별화하여 글리치 에너지를 감소시키는 것을 특징으로 하는 D/A 변환기의 성능 개선을 위한 글리치 억제 회로.
  2. 입력되는 디지털 신호를 아날로그 신호로 변환하여 출력하는 D/A 변환 장치에 있어서,
    입력되는 디지털 신호의 상위비트 입력신호(MSB)를 온도계 코드로 변환하여 출력하는 온도계 디코더와,
    입력되는 디지털 신호의 하위비트 입력신호를 입력받아 상위비트 입력신호의 변환 시간에 동기화시키기 위해 일정시간 지연시켜 출력하는 지연소자와,
    상기 온도계 디코더의 출력신호와 상기 지연소자의 출력신호를 입력받아 동기화시켜 출력하는 래치와,
    상기 래치의 출력신호를 입력 받아 전류원의 스위치 온 시간은 지연 시키고 전류원의 Off 시간은 지연 없이 동작하도록 구성되어 신호의 교차점이 상승시켜 글리치를 억제하는 글리치 억제 회로를 포함하는 것을 특징으로 하는 상기 장치.
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