KR20030039915A - 디지털-아날로그 변환기의 전류셀 구동회로 - Google Patents

디지털-아날로그 변환기의 전류셀 구동회로 Download PDF

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KR20030039915A
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Abstract

본 발명은 전류 구동 방식 디지털-아날로그 변환기의 전류셀 구동회로에 관한 것으로, 트랜지스터의 기생 캐패시터를 이용한 전압 제한기를 구성하여 전류셀을 구동하기 위한 차동 제어신호의 전위를 소정 전위 레벨로 제한함으로써 전력 소모나 회로 면적에 부담을 주지 않으면서 차동 제어신호의 전위를 효과적으로 제한하고, 전이 시간을 최소화할 수 있는 디지털-아날로그 변환기의 전류셀 구동회로를 제시한다.

Description

디지털-아날로그 변환기의 전류셀 구동회로{Current cell drive circuit in the digital to analog converter}
본 발명은 디지털-아날로그 변환기(Digital to analog converter ; D/A 변환기)에 관한 것으로, 특히 전류 구동 방식 디지털-아날로그 변환기 출력단의 글리치 잡음(Glitch noise)을 최소화할 수 있는 디지털-아날로그 변환기에 관한 것이다.
VLSI(Very Large Scale Integration)의 기술이 무어의 법칙(Moore's law)에 따라 급속히 발달함에 따라 칩내 소자의 집적도가 향상되므로써 종래의 보드상에서 실현 가능하였던 시스템을 하나의 칩 상에 집적시키는 것(System on a chip)이 가능하게 되었다.
이에 따라, 최근에는 디지털 신호 처리 기술이 급격히 향상되면서 고해상도 TV, 디지털 TV, CDP, 디지털 캠코더, 무선호출기 및 휴대용 전화기와 같은 디지털 신호처리 통신 시스템 등의 개발이 급격히 진전되고 있다. 특히 이러한 디지털 통신 시스템내 디지털 회로에서 처리된 신호를 아날로그 신호로 변환시키는 고속 디지털/아날로그 변환기(이하 'D/A 변환기'라 함)의 중요성이 대두되고 있다.
D/A 변환기에는 신호처리 대역폭에 따라서 크게 음성신호처리용 변환기와 영상신호처리용 변환기로 구분되는데, 음성신호처리용 D/A 변환기에는 16비트 이상의 고해상도를 구현할 수 있는 시그마-델타 변환기를 사용하며, 디지털 TV, 화상회로의 시스템, 의학영상 신호처리시스템내 영상신호처리용 D/A 변환기에는 고속을 구현할 수 있는 전류셀 매트릭스 구조를 지닌 변환기를 사용한다. R-2R 사다리형 구조를 지닌 중저속 D/A 변환기는 휴대용 계측기, 산업용 기계제어 장치, 디지털 제어 증폭기 등에 응용되고 있다.
통상적으로 대부분의 고속, 고해상도 D/A 변환기는 선형성, 동작 속도, 비용 효율의 우수성으로 인해 전류 구동 방식을 채택하고 있으며, 최근에는 12 비트 이상의 높은 정적 특성을 갖는 전류 구동 방식 디지털-아날로그 변환기가 개발되고 있다.
그러나, 상기의 전류 구동 방식 D/A 변환기는 출력 신호가 수십 MHz 대역으로 높아질 경우 출력단에 나타나는 글리치 잡음에 의해 동적 특성이 급격히 저하하는 문제점이 발생한다. 이러한 전류 구동 방식 D/A 변환기의 동적 특성을 제한하는 글리치 잡음의 양은 주로 전류셀을 구동하는 스위치 제어신호의 특성에 의해 결정되므로 제어신호를 생성하는 전류셀 구동회로의 설계는 매우 중요하다.
따라서, 글리치 잡음을 줄이기 위한 방안으로는 1995년 10월 31일로 등록된 미국 특허 제 5 463,394호('Current switch for a high speed DAC')와, 1998년 6월 5일자로 등록된 대한민국 특허 제 1998-016855호('디지털 아날로그 변환기 스위치의 입력신호')와, 1999년 8월 25일자로 등록된 미국특허 제 6,295,012호('CMOS DAC with high impedance differential current drivers')와, 1998년 6월 'A Van Bosch, et al.'에 의해 'CICC98' 에 게제된 'A 12bit 200MHz Low Glitch CMOS D/A Converter'와, 2001년 3월 'A Van Bosch, et al.'에 의해 'IEEE, JSSC'에 게제된 'A 10-bit 1-Gsample/s Nyquist Current-Steering CMOS D/A Converter'가 제시되고 있다.
상기의 기술들은 글리치 잡음을 감소시키기 위해 차동 제어 신호의 교차점을 조절하거나, 전이 시간을 단축하는 방법들을 사용하고 있으나, 이러한 방법들은 제어신호의 전이가 전원 전압 크기에 해당하는 전 범위(0V에서 VDD또는 VDD에서 OV)에서 이루어지므로 제어신호가 최종 출력신호에 미치는 영향으로 인해 글리치 잡음을 줄이는 데 한계가 있다. 또한, 글리치 잡음을 줄이기 위하여 전압 제한기를 통해 제어신호의 크기를 줄이는 기술이 발표된 바 있으나 종래의 전압 제한기를 사용할 경우 전이 시간이 증가하게 되어 실제 고속 D/A 변환기에는 적용하기 어렵다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 전력 소모나 회로 면적에 부담을 주지 않으면서 제어신호의 크기를 효과적으로 제한하고 전이 시간을 최소화할 수 있는 D/A 변환기의 전류셀 구동회로를 제공하는 데 목적이 있다.
도 1은 본 발명의 실시예에 따른 디지털-아날로그 변환기의 전류셀 구동회로를 설명하기 위해 도시한 블록도.
도 2는 도 1에 도시된 디지털-아날로그 변환기의 전류셀 구동회로의 상세 회로도.
도 3은 도 2에 도시된 래치부의 래치신호(TP, TN)의 교차점을 설명하기 위해 도시한 파형도.
도 4는 도 2에 도시된 전압 제한기의 차동 제어신호(DP, DN)의 교차점을 설명하기 위해 도시한 파형도.
도 5는 도 2에 도시된 전압 제한기의 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)의 단면도.
도 6은 는 도 2에 도시된 전압 제한기의 차동 제어신호(DP, DN)의 최종 하강 전위를 설명하기 위해 도시한 파형도.
도 7은 일반적인 PMOS 트랜지스터를 설명하기 위한 레이 아웃도.
도 8은 본 발명에 따라 드레인 영역이 확장된 PMOS 트랜지스터를 설명하기위한 레이 아웃도.
도 9는 종래의 전류셀 구동회로와 본 발명의 전류셀 구동회로를 비교하기 위하여 실제 제작된 디지털-아날로그 변환기의 구동 특성도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전류셀 구동회로부 110 : 래치부
120 : 전압 제한기 200 : 전류셀
본 발명은 제 1 및 제 2 차동 제어신호를 발생시키는 전류 셀 구동 회로부와, 상기 제 1 및 제 2 차동 제어신호에 따라 전류원으로 동작되는 전류셀을 포함하여 이루어지는 D/A 변환기에 있어서, 상기 전류셀 구동회로부는 클록신호에 따라 입력되는 신호를 래치하여 제 1 및 제 2 래치신호를 출력하는 래치수단, 및 상기 제 1 및 제 2 래치신호를 소정 레벨로 제한하여 상기 제 1 및 제 2 차동 제어신호를 출력하는 전압 제한수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 D/A 변환기의 전류셀 구동회로를 설명하기 위해 도시한 기본 블록도이고, 도 2는 도 1에 도시된 각 블록도의 상세 회로도이다.
도 1을 참조하면, 본 발명의 D/A 변환기는 간략하게 전류셀(200)을 구동하기 위한 전류셀 구동회로부(100)와, 상기 전류셀 구동회로부(100)의 출력신호(DP, DN)에 따라 구동되어 소정 전류를 출력하기 위한 전류셀(200)로 이루어진다. 전류셀 구동회로부(100)는 출력신호(DP, DN)의 교차점을 최적화하기 위한 래치부(110)와, 출력신호(DP, DN)의 레벨을 제한하기 위한 전압 제한기(120)로 이루어진다.
즉, 전류셀 구동회로부(100)는 클록신호(CLK)에 따라 디지털 신호(D, DB)를 래치하여 교차점이 최적화된 래치신호(TP, TN)를 출력하기 위한 래치부(110)와, 상기 래치신호(TP, TN)를 입력받아 래치신호(TP, TN)의 전위 레벨이 제한된 출력신호(DP, DN; 이하 '차동 제어신호'라 함)를 출력하기 위한 전압 제한기(120)로 이루어진다.
도 2를 참조하면, 래치부(110)는 클럭신호(CLK)에 따라 구동되어 디지털 신호(D)를 제 1 인버터(I1)로 전달하기 위한 제 1 NMOS 트랜지스터(N1)와, 클록신호(CLK)에 따라 구동되어 디지털 신호(DB)를 제 2 인버터(I2)로 전달하기 위한 제 2 NMOS 트랜지스터(N2)와, 전원전압원(VDD)과 제 1 노드(Q1) 사이에 접속되어 제 2 노드(Q2)의 전위(즉, 래치신호(TP))에 따라 구동되는 제 1 PMOS 트랜지스터(P1)와, 상기 제 1 노드(Q1)와 접지전압원(VSS) 사이에 접속되어 제 2 인버터(I2)의 출력신호에 따라 구동되는 제 3 NMOS 트랜지스터(N3)와, 전원전압원(VDD)과 제 2 노드(Q2) 사이에 접속되어 제 1 노드(Q1)의 전위(즉, 래치신호(TN))에 따라 구동되는 제 2 PMOS 트랜지스터(P2)와, 상기 제 2 노드(Q2)와 접지전압원(VSS) 사이에 접속되어 제 1 인버터(I1)의 출력신호에 따라 구동되는 제 4 NMOS 트랜지스터(N4)로 이루어진다.
전압 제한기(120)는 전원전압원(VDD)과 제 3 노드(Q3) 사이에 접속되어 래치신호(TP)에 따라 구동되는 제 3 PMOS 트랜지스터(P3)와, 상기 제 3 노드(Q3)와 접지전압원(VSS) 사이에 직렬로 접속되며, 고정 바이어스신호(VBS)에 따라 구동되는 제 5 PMOS 트랜지스터(P5) 및 래치신호(TP)에 따라 구동되는 제 5 NMOS 트랜지스터(N5)와, 전원전압원(VDD)과 제 4 노드(Q4) 사이에 접속되어 래치신호(TN)에 따라 구동되는 제 4 PMOS 트랜지스터(P4)와, 상기 제 4 노드(Q4)와 접지전압원(VSS) 사이에 접속되며, 고정 바이어스신호(VBS)에 따라 구동되는 제 6 PMOS 트랜지스터(P6) 및 래치신호(TN)에 따라 구동되는 제 6 NMOS 트랜지스터(N6)로 이루어진다. 여기서, 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)의 소오스는 벌크(Bulk; n-well)와 접속된다.
전류셀(200)은 전원전압원(VDD)과 출력단(OUT) 사이에 접속되는 제 1 저항(R1)과, 출력단(OUT)과 제 5 노드(Q5) 사이에 접속되어 제 4 노드(Q4)의 전위(즉, 차동 제어신호(DP))에 따라 구동되는 제 7 NMOS 트랜지스터(N7)와, 전원전압원(VDD)과 출력단(OUTB) 사이에 접속되는 제 2 저항(R2)과, 출력단(OUTB)과 제 5 노드(Q5) 사이에 접속되어 제 3 노드(Q3)의 전위(즉, 차동 제어신호(DN))에 따라 구동되는 제 8 NMOS 트랜지스터(N8)와, 상기 제 5 노드(Q5)와 접지전압원(VSS) 사이에 직렬 접속되어 제 1 바이어스신호(BIAS1)따라 구동되는 제 9 NMOS 트랜지스터(N9)와, 제 2 바이어스신호(BIAS2)에 따라 구동되는 제 10 NMOS 트랜지스터(N10)로 이루어진다.
상기와 같이 구성된 D/A 변환기의 전류셀 구동회로의 구동을 상세하게 설명하면 다음과 같다.
우선, 래치부(110)는 전류셀 구동회로부(100)에 일반적으로 사용되고 있는 구조로서, 서로 반대되는 디지털 신호(D, DB)가 입력되면 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 비에 의해 제 1 및 제 2 노드(Q1 및 Q2)로 출력되는 래치신호(TP, TN)의 교차점(Cross point)이 조절된다.
예를 들어 설명하면, 디지털 신호(D, DB)가 래치부(110)로 각각 하이(HIGH) 상태와 로우(LOW) 상태로 입력되는 상태에서 클록신호(CLK)가 하이 상태로 천이하면, 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 턴-온(Turn-ON)되어 디지털 신호(D)는 제 1 NMOS 트랜지스터(N1)를 통해 제 1 인버터(I1)로 전달되고, 디지털 신호(DB)는 제 2 NMOS 트랜지스터(N2)를 통해 제 2 인버터(I1 및 I2)로 전달된다.
이어서, 제 1 및 제 2 인버터(I1 및 I2)로 전달된 각각의 디지털 신호(D, DB)는 제 1 및 제 2 인버터(I1 및 I2)에 의해 반전되어 제 3 NMOS 트랜지스터(N3)에는 하이 신호가 입력되고, 제 4 NMOS 트랜지스터(N4)에는 로우 신호가 입력된다. 이로 인해, 제 3 NMOS 트랜지스터(N3)가 턴-온되어 래치신호(TN)는 접지전위로 하강하고, 제 4 NMOS 트랜지스터(N4)는 턴-오프(Turn-OFF)됨으로써 제 2 노드(Q2)가 플로팅 상태가 되어 래치신호(TP)는 플로팅 상태 이전의 상태를 유지하게 된다. 이어서, 래치신호(TN)가 접지전위로 하강함에 따라 제 2 PMOS 트랜지스터(P2)가 턴-온되어 래치신호(TP)는 전원전위로 상승하게 된다.
따라서, 도 3에 도시된 바와 같이 상기 래치신호(TN)는 제 3 NMOS 트랜지스터(N3)가 턴-온되는 순간부터 접지전위로 감소하기 시작하는데 반해, 래치신호(TP)는 래치신호(TN)의 상승에 의하여 제 2 PMOS 트랜지스터(P2)가 턴-온되는 순간부터 전원전위로 서서히 증가하기 시작하기 때문에 래치신호(TP, TN)의 교차점은 로우 레벨(즉, VDD/2 이하)에서 나타나게 된다. 이러한, 래치신호(TP, TN)의 교차점은 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4) 또는 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)의 크기(즉, W/L)를 조절하여 제어한다.
한편, 전압 제한기(120)는 기본적으로 래치부(110)의 출력신호인 래치신호(TP, TN)를 반전시키는 인버터로 구동되는데, 래치신호(TP)는 제 3 PMOS 트랜지스터(P3)와 제 5 NMOS 트랜지스터(N5)에 의해 반전되고, 래치신호(TN)는 제 4 PMOS 트랜지스터(P4)와 제 6 NMOS 트랜지스터(N6)에 의해 반전된다. 따라서, 도 4에 도시된 바와 같이 차동 제어신호(DP, DN)의 교차점은 하이 레벨(즉, VDD/2 이상)에서 나타나게 된다.
도 5에 도시된 바와 같이 제 3 PMOS 트랜지스터(P3)와 제 5 NMOS 트랜지스터(N5) 사이와, 제 4 PMOS 트랜지스터(P4)와 제 6 NMOS 트랜지스터(N6) 사이에 소오스(S)가 벌크(n-well)와 접속된 제 5 PMOS 트랜지스터(P5)와 제 6 PMOS 트랜지스터(P6)가 각각 구성되므로써 제 3 노드(Q3)와 제 5 PMOS 트랜지스터(P5)의드레인(D) 사이와, 제 4 노드(Q4)와 제 6 PMOS 트랜지스터(P6)의 드레인(D) 사이에는 기생 캐패시터(CPDW)가 형성된다.
상기 전압 제한기(120)의 구동을 상세히 설명하면, 우선 전위가 일정한 고정 바이어스신호(VBS)가 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)의 게이트(G)로 입력된다. 이런 상태에서, 래치신호(TP)가 하이 상태로 제 3 PMOS 트랜지스터(P3)와 제 5 NMOS 트랜지스터(N5)로 입력되고, 래치신호(TN)가 로우 상태로 제 4 PMOS 트랜지스터(P4)와 제 6 NMOS 트랜지스터(N6)로 입력되면, 상기 제 3 PMOS 트랜지스터(P3)는 턴-오프되고 제 5 NMOS 트랜지스터(N5)는 턴-온됨으로써 제어신호(DN)의 전위는 하강하는데 반해, 제 4 PMOS 트랜지스터(P4)는 턴-온되고, 제 6 NMOS 트랜지스터(N6)는 턴-오프됨으로써 제어신호(DP)는 상승하게 된다.
일반적으로, 차동 제어신호(DN)의 전위가 'VBS+VTH'에 이르면 제 5 PMOS 트랜지스터(P5)는 턴-오프됨에 따라 제 5 PMOS 트랜지스터(P5)가 완전히 차단되어 전류가 더 이상 흐르지 않게 된다. 이로 인해, 도 6에 도시된 바와 같이 차동 제어신호(DN)의 전위는 'VBS+VTH' 전위 이하로 하강하지 않고 'VBS+VTH' 전위 레벨 근처(A 파형)에서 감소된 전류에 의해 서서히 하강하므로 전류셀(200)의 고속 동작이 어려워지게 된다. 여기서, 'VTH'는 제 5 PMOS 트랜지스터(P5)의 문턱 전압(Threshold voltage)이다.
그러나, 제 5 PMOS 트랜지스터(P5)의 소오스(S)를 벌크(n-well)에 접속하고드레인(D)과 소오스(S) 사이에 기생 캐패시터(CPDW)가 일정량 크기 이상 형성되게 하면 제 5 PMOS 트랜지스터(P5)가 턴-오프 전압 근처에서 전류량이 감소하기 시작할 때 드레인(D)의 전위 변화가 기생 캐패시터(CPDW)를 통해 소오스(S)로 전달된다. 이로 인해, 차동 제어신호(DN)의 전위를 'VBS+VTH' 전위 이하의 고정 바이어스신호(VBS) 전위 레벨 근처(B 파형)까지 드레인(D)의 전위 하강 속도와 같은 속도로 빠르게 하강하도록 함으로써 전류셀(200)의 고속 동작이 가능하다.
이후, 상기 래치신호(TP)가 하이 상태에서 로우 상태로 전이하고 상기 래치신호(TN)가 로우 상태에서 하이 상태로 전이하면, 상기 제 3 PMOS 트랜지스터(P3)는 턴-온되고, 제 5 NMOS 트랜지스터(N5)는 턴-오프됨으로써 차동 제어신호(DN)의 전위는 상승하는데 반해, 상기 제 4 PMOS 트랜지스터(P4)는 턴-오프되고, 상기 제 6 NMOS 트랜지스터(N6)는 턴-온됨으로써 차동 제어신호(DP)는 하강하게 된다.
즉, 상기 래치신호(TP)가 하이 상태에서 로우 상태로 전이하고 상기 래치신호(TN)가 로우 상태에서 하이 상태로 전이하면, 상기 전압 제한기(120)의 구동 특성은 상기 래치신호(TP)가 하이 상태이고, 상기 래치신호(TN)이 로우 상태일 경우의 구동특성과 정 반대로 구동됨에 따라 이후의 구동특성에 대한 설명은 생략하기로 한다.
한편, 전류셀(200)은 일반적인 차동 증폭기 구조로 차동 제어신호(DP, DN)에 따라 구동되는데, 그 구동을 설명하면 다음과 같다.
우선, 전위가 일정한 제 1 바이어스신호(BIAS1)가 제 9 NMOS 트랜지스터(N9)로 인가되고, 제 2 바이어스신호(BIAS2)가 제 10 NMOS 트랜지스터(N10)로 인가되면, 제 9 및 제 10 NMOS 트랜지스터(N9 및 N10)는 소정 전류원으로 구동된다. 이런 상태에서, 전위 레벨이 다른 차동 제어신호(DP, DN)가 각각 제 7 NMOS 트랜지스터(N7)와 제 8 NMOS 트랜지스터(N8)에 입력되면, 차동 제어신호(DP, DN) 간의 전위 차에 따라 출력단(OUT, OUTB)으로 각각 소정의 출력신호가 출력된다.
상기에서 설명한 바와 같이, 전압 제한기(120)는 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)의 소오스(S)를 벌크(n-well)와 접속시켜 드레인(D)과 소오스(S) 사이에 기생 캐패시터(CPDW)를 형성하므로써 차동 제어신호(DP, DN)중 어느 하나의 신호를 소정 전위 레벨로 제한하고 있다. 여기서, 도 5에 도시된 바와 같이 차동 제어신호(DP, DN)중 소정 전위 레벨로 제한되는 신호의 최종 하강 전위 전압과 전이 시간은 상기 제 5 PMOS 트랜지스터(P5) 또는 제 6 PMOS 트랜지스터(P6)의 드레인(D)과 소오스(S) 사이의 기생 캐패시턴스(CPDW)의 크기에 비례하고, 드레인(D)과 접속되지 않은 그 이외의 기생 캐패시터(CPWS+CDN또는 CPWS+CDP)의 크기에 반비례한다. 따라서, 드레인(D) 영역을 조절함으로써 차동 제어신호(DP, DN)의 최종 하강 전위 전압과 전이 시간을 제어할 수 있다. 여기서, 'CPWS'는 벌크(n-well)와 p형 기판(p-sub) 사이의 기생 캐패시터이고, 'CDN'는 제 3 노드(Q3)와 제 8 NMOS 트랜지스터(N8) 사이의 기생 캐패시터 또는 제 4 노드(Q4)와 제 7 NMOS 트랜지스터(N7) 사이의 기생 캐패시터이다.
이에 따라, 본 발명에서는 종래의 드레인 영역보다 확장된 드레인(D) 영역을 구현하기 위한 새로운 PMOS 트랜지스터의 레이 아웃(Lay out) 기법을 하기와 같이 제시한다.
도 7은 일반적인 PMOS 트랜지스터의 레이 아웃도이고, 도 8은 도 7에 도시된 PMOS 트랜지스터에 비해 드레인(D) 영역이 확장된 PMOS 트랜지스터의 레이 아웃도이다. 본 발명에서 제안된 드레인(D) 영역이 확장된 PMOS 트랜지스터는 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)에 적용된다.
도 7 및 도 8을 참조하면, 일반적인 PMOS 트랜지스터는 게이트(G)를 경계로 양측에 드레인(D)과 소오스(S)가 구성되는 P+영역과, 벌크(n-well)와 접합부를 구성하는 N+영역으로 이루어지며, 상기 각각의 영역들은 콘택을 통해 금속배선과 접속된다.
이러한, PMOS 트랜지스터를 응용하는 경우 드레인(D)과 벌크(n-well) 사이에 형성되는 기생 캐패시터(CPDW)는 트랜지스터의 구동특성을 제한하기 때문에 트랜지스터의 특성을 극대화 하기 위해 프로세스가 제공하는 최소의 면적으로 드레인(D)과 소오스(S) 영역을 형성하게 된다. 따라서, 일반적인 PMOS 트랜지스터의 드레인(D)과 소오스(S) 영역의 'W1'는 설계상에서 요구되는 트랜지스터의 채널 폭(Width)에 의해 결정되며, 'd1'는 하나의 콘택이 위치할 수 있는 최소의 폭으로 레이 아웃한다.
그러나, 도 8에 도시된 바와 같이 본 발명에서 제시한 PMOS 트랜지스터는 드레인(D) 영역을 금속배선의 하부까지 확장시키므로써 드레인(D)과 벌크(n-well) 사이의 기생 캐패시터(CPDW)의 크기를 증가시키고 있다. 즉, 드레인(D)과 소오스(S)가 형성되는 P+영역을 금속배선이 형성될 영역까지 확장시키되, 확장되는 부위가 게이트(G)와 접촉되지 않도록 소정 간격으로 이격하며, 상기 확장되는 부위를 모두 드레인(D)으로 사용하므로써 드레인(D) 영역을 증가시키고 있다. 따라서, 제시된 레이 아웃 기법을 사용하여 드레인(D) 영역을 'W1' 에서 'W2' 또는 'd1' 에서 'd2'(W2＞W1, d2＞d1)로 증가시킴으로써 트랜지스터에 존재하는 기생 캐패시터(CPDW)의 크기를 증가시킨다. 이와 같이, 제시하는 PMOS 트랜지스터는 신호를 트랜지스터의 채널이 아닌 기생캐패시터를 통해 전달하므로 드레인(D)과 출력단 사이의 기생 캐패시터(CPDW)를 크게하여 전압 제한기의 출력신호의 빠른 하강 전이를 가능하게 하면서도 채널 길이의 조절이 가능하여 출력신호의 하강 및 상승 전이 시간과 전이시 출력전압의 전압 변화의 최소화가 가능하다.
본 발명의 전류셀 구동회로는 전압 제한기를 사용하여 출력신호의 변이를 기존의 30% 이하로 감소시킴과 아울러 기생 캐패시터를 사용하여 전이 신호를 가속시킴으로써 0.35㎛ CMOS 프로세를 사용하여 모의 실험 할 경우 0.35㎱ 이하의 매우 빠른 전이 시간을 가지는 동시에 구동 속도증가에 따른 전력소모의 증가를 최소화할 수 있다.
도 9는 종래의 전류셀 구동회로와 본 발명의 전류셀 구동회로를 비교하기 위하여 각각의 전류셀 구동회로를 적용한 10비트(bit) 해상도의 D/A 변환기를 실제로 제작하여 50MHz 클록에서 구동시킬 경우, 출력 주파수에 따른 SFDR(Spurious free dynamic range)의 변화를 측정한 그래프이다.
여기서, 종래의 전류셀 구동회로를 적용한 D/A 변환기의 구동 특성 파형은 'A'이고, 본 발명의 전류셀 구동회로를 적용한 D/A 변환기의 구동 특성 파형은 'B'이다. D/A 변환기는 0.35㎛ CMOS 프로세스로 구현되었으며, 3V의 전원전압을 사용하였다.
도 9를 참조하면, 1MHz 이하의 낮은 출력 신호의 주파수에서는 두개의 D/A 변환기가 유사한 SFDR을 보이지만, 출력 신호의 주파수가 높아질수록 본 발명의 전류셀 구동회로를 적용한 D/A 변환기의 경우 SFDR의 저하가 현저히 향상됨을 알 수 있다.
상술한 바와 같이, 본 발명은 전류셀 전단에 전압 제한기를 구성하여 차동 제어신호(DP, DN)의 전위를 소정 전위 레벨로 제한함으로써 전류셀의 구동 스윙폭을 감소시켜 전류셀의 글리치 잡음을 최소화할 수 있다.
또한, 본 발명은 상기 전압 제한기를 구성하는 PMOS 트랜지스터의 기생 캐패시터를 이용하여 차동 제어신호(DP, DN)의 전이시간을 단축하므로써 D/A 변환기의 동적 성능을 향상시킨다.
즉, 본 발명은 전력 소모나 회로 면적에 부담을 주지 않으면서 차동 제어신호(DP, DN)의 크기를 효과적으로 제한하고, 전이 시간을 최소화할 수 있는 D/A 변환기의 전류셀 구동회로를 제공할 수 있다.

Claims (8)

  1. 제 1 및 제 2 차동 제어신호를 발생시키는 전류 셀 구동 회로부와, 상기 제 1 및 제 2 차동 제어신호에 따라 전류원으로 동작되는 전류셀을 포함하여 이루어지는 디지털-아날로그 변환기에 있어서,
    상기 전류셀 구동회로부는 클록신호에 따라 입력되는 신호를 래치하여 제 1 및 제 2 래치신호를 출력하는 래치수단; 및
    상기 제 1 및 제 2 래치신호를 소정 레벨로 제한하여 상기 제 1 및 제 2 차동 제어신호를 출력하는 전압 제한수단을 포함하여 이루어지는 것을 특징으로 하는 전류셀 구동회로.
  2. 제 1 항에 있어서,
    상기 전압 제한수단은 상기 제 1 래치신호를 입력받아 소정 레벨로 제한된 상기 제 1 차동제어신호를 출력하는 제 1 인버터; 및
    상기 제 2 래치신호를 입력받아 소정 레벨로 제한된 상기 제 2 차동제어신호를 출력하는 제 2 인버터로 이루어지는 것을 특징으로 하는 전류셀 구동회로.
  3. 제 2 항에 있어서,
    상기 제 1 인버터는 전원전압원 및 출력단자 간에 접속되며 상기 제 2 래치신호에 따라 동작되는 제 1 PMOS 트랜지스터와,
    상기 출력단자 및 노드 간에 접속되며 게이트를 통해 공급되는 소정의 바이어스 전압에 따라 동작되는 제 2 PMOS 트랜지스터와,
    상기 노드 및 접지전압원 간에 접속되며 상기 제 2 래치신호에 따라 동작되는 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 전류셀 구동회로.
  4. 제 3 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 소오스는 n-웰과 접속되는 것을 특징으로 하는 전류셀 구동회로.
  5. 제 4 항에 있어서,
    상기 제 2 PMOS 트랜지스터는 반도체 기판 상에 형성된 게이트; 및
    상기 게이트 양측부의 반도체 기판에 형성되며 소오스 및 드레인으로 이루어지되, 상기 드레인은 공통의 드레인 라인을 따라 확장되어 형성되는 것을 특징으로 하는 전류셀 구동회로.
  6. 제 2 항에 있어서,
    상기 제 2 인버터는 전원전압원 및 출력단자 간에 접속되며 상기 제 1 래치신호에 따라 동작되는 제 1 PMOS 트랜지스터;
    상기 출력단자 및 노드 간에 접속되며 게이트를 통해 공급되는 소정의 바이어스 전압에 따라 동작되는 제 2 PMOS 트랜지스터; 및
    상기 노드 및 접지전압원 간에 접속되며 상기 제 1 래치신호에 따라 동작되는 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 전류셀 구동회로.
  7. 제 6 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 소오스는 n-웰과 접속되는 것을 특징으로 하는 전류셀 구동회로.
  8. 제 7 항에 있어서,
    상기 제 2 PMOS 트랜지스터는 반도체 기판 상에 형성된 게이트; 및
    상기 게이트 양측부의 반도체 기판에 형성되며 소오스 및 드레인으로 이루어지되, 상기 드레인은 공통의 드레인 라인을 따라 확장되어 형성되는 것을 특징으로 하는 전류셀 구동회로.
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