KR101058588B1 - 디지털 아날로그 컨버터의 디코더 - Google Patents

디지털 아날로그 컨버터의 디코더 Download PDF

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KR101058588B1 KR1020060021545A KR20060021545A KR101058588B1 KR 101058588 B1 KR101058588 B1 KR 101058588B1 KR 1020060021545 A KR1020060021545 A KR 1020060021545A KR 20060021545 A KR20060021545 A KR 20060021545A KR 101058588 B1 KR101058588 B1 KR 101058588B1
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쿤-쳉 훙
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하이맥스 테크놀러지스, 아이엔씨.
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Abstract

디지털 아날로그 컨버터의 디코더가 개시된다. 본 발명에 따르면, NMOS 및 PMOS 트랜지스터의 특성에 따라 그 개수를 감소시킨 NMOS 및 PMOS 트랜지스터에 의해 감마 전압의 선택을 제어하여, 스위치 어레이의 레이아웃 영역이 감소한다. 또한, 종래의 디코더의 레이아웃의 접점을 재배치하기 위해 N형 매립 확산(N-type buried diffusion: BDN)층 및 P형 매립 확산(P-type buried diffusion: BDP)층을 채택하여, 레이아웃이 간단해지며 이에 따라 범프 패드 피치가 감소한다.
디지털 아날로그 컨버터, 디코더, NMOS, PMOS, BDN, BDP, 범프 패드 피치

Description

디지털 아날로그 컨버터의 디코더{Decoder of Digital-to-analog Converter}
도 1은 디지털 아날로그 컨버터의 기능 블록도이다.
도 2는 디지털 아날로그 컨버터의 디코더의 회로도이다.
도 3은 동일 수평면상의 NMOS 및 PMOS 스위치 어레이들의 부분 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 디지털 코드와 감마 전압 Vrj 사이의 관계를 나타낸 도표이다.
도 5는 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더의 회로도이다.
도 6은 도 5에 따른 본 발명의 일 실시예의 특정 경우에 해당하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 동일 수평면상의 NMOS 및 PMOS 스위치 어레이들의 부분 레이아웃이다.
도 8은 본 발명의 일 실시예에 따른 NMOS 및 PMOS 스위치 어레이들의 다른 레이아웃이다.
도 9는 도 8에 따른 본 발명의 일 실시예의 다른 레이아웃이다.
도 10은 본 발명의 일 실시예에 따른 NMOS 및 PMOS 스위치 어레이들의 레이 아웃이다.
본 발명은 일반적으로 디코더에 관한 것이며, 특히 본 발명은 디지털 아날로그 컨버터(Digital-to-Analog Converter:DAC)의 디코더에 관한 것이다.
이진 디지털 임펄스는 1과 0의 긴 문자열들로 표현되며 관찰자에게는 식별가능한 아무런 의미도 없으나, 디지털 아날로그 컨버터를 사용하여 이진 디지털 신호들을 디코딩하면 의미 있는 출력이 나타난다. 출력 결과는 음성, 영상, 음악 선율, 또는 기계적 운동이 될 수 있다. 디지털 아날로그 컨버터는 전압과 같은 아날로그 값을 나타내는 디지털 워드(word)를 해당 아날로그 값에 대응하는 출력으로 변환한다.
도 1은 디지털 아날로그 컨버터의 기능 블록을 나타낸다. 출력 Outi는 디지털 코드들
Figure 112006016304778-pat00001
내지 과
Figure 112006016304778-pat00003
내지
Figure 112006016304778-pat00004
에 따라 제어되는 해당 디코더 입력에 의해 감마 전압
Figure 112006016304778-pat00005
내지
Figure 112006016304778-pat00006
로부터 선택된다. 여기서,
Figure 112006016304778-pat00007
은 최고 비트(Most Significant Bit: MSB)로서, 그리고
Figure 112006016304778-pat00008
는 최저 비트(Least Significant Bit: LSB)로서 선택된다. 출력 전압 Outi는 OP 버퍼를 통과하며 범프 패드(Bump Pad) Pouti이 된다.
종래에는, 도 2에 도시된 바와 같이, 회선 전환 LCD 소스 드라이버(line-inversion LCD source driver)에서 디지털 아날로그 컨버터의, (예를 들면 디코더와 같은) 스위치 어레이는 P형 금속 산화막 반도체(P-type Metal-Oxide-Semiconductor: PMOS) 트랜지스터와 N형 금속 산화막 반도체(N-type Metal-Oxide-Semiconductor: NMOS) 트랜지스터로 구성되어, 디지털 코드들
Figure 112006016304778-pat00009
내지
Figure 112006016304778-pat00010
과
Figure 112006016304778-pat00011
내지
Figure 112006016304778-pat00012
에 의해 제어되었다. 각각의 감마 전압
Figure 112006016304778-pat00013
내지
Figure 112006016304778-pat00014
은 PMOS와 NMOS 트랜지스터들로 구성된 전송 게이트 로직을 통해 전송된다. 스위치 어레이들이 각 출력 전압에 대해 동일한 수평면상에 배치되면, 출력 전압에 대한 각 채널의 피치는 충분히 커진다. 그러나, 소스 드라이버의 폭이 제한되고, 파운드리(foundry) 또한 마스크 레티클(mask reticle)이 제한되는 문제점이 있다. 스위치 어레이들이 동일한 수평면상에 배치되지 않으면, 소스 드라이버에서 감마 전압을 위해 두 번의 루팅 트레이스(routing-trace)가 요구되어 소스 드라이버의 면적은 증가한다.
도 3은 종래의 접점 장치(contact device)를 사용하는, 동일 수평면상의 NMOS 및 PMOS 스위치 어레이들의 부분 레이아웃을 나타낸다. 도 3을 참조하면, 접점이 스위치 어레이의 동일 행에 배치되면, 소수의 접점들만이 감마 전압들 사이에 배치될 필요가 있어 범프 패드 피치는 증가하지 않는다. 그러나, 접점들이 스위치 어레이의 동일 열에 배치되면 접점들이 서로 근접하게 되고, 마스크 레티클을 위해 스위치 어레이의 행들 사이 공간이 더 필요하여, 스위치 어레이의 범프 패드 피치가 증가한다.
따라서, 본 발명의 목적은 디지털 아날로그 컨버터의 디코더를 제공하는 데 있다. 디코더에서, 감마 전압의 채널들은 PMOS 및 NMOS 트랜지스터들의 특성에 따라 세 부분으로 나눈다. 채널들의 일 부분은 NMOS 스위치 어레이에 의해 제어하고, 채널들의 다른 부분은 PMOS 스위치 어레이에 의해 제어하며, 채널들의 또 다른 부분은 NMOS 및PMOS 스위치 어레이 모두에 의해 제어하도록 한다. 따라서, PMOS 및 NMOS 트랜지스터의 수량이 감소하도록 한다.
또한, 본 발명의 다른 목적은 디지털 아날로그 컨버터의 디코더를 제공하는 데 있다. 디코더에서, 디지털 신호에 따라 NMOS 트랜지스터들의 일부 하측에 복수의 N형 매립 확산(N-type buried diffusion: BDN)층들을 배치하고, 디지털 신호에 따라 PMOS 트랜지스터들의 일부 하측에 복수의 P형 매립 확산(P-type buried diffusion: BDP)층들을 배치하여, 금속 접점 폴리(metal-contact-poly) 구조를 위한 레이아웃 영역이 축소되고 또한 범프 패드 피치가 감소되도록 한다.
본 발명에 따르면, 디지털 신호를 전압 신호로 변환하기에 적합한 디지털 아날로그 컨버터의 디코더가 제공된다. 본 디코더는, 제1 입력단, 제2 입력단, 출력단, NMOS 스위치 어레이 및 PMOS 스위치 어레이를 포함한다. 제1 입력단은, 0 보다 크거나 같은 정수인 n에 대해, 복수의 입력 전압들
Figure 112006016304778-pat00015
내지
Figure 112006016304778-pat00016
을 제공한다. 제2 입력단은, 디지털 신호의 복수의 디지털 코드 입력들을 제공한다. 출력단은 전압 신호를 수신하고 출력하는데 사용된다. NMOS 스위치 어레이는, 0 보다 크거나 같은 정수 k에 대해, 제1 입력단의 입력 전압들
Figure 112006016304778-pat00017
내지
Figure 112006016304778-pat00018
및 상기 제2 입력단의 상기 디지털 신호를 수신하는 복수의 k+1 열 NMOS 트랜지스터들을 포함하며, 디지털 신호에 대응하여 상기 입력 전압들
Figure 112006016304778-pat00019
내지
Figure 112006016304778-pat00020
중 하나를 상기 출력단으로 출력한다. PMOS 스위치 어레이는, 0 보다 크거나 같은 정수 m에 대해, 제1 입력단의 입력 전압들
Figure 112006016304778-pat00021
내지
Figure 112006016304778-pat00022
및 상기 제2 입력단의 디지털 신호를 수신하는 복수의 2n-(k-m+1) 열 PMOS 트랜지스터들을 포함하며, 상기 디지털 신호에 대응하여 상기 입력 전압들
Figure 112006016304778-pat00023
내지
Figure 112006016304778-pat00024
중 하나를 상기 출력단으로 출력한다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, NMOS 스위치 어레이에서, 동일 열에 있는 상기 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 NMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 첫 번째 행에 있는 상기 NMOS 트랜지스터들의 드레인들은 상기 제1 입력단의 상기 입력 전압들
Figure 112006016304778-pat00025
내지
Figure 112006016304778-pat00026
중 하나에 각각 연결되고, 마지막 행에 있는 상기 NMOS 트랜지스터의 소스들 은 모두 상기 출력단에 연결된다. 또한, 상기 디지털 신호에 따라 상기 NMOS 트랜지스터들의 일부 하측에 복수의 N형 매립 확산(N-type buried diffusion: BDN)층들이 배치되어, 상기 디지털 신호가 입력되면 대응하는 상기 전압 신호가 출력된다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 BDN 층들은 상기 NMOS 트랜지스터들의 상기 소스와 드레인을 연결한다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 PMOS 스위치 어레이에서, 동일 열에 있는 상기 PMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 PMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 또한, 첫 번째 행에 있는 상기 PMOS 트랜지스터들의 소스들은 상기 제1 입력단의 상기 입력 전압들
Figure 112006016304778-pat00027
내지
Figure 112006016304778-pat00028
중 하나에 각각 연결되고, 마지막 행에 있는 상기 PMOS 트랜지스터들의 드레인들은 모두 상기 출력단에 연결된다. 나아가, 상기 디지털 신호에 따라 상기 PMOS 트랜지스터들의 일부 하측에 복수의 P형 매립 확산(P-type buried diffusion: BDP)층들이 배치되어, 상기 디지털 신호가 입력되면 대응하는 상기 전압 신호가 출력된다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 BDP 층들은 상기 PMOS 트랜지스터들의 상기 소스와 드레인을 연결한다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 입력 전압들
Figure 112006016304778-pat00029
내지
Figure 112006016304778-pat00030
의 크기는 VSS에서 Vdd-VTNB의 범위에 있으며, 여기 서 VSS는 파워의 음 전극을 나타내고, Vdd는 파워의 양 전극을 나타내며, VTNB는 상기 NMOS의 문턱 전압을 나타낸다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 입력 전압들
Figure 112006016304778-pat00031
내지
Figure 112006016304778-pat00032
의 크기는 |VTPB|에서 Vdd의 범위에 있으며, 여기서 Vdd는 파워의 양 전극을 나타내고 VTPB는 상기 PMOS의 문턱 전압을 나타낸다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 래치업 현상(latchup effect)을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는, 상기 파워의 양 전극 및 음 전극에 각각 결합하는, 두 개의 가드 링이 배치된다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 래치업 현상을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는 단위 길이(unit length)의 공간이 확보된다.
본 발명의 일 실시예에 따르면, 디지털 신호를 전압 신호로 변환하는데 적합한 디지털 아날로그 컨버터의 디코더가 제공된다. 본 디코더는, 제1 입력단, 제2 입력단, 출력단, NMOS 스위치 어레이 및 PMOS 스위치 어레이를 포함한다. 제1 입력단은, 0 보다 크거나 같은 정수 n에 대해, 복수의 입력 전압들
Figure 112006016304778-pat00033
내지
Figure 112006016304778-pat00034
을 제공한다. 제2 입력단은, 상기 디지털 신호의 복수의 디지털 코드 입력들
Figure 112006016304778-pat00035
,
Figure 112006016304778-pat00036
, ...,
Figure 112006016304778-pat00037
,
Figure 112006016304778-pat00038
을 제공한다. 출력단은 전압 신호를 수신하고 출력하는데 사용된다. NMOS 스위치 어레이는, 0 보다 크거나 같은 정수 k에 대해, k+1 열 2*n 행의 노드들을 포함하여, 상기 디지털 신호에 따라 상기 노드들의 일부에 복수의 NMOS 트랜지스터들이 배치된다. NMOS 스위치 어레이는, 제1 입력단의 입력 전압들
Figure 112006016304778-pat00039
내지
Figure 112006016304778-pat00040
및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하여 상기 입력 전압들
Figure 112006016304778-pat00041
내지
Figure 112006016304778-pat00042
중 하나를 상기 출력단으로 출력한다. PMOS 스위치 어레이는, 0 보다 크거나 같은 정수 m에 대해, 2n-(k-m+1) 열 2*n 행의 노드들을 포함하여, 상기 디지털 신호에 따라 상기 노드들의 일부에 복수의 PMOS 트랜지스터들을 배치한다. PMOS 스위치 어레이는, 상기 제1 입력단의 입력 전압들
Figure 112006016304778-pat00043
내지
Figure 112006016304778-pat00044
및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하는 상기 입력 전압들
Figure 112006016304778-pat00045
내지
Figure 112006016304778-pat00046
중 하나를 상기 출력단으로 출력한다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 NMOS 스위치 어레이에서, 동일 열에 있는 상기 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 NMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 각 열의 첫 번 째 NMOS 트랜지스터들의 드레인들은 상기 제1 입력단의 상기 입력 전압들
Figure 112006016304778-pat00047
내지
Figure 112006016304778-pat00048
중 하나에 각각 연결되고, 각 열의 마지막 NMOS 트랜지스터들의 소스들은 모두 상기 출력단에 연결된다.
본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더에 있어서, 상기 PMOS 스위치 어레이에서, 동일 열에 있는 상기 PMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 PMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 각 열의 첫 번째 PMOS 트랜지스터들의 소스들은 상기 제1 입력단의 상기 입력 전압들
Figure 112006016304778-pat00049
내지
Figure 112006016304778-pat00050
중 하나에 각각 연결되고, 각 열의 마지막 PMOS 트랜지스터들의 드레인들은 모두 상기 출력단에 연결된다.
본 발명에 따르면, NMOS 및 PMOS 트랜지스터의 특성에 따라 그 개수를 감소시킨 NMOS 및 PMOS 트랜지스터들에 의해 감마 전압의 선택을 제어하여, 스위치 어레이의 레이아웃 영역이 감소한다. 또한, BDN층 및 BDP층을 채택하고 접점들의 개수를 감소시킬 수 있어, 범프 패드 피치가 감소한다.
첨부되는 도면들이 본 발명을 더 잘 이해할 수 있도록 제공되고, 본 명세서에 포함되어 그 일부를 구성한다. 도면들은 본 발명의 실시예들을 도시하고, 상세한 설명과 함께 본 발명의 원리들을 설명하는데 기여한다.
이하, 예시로서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세 히 설명한다. 도면과 상세한 설명에서 사용된 동일한 참조 부호는 가능한 동일하거나 유사한 구성요소를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 디지털 코드와 감마 전압 Vrj의 관계를 나타낸 도표이다. 도 4를 참조하면, 디지털 코드값
Figure 112006016304778-pat00051
내지
Figure 112006016304778-pat00052
과
Figure 112006016304778-pat00053
내지
Figure 112006016304778-pat00054
은 감마 전압 Vrj에 매핑된다. PMOS와 NMOS 트랜지스터들의 특성에 기인하여, |VTPB|에서 Vdd 사이의 감마 전압 Vrj는 PMOS 트랜지스터에 의해 제어될 수 있고, Vss 에서 Vdd-VTNB사이의 감마 전압 Vrj는 NMOS 트랜지스터에 의해 제어될 수 있다. 여기서, VTPB는 (기판 바이어스 효과(body effect)를 갖는) PMOS 트랜지스터의 문턱 전압이고, VTNB는 (기판 바이어스 효과를 갖는) NMOS 트랜지스터의 문턱 전압이다.
따라서, PMOS 및 NMOS 트랜지스터들의 수량을 감소시키기 위해, 디지털 코드 값의 선택이 중요하다. 감마 전압이 0에서 k까지의 각주로 표시되는,
Figure 112006016304778-pat00055
에서
Figure 112006016304778-pat00056
사이에 있으면, NMOS 트랜지스터가 감마 전압의 선택을 제어하기 위해 사용된다. 감마 전압이 (k-m+1)에서 (2n-1)까지의 각주로 표시되는,
Figure 112006016304778-pat00057
에서
Figure 112006016304778-pat00058
사이에 있으면, PMOS 트랜지스터가 감마 전압의 선택을 제어하기 위해 사용된다. 또한, 감마 전압이 k-m+1에서 k까지의 각주로 표시되는,
Figure 112006016304778-pat00059
내지
Figure 112006016304778-pat00060
사이에 있으면, NMOS 및 PMOS 트랜지스터가 모두 감마 전압의 선택을 제어하기 위해 사용된다.
본 실시예에서, 파워의 음 전극 VSS는 최소 감마 전압으로 선택되고, 파워의 양 전극 Vdd는 최대 감마 전압으로 선택된다. 그러나, 최소 감마 전압
Figure 112006016304778-pat00061
는 Vss에 한정되지 않으며, 최대 감마 전압은 Vdd에 한정되지 않음에 유의하여야 한다. 예를 들면,
Figure 112006016304778-pat00062
는 0.1Vdd,
Figure 112006016304778-pat00063
는 0.9Vdd가 될 수 있다. 감마 전압 Vrj, Vss 및 Vdd 사이의 관계는 i=0 에서 2n-1일 때 Vss≤Vrj≤Vdd로 나타낼 수 있다.
도 5는 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 디코더의 회로도이다. 도 5를 참조하면, 디코더는 제1 입력단, 제2 입력단, 출력단, NMOS 스위치 어레이, PMOS 스위치 어레이를 포함한다. 제1 입력단은, n이 0보다 크거나 같은 정수일 때, 복수의 입력 전압들
Figure 112006016304778-pat00064
내지
Figure 112006016304778-pat00065
를 제공한다. 제2 입력단은 디지털 신호들의 복수의 디지털 코드 입력들
Figure 112006016304778-pat00066
,
Figure 112006016304778-pat00067
, ...,
Figure 112006016304778-pat00068
,
Figure 112006016304778-pat00069
을 제공한다. 출력단은 전압 신호들을 수신하고 출력하는데 사용된다.
또한, NMOS 스위치 어레이는, k가 0 보다 크거나 같은 정수일 때, 제1 입력 단으로부터 입력 전압들
Figure 112006016304778-pat00070
내지
Figure 112006016304778-pat00071
및 제2 입력단으로부터 디지털 신호를 수신하며, 디지털 신호에 대응하여 입력 전압들
Figure 112006016304778-pat00072
내지
Figure 112006016304778-pat00073
중 하나를 출력단으로 출력하기 위한 복수의 k+1 열 2*n 행의 NMOS 트랜지스터들을 포함한다. PMOS 스위치 어레이는, m이 0 보다 크거나 같은 정수일 때, 제1 입력단으로부터 입력 전압들
Figure 112006016304778-pat00074
내지
Figure 112006016304778-pat00075
및 제2 입력단으로부터 디지털 신호를 수신하며, 디지털 신호에 대응하여 입력 전압들
Figure 112006016304778-pat00076
내지
Figure 112006016304778-pat00077
중 하나를 출력단으로 출력하기 위한 복수의 2n-(k-m+1) 열 2*n 행의 PMOS 트랜지스터들을 포함한다.
또한, NMOS 스위치 어레이에서, 동일 열에 있는 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 NMOS 트랜지스터들의 게이트들은 모두 제2 입력단의 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 또한, 첫 번째 행에 있는 NMOS 트랜지스터들의 드레인들은 제1 입력단에서 입력 전압들
Figure 112006016304778-pat00078
내지
Figure 112006016304778-pat00079
중 하나에 각각 연결되고, 2*n 번째 행(즉, 마지막 행)에 있는 NMOS 트랜지스터들의 소스들은 모두 출력단에 연결된다. 그리고, 디지털 신호에 따라 NMOS 트랜지스터 들의 일부 하측에는 N형 매립 확산(N-type buried diffusion: BDN)층들이 배치되어, 디지털 신호가 입력되면 대응하는 전압 신호가 출력된다.
PMOS 스위치 어레이에서, 동일 열에 있는 PMOS 트랜지스터들은 직렬로 연결되고, 동시에 동일 행에 있는 PMOS 트랜지스터들의 게이트들은 모두 제2 입력단의 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 또한, 첫 번째 행에 있는 PMOS 트랜지스터들의 소스들은 제1 입력단의 입력 전압들
Figure 112006016304778-pat00080
내지
Figure 112006016304778-pat00081
중 하나에 각각 연결되고, 2*n 번째 행(즉, 마지막 행)에 있는 PMOS 트랜지스터들의 드레인들은 모두 출력단에 연결된다. 그리고, 디지털 신호에 따라 PMOS 트랜지스터들의 일부 하측에는 P형 매립 확산(P-type buried diffusion: BDP)층들이 배치되어, 디지털 신호가 입력되면 대응하는 전압 신호가 출력된다.
본 실시예에서, 디지털 아날로그 컨버터의 감마 전압은
Figure 112006016304778-pat00082
에서
Figure 112006016304778-pat00083
범위의 고전압 부분과
Figure 112006016304778-pat00084
에서
Figure 112006016304778-pat00085
범위의 저전압 부분으로 나누어진다. 고전압 부분은 PMOS 스위치 어레이에 의해 전송되고, 저전압 부분은 NMOS 스위치 어레이에 의해 전송되어, 트랜지스터들의 수량이 감소하고 미세 피치를 획득할 수 있다. 한편, NMOS 및 PMOS 트랜지스터들의 소스와 드레인을 단락(short) 시키기 위해 N형 매립 확산층(BDN) 및 P형 매립 확산층(BDP)이 각각 이용되어, 금속 접점 폴리 구조의 영역이 감소한다.
상기한 BDP와 BDN 층들은 폴리 실리콘층 이 전에 형성되며 본 발명의 실시예를 위해 바람직한 반도체 공정을 제공한다. 본 발명에서는, 감마 전압 Vrj가 PMOS 또는 NMOS 트랜지스터의 열(series)에 연결되어 회로와 레이아웃의 단순화가 실현된다. 여기서, PMOS 트랜지스터들은 고 레벨 감마 전압 Vrj(|VTPB|와 Vdd 사이의 Vrj) 용으로 사용되고, NMOS 트랜지스터들은 저 레벨 감마 전압 Vrj(Vss와 Vdd -VTNB 사이의 Vrj)에서 구현된다. 한편, PMOS 및 NMOS의 문턱 전압(VTPB, VTNB)은 하위- Vdd(lower- Vdd) 동작을 위해 조정될 수 있다. 또한, 감마 전압 파워 라인들의 강도를 강화하기 위해 별도의 커넥션 라인이 감마 전압 Vrj에 부가되고 서로 다른 Outi를 모두 단락시킬 수 있다.
도 6은 도 5에 따른 본 발명의 일 실시예에서, k는 2n-1-1이고 m은 0인 특정 경우에 해당한다. 도 6을 참조하면, k는 디지털 코드들 중 중간값으로 선택되어, NMOS 트랜지스터들의 수량과 PMOS 트랜지스터들의 수량이 동일하며 전체 트랜지스터들의 수량을 50%까지 감소할 수 있다. 각 감마 전압은 단일 열(series)의 NMOS 트랜지스터들 또는 단일 열(series)의 PMOS 트랜지스터들에 의해 제어된다. 따라서, 도 6의 회로가 최소한의 레이아웃으로 구현될 수 있다. 또 다른 응용에 따라서는, k는 2n-1-5, m은 0으로서 다른 값이 될 수 있으며, 이 경우 또한 최소한의 레이아웃이 달성되는 것에 유의하여야 한다.
도 7은 본 발명의 일 실시예에 따른 동일 수평면상에 배치된 NMOS 및 PMOS 스위치 어레이들의 부분 레이아웃이다. 도 7을 참조하면, BDP와 BDN과 같은 코드 임플란트들이 NMOS 및PMOS 트랜지스터들의 소스 및 드레인을 연결하는데 사용된다. 따라서, 폴리 실리콘에 접점이 배치될 필요가 없어 범프 패드 피치가 감소한다. 예를 들어 0.5μm 1P2M 공정을 채택하여 종래 기술에 개시된 바와 같은 레이아웃과 비교하면, 범프 패드 피치는 (도 3에 도시된 바와 같은) 39.98μm에서 (도 7에 도시된 바와 같은) 33.4μm으로 감소한다.
도 8은 본 발명의 일 실시예에 따른 NMOS 및 PMOS 스위치 어레이들의 다른 레이아웃이다. 도 7에 도시된 바와 같은 실시예와 유사하게, 본 실시예 또한 NMOS 및 PMOS 트랜지스터들에서 BDP 및 BDN들을 구현한다. NMOS 스위치 어레이 및 PMOS 스위치 어레이에서 디지털 코드들
Figure 112006016304778-pat00086
내지
Figure 112006016304778-pat00087
및
Figure 112006016304778-pat00088
내지
Figure 112006016304778-pat00089
을 전송하기 위한 폴리 실리콘 라인들이 Vss 및 Vdd 가드 링(guard ring)들의 맞은편으로 해당하는 금속 라인들을 따라 각각 연결된다. 여기서, 가드 링들은 Vss 및 Vdd에 각각 연결된 두 개의 금속 라인을 포함하며 NMOS 및 PMOS 스위치 어레이 사이의 래치업 현상(Latchup effect)을 회피하기 위해 사용된다.
도 9는 본 발명의 일 실시예에 따른 도 8의 또다른 레이아웃이다. NMOS 스위치 어레이 및 PMOS 스위치 어레이에서 디지털 코드들
Figure 112006016304778-pat00090
내지
Figure 112006016304778-pat00091
과
Figure 112006016304778-pat00092
내지
Figure 112006016304778-pat00093
을 전송하기 위한 폴리 실리콘 라인들이 직접 연결된다. NMOS 및 PMOS 스위치 어레이 사이의 래치업 현상을 막기위해 NMOS 및 PMOS 스위치 어레이 사이에 일정한 거리를 설정한다.
도 10은 본 발명의 일 실시예에 따른 NMOS 및 PMOS 스위치 어레이의 레이아 웃이다. 도 10을 참조하면, 디코더는 제1 입력단, 제2 입력단, 출력단, NMOS 스위치 어레이 및 PMOS 스위치 어레이를 포함한다. 제1 입력단은, n이 0보다 크거나 같은 정수일 때, 복수의 입력 전압들
Figure 112006016304778-pat00094
내지
Figure 112006016304778-pat00095
을 제공한다. 제2 입력단은 디지털 신호의 복수의 디지털 코드 입력들
Figure 112006016304778-pat00096
,
Figure 112006016304778-pat00097
, ...,
Figure 112006016304778-pat00098
,
Figure 112006016304778-pat00099
을 제공한다. 출력단은 전압 신호를 수신하고 출력하는데 사용된다.
또한, NMOS 스위치 어레이는, k+1 열 2*n 행의 노드들을 포함하여, 복수의 NMOS 트랜지스터들이 디지털 신호에 따라 노드들의 일부에 배치된다. NMOS 스위치 어레이는 제1 입력단으로부터 입력 전압들
Figure 112006016304778-pat00100
내지
Figure 112006016304778-pat00101
및 제2 입력단으로부터 디지털 신호를 수신하며, 디지털 신호에 대응하여 입력 전압들
Figure 112006016304778-pat00102
내지
Figure 112006016304778-pat00103
중 하나를 출력단으로 출력한다. 여기서, k는 0 보다 크거나 같은 정수이다.
PMOS 스위치 어레이는, 2n-(k-m+1) 열 2*n 행의 노드들을 포함하며, 복수의 PMOS 트랜지스터들이 디지털 신호에 따라 노드들의 일부에 배치된다. PMOS 어레이는 제1 입력단으로부터 입력 전압들
Figure 112006016304778-pat00104
내지
Figure 112006016304778-pat00105
및 제2 입력단으로부터 디지털 신호를 수신하며, 디지털 신호에 대응하여 입력 전압들
Figure 112006016304778-pat00106
내지
Figure 112006016304778-pat00107
중 하나를 출력단으로 출력한다. 여기서, m은 0 보다 크거나 같은 정수이다.
또한, NMOS 스위치 어레이에서, 동일 열에 있는 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 NMOS 트랜지스터들의 게이트들은 모두 제2 입력단의 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 또한, 각 열의 첫 번째 NMOS 트랜지스터들의 드레인들은 제1 입력단의 입력 전압들
Figure 112006016304778-pat00108
내지
Figure 112006016304778-pat00109
중 하나에 각각 연결되고, 각 열의 마지막 NMOS 트랜지스터들의 소스들은 모두 출력단에 연결된다.
PMOS 스위치 어레이에서, 동일 열에 있는 PMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 PMOS 트랜지스터들의 게이트들은 모두 제2 입력단의 디지털 신호의 디지털 코드 입력들 중 하나에 연결된다. 또한, 각 열의 첫 번째 PMOS 트랜지스터들의 소스들은 제1 입력단의 입력 전압들
Figure 112006016304778-pat00110
내지
Figure 112006016304778-pat00111
중 하나에 각각 연결되고, 각 열의 마지막 PMOS 트랜지스터들의 드레인들은 모두 출력단에 연결된다.
본 실시예에서는, 도 8의 레이아웃 구상과 접점 장치를 적용한다. 도 9의 레이아웃 구상 또한 (도시되지는 않았으나) 도 10의 다른 레이아웃으로 적용될 수 있다. 예를 들어 0.5μm 1P2M 공정을 채택하면, BDN 및 BDP들을 사용한 레이아웃의 범프 패드 피치는 (도 7에 도시된 바와 같은) 33.4μm에서 (도 8에 도시된 바와 같은)15.86μm로 감소하고, 접점 장치를 사용한 레이아웃의 범프 패드 피치는 (도 3에 도시된 바와 같은) 39.98μm에서 (도 10에 도시된 바와 같은) 20.54μm로 감소한다.
본 발명의 도 7, 도 8 및 도 9의 설계 구상에 따르면, 레이아웃에 있어서 다 음과 같은 장점을 얻을 수 있다: (1) 범프 패드 피치가 축소되고, (2) 디지털 아날로그 컨버터를 범프 패드 피치 레이아웃에 따라 설계하고, (3) 코드 임플란트(BDN, BDP)를 갖는 정형화된 스위치 어레이를 설계하고, (4) 금속 접점 폴리 구조의 축소에 따라 레이아웃 영역이 감소한다. 또한, 회로 설계에 있어서 다음과 같은 장점을 얻을 수 있다: (1) 최대 가동(rail-to-rail) 회로, (2) 간단한 회로의 설계가 가능. 도 10에 따르면 범프 패드 피치가 축소되는 장점을 얻을 수 있다.
본 발명의 범위 및 사상을 벗어나지 않는 범위 내에서 본 발명의 구조를 다양하게 변형 및 변경할 수 있음은 당업자에 명백할 것이다. 앞선 설명의 관점에서, 다음의 청구범위 및 그 균등 범위 내에 속하는 한, 본 발명은 본 발명의 변형 및 변경을 포함하는 것으로 해석되어야 할 것이다.
앞서 설명한 바와 같다.

Claims (18)

  1. 디지털 신호를 전압 신호로 변환하기 위한 디지털 아날로그 컨버터의 디코더에 있어서,
    n은 1보다 큰 정수일 때, 복수의 입력 전압들
    Figure 112011004641427-pat00112
    내지
    Figure 112011004641427-pat00113
    을 제공하기 위한 제1 입력단;
    상기 디지털 신호의 복수의 디지털 코드 입력들을 제공하기 위한 제2 입력단;
    상기 전압 신호를 출력하기 위한 출력단;
    k는 0 보다 큰 정수이고, (2n-1)보다 작을 때, 복수의 k+1 열 N형 금속 산화막 반도체(N-type Metal-Oxide-Semiconductor: NMOS) 트랜지스터들을 포함하며, 상기 제1 입력단의 입력 전압들
    Figure 112011004641427-pat00114
    내지
    Figure 112011004641427-pat00115
    및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하여 상기 입력 전압들
    Figure 112011004641427-pat00116
    내지
    Figure 112011004641427-pat00117
    중 하나를 상기 출력단으로 출력하는 NMOS 스위치 어레이; 및
    m은 0 보다 큰 정수이고, (k+1)보다 작을 때, 복수의 2n-(k-m+1) 열 P형 금속 산화막 반도체(P-type Metal-Oxide-Semiconductor: PMOS) 트랜지스터들을 포함하며, 상기 제1 입력단의 입력 전압들
    Figure 112011004641427-pat00118
    내지
    Figure 112011004641427-pat00119
    및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하여 상기 입력 전압들
    Figure 112011004641427-pat00120
    내지
    Figure 112011004641427-pat00121
    중 하나를 상기 출력단으로 출력하는 PMOS 스위치 어레이;를 포함하는 디지털 아날로그 컨버터의 디코더.
  2. 청구항1에 있어서,
    상기 NMOS 스위치 어레이에서, 동일 열에 있는 상기 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 NMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 첫 번째 행에 있는 상기 NMOS 트랜지스터들의 드레인들은 상기 제1 입력단의 상기 입력 전압들
    Figure 112006016304778-pat00122
    내지
    Figure 112006016304778-pat00123
    중 하나에 각각 연결되고, 마지막 행에 있는 상기 NMOS 트랜지스터들의 소스들은 모두 상기 출력단에 연결되며, 상기 디지털 신호에 따라 상기 NMOS 트랜지스터들의 일부 하측에 복수의 N형 매립 확산(N-type buried diffusion: BDN)층들이 배치되어, 상기 디지털 신호가 입력되면 대응하는 상기 전압 신호가 출력되는 디지털 아날로그 컨버터의 디코더.
  3. 청구항2에 있어서,
    상기 BDN 층들은 상기 NMOS 트랜지스터들의 상기 소스와 드레인을 연결하는 디지털 아날로그 컨버터의 디코더.
  4. 청구항1에 있어서,
    상기 PMOS 스위치 어레이에서, 동일 열에 있는 상기 PMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 PMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 첫 번째 행에 있는 상기 PMOS 트랜지스터들의 소스들은 상기 제1 입력단의 상기 입력 전압들
    Figure 112006016304778-pat00124
    내지
    Figure 112006016304778-pat00125
    중 하나에 각각 연결되고, 마지막 행에 있는 상기 PMOS 트랜지스터들의 드레인은 모두 상기 출력단에 연결되며, 상기 디지털 신호에 따라 상기 PMOS 트랜지스터들의 일부 하측에 복수의 P형 매립 확산(P-type buried diffusion: BDP)층들이 배치되어, 상기 디지털 신호가 입력되면 대응하는 상기 전압 신호가 출력되는 디지털 아날로그 컨버터의 디코더.
  5. 청구항4에 있어서,
    상기 BDP 층들은 상기 PMOS 트랜지스터의 상기 소스와 드레인을 연결하는 디지털 아날로그 컨버터의 디코더.
  6. 삭제
  7. 삭제
  8. 청구항1에 있어서,
    상기 입력 전압들
    Figure 112006016304778-pat00130
    내지
    Figure 112006016304778-pat00131
    의 크기들은 VSS에서 Vdd-VTNB의 범위에 있으며, 여기서 VSS는 파워의 음 전극을 나타내고, Vdd는 파워의 양 전극을 나타내며, VTNB는 상기 NMOS의 문턱 전압을 나타내는 디지털 아날로그 컨버터의 디코더.
  9. 청구항1에 있어서,
    상기 입력 전압들
    Figure 112006016304778-pat00132
    내지
    Figure 112006016304778-pat00133
    의 크기들은 |VTPB|에서 Vdd의 범위에 있으며, 여기서 Vdd는 파워의 양 전극을 나타내고 VTPB는 상기 PMOS의 문턱 전압을 나타내는 디지털 아날로그 컨버터의 디코더.
  10. 청구항1에 있어서,
    래치업 현상을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는, 파워의 양 전극 및 음 전극에 각각 결합하는, 두 개의 가드 링이 배치되는 디지털 아날로그 컨버터의 디코더.
  11. 청구항1에 있어서,
    래치업 현상을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는 단위 길이의 공간이 확보되는 디지털 아날로그 컨버터의 디코더.
  12. 디지털 신호를 전압 신호로 변환하기 위한 디지털 아날로그 컨버터의 디코더에 있어서,
    n은 1보다 큰 정수일 때, 복수의 입력 전압들
    Figure 112011004641427-pat00134
    내지
    Figure 112011004641427-pat00135
    을 제공하기 위한 제1 입력단;
    상기 디지털 신호의 복수의 디지털 코드 입력들을 제공하기 위한 제2 입력단;
    상기 전압 신호를 출력하기 위한 출력단;
    k는 0 보다 큰 정수이고, (2n-1)보다 작을 때, 복수의 k+1 열 노드들을 포함하여, 상기 디지털 신호에 따라 상기 노드들의 일부에 복수의 NMOS 트랜지스터들을 배치하며, 상기 제1 입력단의 입력 전압들
    Figure 112011004641427-pat00136
    내지
    Figure 112011004641427-pat00137
    및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하여 상기 입력 전압들
    Figure 112011004641427-pat00138
    내지
    Figure 112011004641427-pat00139
    중 하나를 상기 출력단으로 출력하는 NMOS 스위치 어레이; 및
    m은 0 보다 큰 정수이고, (k+1)보다 작을 때, 복수의 2n-(k-m+1) 열 노드들을 포함하여, 상기 디지털 신호에 따라 상기 노드들의 일부에 복수의 PMOS 트랜지스터들을 배치하며, 상기 제1 입력단의 입력 전압들
    Figure 112011004641427-pat00140
    내지
    Figure 112011004641427-pat00141
    및 상기 제2 입력단의 상기 디지털 신호를 수신하여, 상기 디지털 신호에 대응하여 상기 입력 전압들
    Figure 112011004641427-pat00142
    내지
    Figure 112011004641427-pat00143
    중 하나를 상기 출력단으로 출력하는 PMOS 스위치 어레이;를 포함하는 디지털 아날로그 컨버터의 디코더.
  13. 청구항12에 있어서,
    상기 NMOS 스위치 어레이에서, 동일 열에 있는 상기 NMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 NMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 상기 각 열의 첫 번째 NMOS 트랜지스터들의 드레인들은 상기 제1 입력단의 상기 입력 전압들
    Figure 112006016304778-pat00144
    내지
    Figure 112006016304778-pat00145
    중 하나에 각각 연결되고, 상기 각 열의 마지막 NMOS 트랜지스터들의 소스들은 모두 상기 출력단에 연결되는 디지털 아날로그 컨버터의 디코 더.
  14. 청구항12에 있어서,
    상기 PMOS 스위치 어레이에서, 동일 열에 있는 상기 PMOS 트랜지스터들은 직렬로 연결되고, 동일 행에 있는 상기 PMOS 트랜지스터들의 게이트들은 모두 상기 제2 입력단의 상기 디지털 신호의 디지털 코드 입력들 중 하나에 연결되며, 상기 각 열의 첫 번째 PMOS 트랜지스터들의 소스들은 상기 제1 입력단의 상기 입력 전압들
    Figure 112006016304778-pat00146
    내지
    Figure 112006016304778-pat00147
    중 하나에 각각 연결되고, 상기 각 열의 마지막 PMOS 트랜지스터들의 드레인들은 모두 상기 출력단에 연결되는 디지털 아날로그 컨버터의 디코더.
  15. 청구항12에 있어서,
    상기 입력 전압들
    Figure 112006016304778-pat00148
    내지
    Figure 112006016304778-pat00149
    의 크기들은 VSS에서 Vdd-VTNB의 범위에 있으며, 여기서 VSS는 파워의 음 전극을 나타내고, Vdd는 파워의 양 전극을 나타내며, VTNB는 상기 NMOS의 문턱 전압을 나타내는 디지털 아날로그 컨버터의 디코더.
  16. 청구항12에 있어서,
    상기 입력 전압들
    Figure 112006016304778-pat00150
    내지
    Figure 112006016304778-pat00151
    의 크기들은 |VTPB|에서 Vdd의 범위에 있으며, 여기서 Vdd는 파워의 양 전극을 나타내고 VTPB는 상기 PMOS의 문턱 전압을 나타내는 디지털 아날로그 컨버터의 디코더.
  17. 청구항12에 있어서,
    래치업 현상을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는, 파워의 양 전극 및 음 전극에 각각 결합하는, 두 개의 가드 링이 배치되는 디지털 아날로그 컨버터의 디코더.
  18. 청구항12에 있어서,
    래치업 현상을 회피하기 위해 상기 NMOS 및 PMOS 스위치 어레이 사이에는 단위 길이의 공간이 확보되는 디지털 아날로그 컨버터의 디코더.
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