JPH11215002A - デコーダ回路およびこれを用いた液晶表示装置、並びにデコーダ回路の製造方法 - Google Patents
デコーダ回路およびこれを用いた液晶表示装置、並びにデコーダ回路の製造方法Info
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- JPH11215002A JPH11215002A JP921998A JP921998A JPH11215002A JP H11215002 A JPH11215002 A JP H11215002A JP 921998 A JP921998 A JP 921998A JP 921998 A JP921998 A JP 921998A JP H11215002 A JPH11215002 A JP H11215002A
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Abstract
(57)【要約】
【課題】 ４ビットのディジタルデータをデコードする
ためには、ビット数の２倍の８本の相補データラインを
必要とし、またＰＭＯＳトランジスタを複数個パラレル
に接続しているために、レイアウトスペースを多くと
る。 【解決手段】 ＮＭＯＳトランジスタ群３５およびＰＭ
ＯＳトランジスタ群３６を設け、これらＭＯＳトランジ
スタ群３５，３６の各トランジスタのゲートをデータラ
イン３１〜３４に接続するとともに、ＮＭＯＳトランジ
スタ群３５の第１トランジスタＮ１のソースを負側電源
ＶＳＳに、ＰＭＯＳトランジスタ群３６の第１トランジ
スタＰ１のソースを正側電源ＶＤＤにそれぞれ接続す
る。そして、ノードＡを伝達用ＮＭＯＳトランジスタＮ
５およびプルアップ用高抵抗Ｒ１を介して正側電源ＶＤ
Ｄに、ノードＢを伝達用ＰＭＯＳトランジスタＰ５およ
びプルダウン用高抵抗Ｒ２を介して負側電源ＶＳＳにそ
れぞれ接続する。
ためには、ビット数の２倍の８本の相補データラインを
必要とし、またＰＭＯＳトランジスタを複数個パラレル
に接続しているために、レイアウトスペースを多くと
る。 【解決手段】 ＮＭＯＳトランジスタ群３５およびＰＭ
ＯＳトランジスタ群３６を設け、これらＭＯＳトランジ
スタ群３５，３６の各トランジスタのゲートをデータラ
イン３１〜３４に接続するとともに、ＮＭＯＳトランジ
スタ群３５の第１トランジスタＮ１のソースを負側電源
ＶＳＳに、ＰＭＯＳトランジスタ群３６の第１トランジ
スタＰ１のソースを正側電源ＶＤＤにそれぞれ接続す
る。そして、ノードＡを伝達用ＮＭＯＳトランジスタＮ
５およびプルアップ用高抵抗Ｒ１を介して正側電源ＶＤ
Ｄに、ノードＢを伝達用ＰＭＯＳトランジスタＰ５およ
びプルダウン用高抵抗Ｒ２を介して負側電源ＶＳＳにそ
れぞれ接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、デコーダ回路およ
びこれを駆動回路の一部として用いた液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）、並びに
デコーダ回路の製造方法に関する。
びこれを駆動回路の一部として用いた液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）、並びに
デコーダ回路の製造方法に関する。
【０００２】
【従来の技術】駆動回路系がポリシリコンＴＦＴ(Thin
Film Transistor;薄膜トランジスタ）で画素（液晶セ
ル）系と一体的に形成されるいわゆる駆動回路一体型Ｌ
ＣＤを作る場合、ポリシリコンＴＦＴの諸特性が結晶シ
リコンよりも劣るため、どうしても高い電源電圧やクロ
ックパルス電圧が必要となっているのが現状である。代
表的には、電源電圧ＶＤＤがＶＤＤ＞１３Ｖである。
Film Transistor;薄膜トランジスタ）で画素（液晶セ
ル）系と一体的に形成されるいわゆる駆動回路一体型Ｌ
ＣＤを作る場合、ポリシリコンＴＦＴの諸特性が結晶シ
リコンよりも劣るため、どうしても高い電源電圧やクロ
ックパルス電圧が必要となっているのが現状である。代
表的には、電源電圧ＶＤＤがＶＤＤ＞１３Ｖである。
【０００３】現在、低消費電力のモバイルコンピュータ
の開発、商品化が活発であるが、この用途での必要条件
は低消費電力化である。しかし、先述したように、ＶＤ
Ｄ＞１３Ｖ等で使用する場合には消費電力が大きく、か
つ入力するタイミング系にも高電圧が必要であるため、
ＬＣＤパネル外部若しくは内部でＴＴＬレベル若しくは
２．７Ｖ系のクロックを１３Ｖ系に昇圧する必要があ
る。したがって、昇圧回路を用いることに伴って、シス
テム的にも消費電力が増大するばかりでなく、不要輻射
も問題となる。
の開発、商品化が活発であるが、この用途での必要条件
は低消費電力化である。しかし、先述したように、ＶＤ
Ｄ＞１３Ｖ等で使用する場合には消費電力が大きく、か
つ入力するタイミング系にも高電圧が必要であるため、
ＬＣＤパネル外部若しくは内部でＴＴＬレベル若しくは
２．７Ｖ系のクロックを１３Ｖ系に昇圧する必要があ
る。したがって、昇圧回路を用いることに伴って、シス
テム的にも消費電力が増大するばかりでなく、不要輻射
も問題となる。
【０００４】一方、液晶駆動法で一般に知られているコ
モン反転駆動法を用いると、駆動回路系は５Ｖ程度のダ
イナミックレンジで済むことになる。ここに、コモン反
転駆動法とは、入力信号と逆相に対向電極を振ることに
よって実効的な外部からの入力ビデオ信号を約１／２に
低減できる駆動法を言う。モバイルＬＣＤの低消費電力
化のためには、このコモン反転駆動法が有力なのである
が、駆動回路系がデバイス実力の観点から低消費電力Ｌ
ＣＤへの展開にとっては大きな阻害要因となっている。
モン反転駆動法を用いると、駆動回路系は５Ｖ程度のダ
イナミックレンジで済むことになる。ここに、コモン反
転駆動法とは、入力信号と逆相に対向電極を振ることに
よって実効的な外部からの入力ビデオ信号を約１／２に
低減できる駆動法を言う。モバイルＬＣＤの低消費電力
化のためには、このコモン反転駆動法が有力なのである
が、駆動回路系がデバイス実力の観点から低消費電力Ｌ
ＣＤへの展開にとっては大きな阻害要因となっている。
【０００５】ところで、ディジタルインターフェース内
蔵ＬＣＤの場合、入力されるデータは２．７Ｖ系である
ので、その駆動回路において、データラッチ回路でラッ
チされたデータをデコードし、信号ラインに出力するデ
コーダ回路を１３Ｖ系で構成すると、入力データのレベ
ルをシフトするレベルシフト回路を必要とし、システム
構成面でも、回路規模・消費電力の観点から好ましくな
い。
蔵ＬＣＤの場合、入力されるデータは２．７Ｖ系である
ので、その駆動回路において、データラッチ回路でラッ
チされたデータをデコードし、信号ラインに出力するデ
コーダ回路を１３Ｖ系で構成すると、入力データのレベ
ルをシフトするレベルシフト回路を必要とし、システム
構成面でも、回路規模・消費電力の観点から好ましくな
い。
【０００６】図９に、デコーダ回路の従来例を、例えば
４ビットのディジタルデータをデコードする場合を例に
採って説明する。
４ビットのディジタルデータをデコードする場合を例に
採って説明する。
【０００７】４ビットのデータｂ０〜ｂ３をデコードす
るために、８本の相補データライン１０１〜１０８が配
線されている。そして、例えばデータ“００００”のと
きに基準電圧ｖ１を選択する回路系においては、データ
ｂ０ｘ〜ｂ３ｘがＮＡＮＤ回路１１１の４入力となり、
このＮＡＮＤ回路１１１の出力Ｑｘとインバータ１１２
を経た反転出力Ｑが、基準電圧ｖ１を選択するＣＭＯＳ
スイッチ１１３の制御入力となる。ＣＭＯＳスイッチ１
１３で選択された基準電圧ｖ１は、ＬＣＤパネルの各画
素（液晶セル）が列単位で接続された信号ラインへ供給
される。
るために、８本の相補データライン１０１〜１０８が配
線されている。そして、例えばデータ“００００”のと
きに基準電圧ｖ１を選択する回路系においては、データ
ｂ０ｘ〜ｂ３ｘがＮＡＮＤ回路１１１の４入力となり、
このＮＡＮＤ回路１１１の出力Ｑｘとインバータ１１２
を経た反転出力Ｑが、基準電圧ｖ１を選択するＣＭＯＳ
スイッチ１１３の制御入力となる。ＣＭＯＳスイッチ１
１３で選択された基準電圧ｖ１は、ＬＣＤパネルの各画
素（液晶セル）が列単位で接続された信号ラインへ供給
される。
【０００８】ＮＡＮＤ回路１１１およびインバータ１１
２の具体的な回路構成の一例を図１０に示す。同図にお
いて、ＮＡＮＤ回路１１１は、各ソースが正側電源ｖｄ
ｄに接続されて互いに並列に接続された４個のＰＭＯＳ
トランジスタＰ１０１〜Ｐ１０４と、これらＰＭＯＳト
ランジスタＰ１０１〜Ｐ１０４の各ドレイン共通接続点
と負側電源ｖｓｓの間に直列に接続された４個のＮＭＯ
ＳトランジスタＮ１０１〜Ｎ１０４とから構成されてい
る。
２の具体的な回路構成の一例を図１０に示す。同図にお
いて、ＮＡＮＤ回路１１１は、各ソースが正側電源ｖｄ
ｄに接続されて互いに並列に接続された４個のＰＭＯＳ
トランジスタＰ１０１〜Ｐ１０４と、これらＰＭＯＳト
ランジスタＰ１０１〜Ｐ１０４の各ドレイン共通接続点
と負側電源ｖｓｓの間に直列に接続された４個のＮＭＯ
ＳトランジスタＮ１０１〜Ｎ１０４とから構成されてい
る。
【０００９】そして、ＰＭＯＳトランジスタＰ１０１の
ゲートとＮＭＯＳトランジスタＮ１０１のゲートが、Ｐ
ＭＯＳトランジスタＰ１０２のゲートとＮＭＯＳトラン
ジスタＮ１０２のゲートが、ＰＭＯＳトランジスタＰ１
０３のゲートとＮＭＯＳトランジスタＮ１０３のゲート
が、ＰＭＯＳトランジスタＰ１０４のゲートとＮＭＯＳ
トランジスタＮ１０４のゲートがそれぞれ、８本のデー
タライン１０１〜１０８のうちのデコード値に対応した
データラインに共通に接続され、ＰＭＯＳトランジスタ
Ｐ１０１〜Ｐ１０４の各ドレインとＮＭＯＳトランジス
タＮ１０１のドレインとの共通接続点から出力Ｑｘが導
出される。
ゲートとＮＭＯＳトランジスタＮ１０１のゲートが、Ｐ
ＭＯＳトランジスタＰ１０２のゲートとＮＭＯＳトラン
ジスタＮ１０２のゲートが、ＰＭＯＳトランジスタＰ１
０３のゲートとＮＭＯＳトランジスタＮ１０３のゲート
が、ＰＭＯＳトランジスタＰ１０４のゲートとＮＭＯＳ
トランジスタＮ１０４のゲートがそれぞれ、８本のデー
タライン１０１〜１０８のうちのデコード値に対応した
データラインに共通に接続され、ＰＭＯＳトランジスタ
Ｐ１０１〜Ｐ１０４の各ドレインとＮＭＯＳトランジス
タＮ１０１のドレインとの共通接続点から出力Ｑｘが導
出される。
【００１０】図１１に、上記構成のデコーダ回路の単位
回路のレイアウト例を示す。図中、図９および図１０と
同等部分には同一符号を付して示してある。
回路のレイアウト例を示す。図中、図９および図１０と
同等部分には同一符号を付して示してある。
【００１１】
【発明が解決しようとする課題】上述したことから明ら
かなように、従来のデコーダ回路では、４ビットのディ
ジタルデータをデコードするためには、ビット数の２倍
の８本の相補データライン１０１〜１０８を必要とし、
またＰＭＯＳトランジスタを複数個パラレルに接続して
いるために、レイアウトスペースを多くとることにな
る。
かなように、従来のデコーダ回路では、４ビットのディ
ジタルデータをデコードするためには、ビット数の２倍
の８本の相補データライン１０１〜１０８を必要とし、
またＰＭＯＳトランジスタを複数個パラレルに接続して
いるために、レイアウトスペースを多くとることにな
る。
【００１２】特に、ディジタルインターフェース機能内
蔵のＬＣＤにおいては、デコーダ回路をＬＣＤパネルの
サイズ、水平画素数で規定される非常に微細な領域にレ
イアウトする必要がある。そのため、デコードするビッ
ト数の２倍の配線幅をレイアウトし、かつＰＭＯＳトラ
ンジスタをパラレルにレイアウトするのが非常に困難で
ある。
蔵のＬＣＤにおいては、デコーダ回路をＬＣＤパネルの
サイズ、水平画素数で規定される非常に微細な領域にレ
イアウトする必要がある。そのため、デコードするビッ
ト数の２倍の配線幅をレイアウトし、かつＰＭＯＳトラ
ンジスタをパラレルにレイアウトするのが非常に困難で
ある。
【００１３】また、仮にレイアウトできたとしても、Ｌ
ＣＤパネルの水平方向のサイズは決まっているので、デ
コーダ回路の縦方向（垂直方向）の長さの増大を招くこ
とになる。その結果、デコーダ回路ブロックの専有面積
は大きなものとなり、額縁の大きなＬＣＤパネルとなっ
てしまう。
ＣＤパネルの水平方向のサイズは決まっているので、デ
コーダ回路の縦方向（垂直方向）の長さの増大を招くこ
とになる。その結果、デコーダ回路ブロックの専有面積
は大きなものとなり、額縁の大きなＬＣＤパネルとなっ
てしまう。
【００１４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、小面積でかつ容易な
レイアウトで実現可能なデコーダ回路およびこれを用い
た液晶表示装置、並びにデコーダ回路の製造方法を提供
することにある。
であり、その目的とするところは、小面積でかつ容易な
レイアウトで実現可能なデコーダ回路およびこれを用い
た液晶表示装置、並びにデコーダ回路の製造方法を提供
することにある。
【００１５】
【課題を解決するための手段】本発明によるデコーダ回
路は、入力データのビット数に対応した数のトランジス
タをシリーズに接続されてなるＮＭＯＳトランジスタ群
およびＰＭＯＳトランジスタ群を設け、これらＭＯＳト
ランジスタ群の各トランジスタのゲートをデータライン
に接続するとともに、ＮＭＯＳトランジスタ群の第１ト
ランジスタのソースを負側電源に、ＰＭＯＳトランジス
タ群の第１トランジスタのソースを正側電源にそれぞれ
接続する。
路は、入力データのビット数に対応した数のトランジス
タをシリーズに接続されてなるＮＭＯＳトランジスタ群
およびＰＭＯＳトランジスタ群を設け、これらＭＯＳト
ランジスタ群の各トランジスタのゲートをデータライン
に接続するとともに、ＮＭＯＳトランジスタ群の第１ト
ランジスタのソースを負側電源に、ＰＭＯＳトランジス
タ群の第１トランジスタのソースを正側電源にそれぞれ
接続する。
【００１６】また、ＮＭＯＳトランジスタ群の第Ｎトラ
ンジスタのドレインにソースが接続され、ＰＭＯＳトラ
ンジスタ群の第Ｎトランジスタのドレインにゲートが接
続された伝達用ＮＭＯＳトランジスタと、ＰＭＯＳトラ
ンジスタ群の第Ｎトランジスタのドレインにドレインが
接続され、ＮＭＯＳトランジスタ群の第Ｎトランジスタ
のドレインにゲートが接続された伝達用ＰＭＯＳトラン
ジスタとを設けるとともに、伝達用ＮＭＯＳトランジス
タのドレインと正側電源の間に第１の高インピーダンス
素子を接続し、伝達用ＰＭＯＳトランジスタのソースと
負側電源の間に第２の高インピーダンス素子を接続す
る。
ンジスタのドレインにソースが接続され、ＰＭＯＳトラ
ンジスタ群の第Ｎトランジスタのドレインにゲートが接
続された伝達用ＮＭＯＳトランジスタと、ＰＭＯＳトラ
ンジスタ群の第Ｎトランジスタのドレインにドレインが
接続され、ＮＭＯＳトランジスタ群の第Ｎトランジスタ
のドレインにゲートが接続された伝達用ＰＭＯＳトラン
ジスタとを設けるとともに、伝達用ＮＭＯＳトランジス
タのドレインと正側電源の間に第１の高インピーダンス
素子を接続し、伝達用ＰＭＯＳトランジスタのソースと
負側電源の間に第２の高インピーダンス素子を接続す
る。
【００１７】上記構成のデコーダ回路において、ＮＭＯ
Ｓトランジスタ群およびＰＭＯＳトランジスタ群の各ト
ランジスタのドレインおよびソースをデコード値に対応
して短絡することで、そのデコード値に対応してＮＭＯ
Ｓトランジスタ群およびＰＭＯＳトランジスタ群の各ト
ランジスタが導通状態となり、負側の電源電位および正
側の電源電位をそれぞれＭＯＳトランジスタ群の各第４
トランジスタのドレインに与える。すると、これらのド
レイン電位に応じて伝達用のＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタが導通状態となり、各ドレイン
電位をデコード出力として伝達する。
Ｓトランジスタ群およびＰＭＯＳトランジスタ群の各ト
ランジスタのドレインおよびソースをデコード値に対応
して短絡することで、そのデコード値に対応してＮＭＯ
Ｓトランジスタ群およびＰＭＯＳトランジスタ群の各ト
ランジスタが導通状態となり、負側の電源電位および正
側の電源電位をそれぞれＭＯＳトランジスタ群の各第４
トランジスタのドレインに与える。すると、これらのド
レイン電位に応じて伝達用のＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタが導通状態となり、各ドレイン
電位をデコード出力として伝達する。
【００１８】本発明による液晶表示装置は、その駆動回
路において、ディジタル入力データをデコードし、信号
ラインへ供給するためのデコーダ回路として、上記構成
のデコーダ回路を用いる。
路において、ディジタル入力データをデコードし、信号
ラインへ供給するためのデコーダ回路として、上記構成
のデコーダ回路を用いる。
【００１９】本発明によるデコーダ回路の製造方法は、
複数個のＭＯＳトランジスタがシリーズに接続されてな
るＭＯＳトランジスタ群を備え、このＭＯＳトランジス
タ群の各トランジスタのドレインおよびソースがデコー
ド値に対応して接続されてなるデコーダ回路において、
複数個のゲート層を一定のピッチに配するとともに、ト
ランジスタ活性層をゲート層に沿って張り出させ、この
トランジスタ活性層の張り出し部分にて各トランジスタ
のドレイン領域とソース領域とを短絡するようにする。
複数個のＭＯＳトランジスタがシリーズに接続されてな
るＭＯＳトランジスタ群を備え、このＭＯＳトランジス
タ群の各トランジスタのドレインおよびソースがデコー
ド値に対応して接続されてなるデコーダ回路において、
複数個のゲート層を一定のピッチに配するとともに、ト
ランジスタ活性層をゲート層に沿って張り出させ、この
トランジスタ活性層の張り出し部分にて各トランジスタ
のドレイン領域とソース領域とを短絡するようにする。
【００２０】上記の製造方法によれば、各トランジスタ
のドレイン領域とソース領域にコンタクト部を設けてメ
タル層とコンタクトをとらなくても、ドレイン領域とソ
ース領域とを短絡できる。したがって、ゲート層のピッ
チを最小ピッチとすることができるため、トランジスタ
の配列方向における回路サイズを縮小化できる。その結
果、デコーダ回路のレイアウトスペースを小さくでき
る。
のドレイン領域とソース領域にコンタクト部を設けてメ
タル層とコンタクトをとらなくても、ドレイン領域とソ
ース領域とを短絡できる。したがって、ゲート層のピッ
チを最小ピッチとすることができるため、トランジスタ
の配列方向における回路サイズを縮小化できる。その結
果、デコーダ回路のレイアウトスペースを小さくでき
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型ＬＣＤの一般的な構成
例を示す概略構成図である。
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型ＬＣＤの一般的な構成
例を示す概略構成図である。
【００２２】図１において、複数行分のゲートバスライ
ン１１の各々と複数列分の信号ライン（ソースライン）
１２の各々の交差部には、複数個の画素１３が行列状に
２次元配置されている。これら画素１３の各々は、ゲー
トバスライン１１にゲート電極が、信号ライン１２にソ
ース電極がそれぞれ接続されたＴＦＴ（薄膜トランジス
タ）１４と、このＴＦＴ１４のドレイン電極に画素電極
が接続された液晶セル１５と、当該ドレイン電極に一方
の電極が接続された補助容量１６とから構成されてい
る。補助容量１６の他方の電極にはコモン電圧Ｖｃｏｍ
が印加される。
ン１１の各々と複数列分の信号ライン（ソースライン）
１２の各々の交差部には、複数個の画素１３が行列状に
２次元配置されている。これら画素１３の各々は、ゲー
トバスライン１１にゲート電極が、信号ライン１２にソ
ース電極がそれぞれ接続されたＴＦＴ（薄膜トランジス
タ）１４と、このＴＦＴ１４のドレイン電極に画素電極
が接続された液晶セル１５と、当該ドレイン電極に一方
の電極が接続された補助容量１６とから構成されてい
る。補助容量１６の他方の電極にはコモン電圧Ｖｃｏｍ
が印加される。
【００２３】複数個の画素１３の各々は、列単位で選択
して駆動するためのソースドライバ（水平駆動回路）１
７および行単位で選択して駆動するためのスキャンドラ
イバ（垂直駆動回路）１８によって駆動される。このソ
ースドライバ７およびスキャンドライバ１８は、水平方
向および垂直方向に順次走査するための走査回路を内蔵
しており、この走査回路としてシフトレジスタが用いら
れる。
して駆動するためのソースドライバ（水平駆動回路）１
７および行単位で選択して駆動するためのスキャンドラ
イバ（垂直駆動回路）１８によって駆動される。このソ
ースドライバ７およびスキャンドライバ１８は、水平方
向および垂直方向に順次走査するための走査回路を内蔵
しており、この走査回路としてシフトレジスタが用いら
れる。
【００２４】図２は、ディジタルインタ−フェ−ス型の
ソースドライバの一例を示す構成図である。このディジ
タルインタ−フェ−ス型ソースドライバは、アドレスパ
ルスであるデータラッチパルスを順次出力する水平シフ
トレジスタ２１と、入力されるディジタルデータを水平
シフトレジスタ２１から順次出力されるデータラッチパ
ルスに同期してラッチするデータラッチ回路２２と、こ
のデータラッチ回路２２にラッチされたデータをデコー
ドし、信号ライン１２に出力するデコーダ回路２３とか
ら構成されている。
ソースドライバの一例を示す構成図である。このディジ
タルインタ−フェ−ス型ソースドライバは、アドレスパ
ルスであるデータラッチパルスを順次出力する水平シフ
トレジスタ２１と、入力されるディジタルデータを水平
シフトレジスタ２１から順次出力されるデータラッチパ
ルスに同期してラッチするデータラッチ回路２２と、こ
のデータラッチ回路２２にラッチされたデータをデコー
ドし、信号ライン１２に出力するデコーダ回路２３とか
ら構成されている。
【００２５】上述したことから明らかなように、ディジ
タルインタ−フェ−ス型のソースドライバの場合には、
入力されるディジタルデータをデータラッチ回路２２で
１ライン分ラッチし、この１ライン分のデータをデコー
ドし、信号ライン１２へ供給するためのデコーダ回路２
３を必要とする。本発明に係るデコーダ回路は、このデ
コーダ回路２３として用いて好適なものである。
タルインタ−フェ−ス型のソースドライバの場合には、
入力されるディジタルデータをデータラッチ回路２２で
１ライン分ラッチし、この１ライン分のデータをデコー
ドし、信号ライン１２へ供給するためのデコーダ回路２
３を必要とする。本発明に係るデコーダ回路は、このデ
コーダ回路２３として用いて好適なものである。
【００２６】図３は、例えば４ビットのディジタルデー
タＢ０〜Ｂ３をデコードし、対応する基準電圧Ｖｎを選
択する基準電圧選択型デコーダ回路に適用された本発明
の第１実施形態を示す回路図である。なお、ここでは、
入力データが“１１００”のときに基準電圧Ｖ２を選択
する回路系の回路構成を例に採って説明する。
タＢ０〜Ｂ３をデコードし、対応する基準電圧Ｖｎを選
択する基準電圧選択型デコーダ回路に適用された本発明
の第１実施形態を示す回路図である。なお、ここでは、
入力データが“１１００”のときに基準電圧Ｖ２を選択
する回路系の回路構成を例に採って説明する。
【００２７】図３において、入力データＢ０〜Ｂ３のビ
ット数に対応した４個のＮＭＯＳトランジスタＮ１〜Ｎ
４が互いにシリーズに接続され、かつ各ゲートが入力デ
ータＢ０〜Ｂ３のデータライン３１〜３４にそれぞれ接
続されてＮＭＯＳトランジスタ群３５を構成している。
このＮＭＯＳトランジスタ群３５において、デコード値
“１１００”に対応して第３，第４トランジスタＮ３，
Ｎ４の各ドレインおよびソースが短絡されている。
ット数に対応した４個のＮＭＯＳトランジスタＮ１〜Ｎ
４が互いにシリーズに接続され、かつ各ゲートが入力デ
ータＢ０〜Ｂ３のデータライン３１〜３４にそれぞれ接
続されてＮＭＯＳトランジスタ群３５を構成している。
このＮＭＯＳトランジスタ群３５において、デコード値
“１１００”に対応して第３，第４トランジスタＮ３，
Ｎ４の各ドレインおよびソースが短絡されている。
【００２８】同様にして、４個のＰＭＯＳトランジスタ
Ｐ１〜Ｐ４が互いにシリーズに接続され、かつ各ゲート
が入力データＢ０〜Ｂ３のデータライン３１〜３４にそ
れぞれ接続されてＰＭＯＳトランジスタ群３６を構成し
ている。このＰＭＯＳトランジスタ群３６において、デ
コード値“１１００”に対応して第１，第２トランジス
タＰ１，Ｐ２の各ドレインおよびソースが短絡されてい
る。
Ｐ１〜Ｐ４が互いにシリーズに接続され、かつ各ゲート
が入力データＢ０〜Ｂ３のデータライン３１〜３４にそ
れぞれ接続されてＰＭＯＳトランジスタ群３６を構成し
ている。このＰＭＯＳトランジスタ群３６において、デ
コード値“１１００”に対応して第１，第２トランジス
タＰ１，Ｐ２の各ドレインおよびソースが短絡されてい
る。
【００２９】そして、ＮＭＯＳトランジスタ群３５の第
１トランジスタＮ１のソースが負側電源ＶＳＳ（例え
ば、ＧＮＤ）に、第４トランジスタＮ４のドレインが伝
達用ＮＭＯＳトランジスタＮ５のソースにそれぞれ接続
されている。伝達用ＮＭＯＳトランジスタＮ５は、その
ゲートがＰＭＯＳトランジスタ群３６の第４トランジス
タＰ４のドレインに接続され、ＮＭＯＳトランジスタ群
３５の第４トランジスタＮ４のドレイン電位をそのドレ
イン側に伝達する作用をなす。
１トランジスタＮ１のソースが負側電源ＶＳＳ（例え
ば、ＧＮＤ）に、第４トランジスタＮ４のドレインが伝
達用ＮＭＯＳトランジスタＮ５のソースにそれぞれ接続
されている。伝達用ＮＭＯＳトランジスタＮ５は、その
ゲートがＰＭＯＳトランジスタ群３６の第４トランジス
タＰ４のドレインに接続され、ＮＭＯＳトランジスタ群
３５の第４トランジスタＮ４のドレイン電位をそのドレ
イン側に伝達する作用をなす。
【００３０】また、ＰＭＯＳトランジスタ群３６の第１
トランジスタＰ１のソースが正側電源ＶＤＤに、第４ト
ランジスタＰ４のドレインが伝達用ＰＭＯＳトランジス
タＰ４のドレインにそれぞれ接続されている。伝達用Ｐ
ＭＯＳトランジスタＰ４は、そのゲートがＮＭＯＳトラ
ンジスタ群３５の第４トランジスタＮ４のドレインに接
続され、ＰＭＯＳトランジスタ群３６の第４トランジス
タＰ４のドレイン電位をそのソース側に伝達する作用を
なす。
トランジスタＰ１のソースが正側電源ＶＤＤに、第４ト
ランジスタＰ４のドレインが伝達用ＰＭＯＳトランジス
タＰ４のドレインにそれぞれ接続されている。伝達用Ｐ
ＭＯＳトランジスタＰ４は、そのゲートがＮＭＯＳトラ
ンジスタ群３５の第４トランジスタＮ４のドレインに接
続され、ＰＭＯＳトランジスタ群３６の第４トランジス
タＰ４のドレイン電位をそのソース側に伝達する作用を
なす。
【００３１】伝達用ＮＭＯＳトランジスタＮ５のドレイ
ンと正側電源ＶＤＤの間にはプルアップ抵抗Ｒ１が、伝
達用ＰＭＯＳトランジスタＰ５のソースと負側電源ＶＳ
Ｓの間にはプルダウン抵抗Ｒ２がそれぞれ接続されてい
る。これら抵抗Ｒ１，Ｒ２としては、本回路系が選択さ
れているときには貫通電流が流れることから、例えばト
ランジスタ活性層と同一の部材または同一の部材の不純
物濃度を低減した部材によって形成された高抵抗素子が
高インピーダンス素子として用いられる。
ンと正側電源ＶＤＤの間にはプルアップ抵抗Ｒ１が、伝
達用ＰＭＯＳトランジスタＰ５のソースと負側電源ＶＳ
Ｓの間にはプルダウン抵抗Ｒ２がそれぞれ接続されてい
る。これら抵抗Ｒ１，Ｒ２としては、本回路系が選択さ
れているときには貫通電流が流れることから、例えばト
ランジスタ活性層と同一の部材または同一の部材の不純
物濃度を低減した部材によって形成された高抵抗素子が
高インピーダンス素子として用いられる。
【００３２】ここで、プルアップ抵抗Ｒ１およびプルダ
ウン抵抗Ｒ２の各抵抗値をＲＬとしたとき、この抵抗値
ＲＬに必要とされる条件は、ＮＭＯＳトランジスタＮ１
〜Ｎ５、ＰＭＯＳトランジスタＰ１〜Ｐ５の各オン抵
抗、オフ抵抗をＲｏｎ，Ｒｏｆｆ、入力データのビット
数をＮとすると、（Ｎ＋１）Ｒｏｎ≪ＲＬ，Ｒｏｆｆ≫
ＲＬを満たす必要がある。
ウン抵抗Ｒ２の各抵抗値をＲＬとしたとき、この抵抗値
ＲＬに必要とされる条件は、ＮＭＯＳトランジスタＮ１
〜Ｎ５、ＰＭＯＳトランジスタＰ１〜Ｐ５の各オン抵
抗、オフ抵抗をＲｏｎ，Ｒｏｆｆ、入力データのビット
数をＮとすると、（Ｎ＋１）Ｒｏｎ≪ＲＬ，Ｒｏｆｆ≫
ＲＬを満たす必要がある。
【００３３】また、デコード出力によって基準電圧Ｖ２
を選択するための例えばＣＭＯＳ構成の選択スイッチ３
７が設けられており、そのＰＭＯＳトランジスタＰ６の
ゲートはＮＭＯＳトランジスタＮ５のドレインに、ＮＭ
ＯＳトランジスタＮ６のゲートはＰＭＯＳトランジスタ
Ｐ５のソースにそれぞれ接続されている。
を選択するための例えばＣＭＯＳ構成の選択スイッチ３
７が設けられており、そのＰＭＯＳトランジスタＰ６の
ゲートはＮＭＯＳトランジスタＮ５のドレインに、ＮＭ
ＯＳトランジスタＮ６のゲートはＰＭＯＳトランジスタ
Ｐ５のソースにそれぞれ接続されている。
【００３４】なお、選択スイッチ３７としては、ＣＭＯ
Ｓ構成のものに限られるものではなく、ゲートがＰＭＯ
ＳトランジスタＰ５のソースに接続されたＮＭＯＳトラ
ンジスタのみの構成、またはゲートがＮＭＯＳトランジ
スタＮ５のドレインに接続されたＰＭＯＳトランジスタ
のみの構成のものであっても良い。
Ｓ構成のものに限られるものではなく、ゲートがＰＭＯ
ＳトランジスタＰ５のソースに接続されたＮＭＯＳトラ
ンジスタのみの構成、またはゲートがＮＭＯＳトランジ
スタＮ５のドレインに接続されたＰＭＯＳトランジスタ
のみの構成のものであっても良い。
【００３５】以上により、入力データが“１１００”の
ときに基準電圧Ｖ２を選択する回路系が構成されてい
る。なお、他の回路系については、ＮＭＯＳトランジス
タ群およびＰＭＯＳトランジスタ群において、ドレイン
およびソースが短絡されるトランジスタが異なるのみで
あり、基本的な回路構成は同じである。
ときに基準電圧Ｖ２を選択する回路系が構成されてい
る。なお、他の回路系については、ＮＭＯＳトランジス
タ群およびＰＭＯＳトランジスタ群において、ドレイン
およびソースが短絡されるトランジスタが異なるのみで
あり、基本的な回路構成は同じである。
【００３６】すなわち、デコード値“００００”の回路
系では、ＮＭＯＳトランジスタ群の全てのトランジスタ
が短絡され、ＰＭＯＳトランジスタ群については短絡さ
れるトランジスタはない。デコード値“１１１０”の回
路系では、ＮＭＯＳトランジスタ群の第４トランジスタ
のみが短絡され、ＰＭＯＳトランジスタ群の第１〜第３
トランジスタが短絡される。
系では、ＮＭＯＳトランジスタ群の全てのトランジスタ
が短絡され、ＰＭＯＳトランジスタ群については短絡さ
れるトランジスタはない。デコード値“１１１０”の回
路系では、ＮＭＯＳトランジスタ群の第４トランジスタ
のみが短絡され、ＰＭＯＳトランジスタ群の第１〜第３
トランジスタが短絡される。
【００３７】デコード“１０００”の回路系では、ＮＭ
ＯＳトランジスタ群の第２〜第４トランジスタが短絡さ
れ、ＰＭＯＳトランジスタ群の第１トランジスタが短絡
される。デコード“００１１”の回路系では、ＮＭＯＳ
トランジスタ群の第１，第２トランジスタが短絡され、
ＰＭＯＳトランジスタ群の第３，第４トランジスタが短
絡される。デコード値“１１１１”の回路系では、ＰＭ
ＯＳトランジスタ群の全てのトランジスタが短絡され、
ＮＭＯＳトランジスタ群については短絡されるトランジ
スタはない。
ＯＳトランジスタ群の第２〜第４トランジスタが短絡さ
れ、ＰＭＯＳトランジスタ群の第１トランジスタが短絡
される。デコード“００１１”の回路系では、ＮＭＯＳ
トランジスタ群の第１，第２トランジスタが短絡され、
ＰＭＯＳトランジスタ群の第３，第４トランジスタが短
絡される。デコード値“１１１１”の回路系では、ＰＭ
ＯＳトランジスタ群の全てのトランジスタが短絡され、
ＮＭＯＳトランジスタ群については短絡されるトランジ
スタはない。
【００３８】次に、上記構成の回路動作の動作原理につ
いて、（１１００）デコードの回路系を例に採って説明
する。
いて、（１１００）デコードの回路系を例に採って説明
する。
【００３９】先ず、ディジタルデータ（１１００）が入
力された場合には、ＮＭＯＳトランジスタ群３５の第
１，第２トランジスタＮ１，Ｎ２がオン（導通）状態と
なり、第３，第４トランジスタＮ３，Ｎ４がオフ（非導
通）状態となるが、第３，第４トランジスタＮ３，Ｎ４
のドレインおよびソースが短絡されているため、第４ト
ランジスタのドレイン（以下、ノードＡと称す）の電位
がＶＳＳ（ＧＮＤ）レベルとなる。
力された場合には、ＮＭＯＳトランジスタ群３５の第
１，第２トランジスタＮ１，Ｎ２がオン（導通）状態と
なり、第３，第４トランジスタＮ３，Ｎ４がオフ（非導
通）状態となるが、第３，第４トランジスタＮ３，Ｎ４
のドレインおよびソースが短絡されているため、第４ト
ランジスタのドレイン（以下、ノードＡと称す）の電位
がＶＳＳ（ＧＮＤ）レベルとなる。
【００４０】また、ＰＭＯＳトランジスタ群３６の第
１，第２トランジスタＰ１，Ｐ２がオフ状態となり、第
３，第４トランジスタＰ３，Ｐ４がオン状態となるが、
第１，第２トランジスタＰ１，Ｐ２のドレインおよびソ
ースが短絡されているため、第４トランジスタＰ４のド
レイン（以下、ノードＢと称す）の電位がＶＤＤレベル
となる。
１，第２トランジスタＰ１，Ｐ２がオフ状態となり、第
３，第４トランジスタＰ３，Ｐ４がオン状態となるが、
第１，第２トランジスタＰ１，Ｐ２のドレインおよびソ
ースが短絡されているため、第４トランジスタＰ４のド
レイン（以下、ノードＢと称す）の電位がＶＤＤレベル
となる。
【００４１】ノードＡがＶＳＳレベルに、ノードＢがＶ
ＤＤレベルになることで、ＰＭＯＳトランジスタＰ５お
よびＮＭＯＳトランジスタＮ５が共にオン状態となるた
め、ＮＭＯＳトランジスタＮ５のドレイン（以下、ノー
ドＣと称す）がＶＳＳレベルに、ＰＭＯＳトランジスタ
Ｐ５のソース（以下、ノードＤと称す）がＶＤＤレベル
になる。これにより、選択スイッチ３７がオン状態とな
って基準電圧Ｖ２を選択し、信号ラインへ供給する。
ＤＤレベルになることで、ＰＭＯＳトランジスタＰ５お
よびＮＭＯＳトランジスタＮ５が共にオン状態となるた
め、ＮＭＯＳトランジスタＮ５のドレイン（以下、ノー
ドＣと称す）がＶＳＳレベルに、ＰＭＯＳトランジスタ
Ｐ５のソース（以下、ノードＤと称す）がＶＤＤレベル
になる。これにより、選択スイッチ３７がオン状態とな
って基準電圧Ｖ２を選択し、信号ラインへ供給する。
【００４２】次に、入力データ（１１ＸＸ）が入力され
た場合は、ＮＭＯＳトランジスタ群３５の第１，第２ト
ランジスタＮ１，Ｎ２がオン状態となり、ノードＡの電
位がＶＳＳレベルとなるため、ＰＭＯＳトランジスタＰ
５はオン状態となる。一方、ＰＭＯＳトランジスタ群３
６の第３，第４トランジスタＰ３，Ｐ４の少なくともい
ずれかがオフ状態となるため、ノードＤの電位はプルダ
ウン抵抗Ｒ２を介してＶＳＳレベルとなる。このとき、
ノードＢの電位は、ＰＭＯＳトランジスタの閾値電圧を
Ｖｔｈｐとすると、最大値でＶＳＳ＋｜Ｖｔｈｐ｜とな
る。
た場合は、ＮＭＯＳトランジスタ群３５の第１，第２ト
ランジスタＮ１，Ｎ２がオン状態となり、ノードＡの電
位がＶＳＳレベルとなるため、ＰＭＯＳトランジスタＰ
５はオン状態となる。一方、ＰＭＯＳトランジスタ群３
６の第３，第４トランジスタＰ３，Ｐ４の少なくともい
ずれかがオフ状態となるため、ノードＤの電位はプルダ
ウン抵抗Ｒ２を介してＶＳＳレベルとなる。このとき、
ノードＢの電位は、ＰＭＯＳトランジスタの閾値電圧を
Ｖｔｈｐとすると、最大値でＶＳＳ＋｜Ｖｔｈｐ｜とな
る。
【００４３】ここで、ＮＭＯＳトランジスタの閾値電圧
をＶｔｈｎとすると、｜Ｖｔｈｐ｜≒Ｖｔｈｎであるな
らば（これは一般にプロセスでそうなるように設定す
る）、ＮＭＯＳトランジスタＮ５はほぼオフ状態とな
る。そのため、ノードＣの電位はプルアップ抵抗Ｒ１を
介してＶＤＤレベルとなる。これにより、選択スイッチ
３７がオン状態、即ち非選択状態となる。
をＶｔｈｎとすると、｜Ｖｔｈｐ｜≒Ｖｔｈｎであるな
らば（これは一般にプロセスでそうなるように設定す
る）、ＮＭＯＳトランジスタＮ５はほぼオフ状態とな
る。そのため、ノードＣの電位はプルアップ抵抗Ｒ１を
介してＶＤＤレベルとなる。これにより、選択スイッチ
３７がオン状態、即ち非選択状態となる。
【００４４】入力データ（ＸＸ１１）が入力された場合
は、入力データ（１１ＸＸ）の場合と全く同様の動作原
理により、選択スイッチ３７が非選択状態となる。ま
た、入力データ（ＸＸＸＸ）が入力された場合は、ＮＭ
ＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ５
が共にオフ状態となるため、選択スイッチ３７が非選択
状態となる。
は、入力データ（１１ＸＸ）の場合と全く同様の動作原
理により、選択スイッチ３７が非選択状態となる。ま
た、入力データ（ＸＸＸＸ）が入力された場合は、ＮＭ
ＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ５
が共にオフ状態となるため、選択スイッチ３７が非選択
状態となる。
【００４５】上述した動作説明から明らかなように、本
実施形態に係るデコーダ回路によれば、ＮＭＯＳトラン
ジスタ群３５およびＰＭＯＳトランジスタ群３６におい
て、シリアルに接続した各ＭＯＳトランジスタのドレイ
ンおよびソースをデコード値に対応して短絡すること
で、所定の入力データＢ０〜Ｂ３のデコードを実現でき
る。しかも、Ｎビットのディジタルデータのデコードに
必要なデータラインの配線はＮ本となり、従来の１／２
で済む。
実施形態に係るデコーダ回路によれば、ＮＭＯＳトラン
ジスタ群３５およびＰＭＯＳトランジスタ群３６におい
て、シリアルに接続した各ＭＯＳトランジスタのドレイ
ンおよびソースをデコード値に対応して短絡すること
で、所定の入力データＢ０〜Ｂ３のデコードを実現でき
る。しかも、Ｎビットのディジタルデータのデコードに
必要なデータラインの配線はＮ本となり、従来の１／２
で済む。
【００４６】また、ＰＭＯＳトランジスタ群３６の第１
トランジスタＰ１のソースが正側電源ＶＤＤに接続され
ていることにより、ＰＭＯＳトランジスタのＶｔｈｐ分
のオフセットが発生しないため、低電圧での動作が可能
となる。さらに、各回路系が選択されているときには、
ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタ
Ｐ５を通して貫通電流が流れるが、プルアップ抵抗Ｒ１
およびプルダウン抵抗Ｒ２として高抵抗素子を用いてそ
の貫通電流を抑えているので、低消費電力化が可能とな
る。
トランジスタＰ１のソースが正側電源ＶＤＤに接続され
ていることにより、ＰＭＯＳトランジスタのＶｔｈｐ分
のオフセットが発生しないため、低電圧での動作が可能
となる。さらに、各回路系が選択されているときには、
ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタ
Ｐ５を通して貫通電流が流れるが、プルアップ抵抗Ｒ１
およびプルダウン抵抗Ｒ２として高抵抗素子を用いてそ
の貫通電流を抑えているので、低消費電力化が可能とな
る。
【００４７】さらに、図３の配線パターンから明らかな
ように、各回路系のＭＯＳトランジスタについて直線的
なレイアウトが可能なため、レイアウト面積の縮小化が
図れる。しかも、ＮＭＯＳトランジスタ群３５およびＰ
ＭＯＳトランジスタ群３６において、各ＭＯＳトランジ
スタのドレイン‐ソース間の短絡に関して、以下の構成
を採ることにより、本デコーダ回路の回路サイズをより
縮小化できる。
ように、各回路系のＭＯＳトランジスタについて直線的
なレイアウトが可能なため、レイアウト面積の縮小化が
図れる。しかも、ＮＭＯＳトランジスタ群３５およびＰ
ＭＯＳトランジスタ群３６において、各ＭＯＳトランジ
スタのドレイン‐ソース間の短絡に関して、以下の構成
を採ることにより、本デコーダ回路の回路サイズをより
縮小化できる。
【００４８】すなわち、ＮＭＯＳトランジスタ群３５の
第１〜第３トランジスタＮ１〜Ｎ３のドレイン‐ソース
間を短絡する場合を例に採ると、図４の平面パターン図
に示すように、４本のゲート層４１〜４４がポリシリコ
ン等のトランジスタ活性層４５の上方に一定のピッチで
配されてなる４個のＮＭＯＳトランジスタＮ１〜Ｎ４に
おいて、トランジスタ活性層４５をゲート層４１〜４４
に沿って張り出して形成し、これを第１〜第３トランジ
スタＮ１〜Ｎ３のドレイン‐ソース間を短絡する配線層
４６として用いる。
第１〜第３トランジスタＮ１〜Ｎ３のドレイン‐ソース
間を短絡する場合を例に採ると、図４の平面パターン図
に示すように、４本のゲート層４１〜４４がポリシリコ
ン等のトランジスタ活性層４５の上方に一定のピッチで
配されてなる４個のＮＭＯＳトランジスタＮ１〜Ｎ４に
おいて、トランジスタ活性層４５をゲート層４１〜４４
に沿って張り出して形成し、これを第１〜第３トランジ
スタＮ１〜Ｎ３のドレイン‐ソース間を短絡する配線層
４６として用いる。
【００４９】このとき、ドレイン領域およびソース領域
は、通常、セルフアラインで形成されることから、ゲー
ト層４１〜４４をそのままデータライン３１〜３４とし
て延在させたのでは、ゲート層４１〜４４の下の短絡部
分に不純物を打ち込めないことになる。その結果、その
短絡部分が高インピーダンスとなり、擬似的にトランジ
スタが形成されることになるため、完全に短絡できない
ことになる。
は、通常、セルフアラインで形成されることから、ゲー
ト層４１〜４４をそのままデータライン３１〜３４とし
て延在させたのでは、ゲート層４１〜４４の下の短絡部
分に不純物を打ち込めないことになる。その結果、その
短絡部分が高インピーダンスとなり、擬似的にトランジ
スタが形成されることになるため、完全に短絡できない
ことになる。
【００５０】そこで、図４から明らかなように、ゲート
層４１〜４４をデータライン３１〜３４に渡すメタル層
４７〜５０を形成し、このメタル層４７〜５０とゲート
層４１〜４４とのコンタクトをコンタクト部５１〜５５
にて行うようにする。こうすることで、メタル層４７〜
５０を形成する前に、短絡部分に不純物を打ち込むこと
ができるため、その短絡部分でトランジスタが形成され
るようなことはなく、第１〜第３トランジスタＮ１〜Ｎ
３のドレイン‐ソース間を完全に短絡できることにな
る。
層４１〜４４をデータライン３１〜３４に渡すメタル層
４７〜５０を形成し、このメタル層４７〜５０とゲート
層４１〜４４とのコンタクトをコンタクト部５１〜５５
にて行うようにする。こうすることで、メタル層４７〜
５０を形成する前に、短絡部分に不純物を打ち込むこと
ができるため、その短絡部分でトランジスタが形成され
るようなことはなく、第１〜第３トランジスタＮ１〜Ｎ
３のドレイン‐ソース間を完全に短絡できることにな
る。
【００５１】通常は、ＮＭＯＳトランジスタ群３５にお
いて、第１〜第３トランジスタＮ１〜Ｎ３のドレイン‐
ソース間を短絡する場合には、図５に示すように、メタ
ル層５５を形成してコンタクト部５６〜５９にて第１〜
第３トランジスタＮ１〜Ｎ３のドレイン‐ソース間を短
絡する構成が採られる。しかしながら、この場合は、コ
ンタクト部５６〜５９を形成する分だけゲート層４１〜
４４のピッチを広げざるを得ないことになる。
いて、第１〜第３トランジスタＮ１〜Ｎ３のドレイン‐
ソース間を短絡する場合には、図５に示すように、メタ
ル層５５を形成してコンタクト部５６〜５９にて第１〜
第３トランジスタＮ１〜Ｎ３のドレイン‐ソース間を短
絡する構成が採られる。しかしながら、この場合は、コ
ンタクト部５６〜５９を形成する分だけゲート層４１〜
４４のピッチを広げざるを得ないことになる。
【００５２】これに対し、上述したように、複数個のＭ
ＯＳトランジスタがシリーズに接続されてなるＭＯＳト
ランジスタ群において、各ＭＯＳトランジスタのドレイ
ン‐ソース間を短絡する場合に、トランジスタ活性層４
５を張り出して形成し、これを配線として利用してＭＯ
Ｓトランジスタのドレイン‐ソース間の短絡を行うこと
で、ゲート層４１〜４４のピッチを最小ピッチに設定で
きる。このように、狭ピッチ化が図れることで、本デコ
ーダ回路の回路サイズをより縮小化でき、レイアウトス
ペースを小さくできることになる。
ＯＳトランジスタがシリーズに接続されてなるＭＯＳト
ランジスタ群において、各ＭＯＳトランジスタのドレイ
ン‐ソース間を短絡する場合に、トランジスタ活性層４
５を張り出して形成し、これを配線として利用してＭＯ
Ｓトランジスタのドレイン‐ソース間の短絡を行うこと
で、ゲート層４１〜４４のピッチを最小ピッチに設定で
きる。このように、狭ピッチ化が図れることで、本デコ
ーダ回路の回路サイズをより縮小化でき、レイアウトス
ペースを小さくできることになる。
【００５３】図６は、本発明の第２実施形態を示す回路
図であり、図中、図３と同等部分には同一符号を付して
示してある。
図であり、図中、図３と同等部分には同一符号を付して
示してある。
【００５４】本実施形態においては、伝達用ＮＭＯＳト
ランジスタＮ５のドレインと正側電源ＶＤＤの間、およ
び伝達用ＰＭＯＳトランジスタＰ５のソースと負側電源
ＶＳＳの間にそれぞれ接続されるプルアップ用、プルダ
ウン用の高インピーダンス素子として、第１実施形態で
は高抵抗素子Ｒ１およびＲ２を用いたのに対し、ＰＭＯ
ＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７を
用いた構成を採っている。
ランジスタＮ５のドレインと正側電源ＶＤＤの間、およ
び伝達用ＰＭＯＳトランジスタＰ５のソースと負側電源
ＶＳＳの間にそれぞれ接続されるプルアップ用、プルダ
ウン用の高インピーダンス素子として、第１実施形態で
は高抵抗素子Ｒ１およびＲ２を用いたのに対し、ＰＭＯ
ＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７を
用いた構成を採っている。
【００５５】上記構成のデコーダ回路において、ＰＭＯ
ＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７の
各ゲートには、正側電源ＶＤＤと負側電源ＶＳＳの間に
固定的に設定されるバイアス電圧Ｖｐ，Ｖｎが外部から
与えられる。バイアスポイントは、ＰＭＯＳトランジス
タＰ７およびＮＭＯＳトランジスタＮ７がサブスレッシ
ュホールド近傍で動作するようにする。
ＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７の
各ゲートには、正側電源ＶＤＤと負側電源ＶＳＳの間に
固定的に設定されるバイアス電圧Ｖｐ，Ｖｎが外部から
与えられる。バイアスポイントは、ＰＭＯＳトランジス
タＰ７およびＮＭＯＳトランジスタＮ７がサブスレッシ
ュホールド近傍で動作するようにする。
【００５６】このように、プルアップ用、プルダウン用
の高インピーダンス素子をＭＯＳトランジスタで構成す
ることにより、第１実施形態のように高インピーダンス
素子を高抵抗素子で構成した場合に比べて、高インピー
ダンス素子を小面積にて形成できる利点がある。
の高インピーダンス素子をＭＯＳトランジスタで構成す
ることにより、第１実施形態のように高インピーダンス
素子を高抵抗素子で構成した場合に比べて、高インピー
ダンス素子を小面積にて形成できる利点がある。
【００５７】図７は、本発明の第３実施形態を示す回路
図であり、図中、図６と同等部分には同一符号を付して
示してある。
図であり、図中、図６と同等部分には同一符号を付して
示してある。
【００５８】本実施形態においては、プルアップ用、プ
ルダウン用の高インピーダンス素子としてのＰＭＯＳト
ランジスタＰ７およびＮＭＯＳトランジスタＮ７の各ゲ
ートに与えるバイアス電圧Ｖｐ，Ｖｎを、第２実施形態
では外部から固定的に与えるようにしたのに対し、バイ
アス回路３８を内蔵し、このバイアス回路３８で得られ
るバイアス電圧をＰＭＯＳトランジスタＰ７およびＮＭ
ＯＳトランジスタＮ７の各ゲートに共通に与える構成を
採っている。
ルダウン用の高インピーダンス素子としてのＰＭＯＳト
ランジスタＰ７およびＮＭＯＳトランジスタＮ７の各ゲ
ートに与えるバイアス電圧Ｖｐ，Ｖｎを、第２実施形態
では外部から固定的に与えるようにしたのに対し、バイ
アス回路３８を内蔵し、このバイアス回路３８で得られ
るバイアス電圧をＰＭＯＳトランジスタＰ７およびＮＭ
ＯＳトランジスタＮ７の各ゲートに共通に与える構成を
採っている。
【００５９】バイアス回路３８は、各々ダイオード接続
のＮＭＯＳトランジスタＮ８およびＰＭＯＳトランジス
タＰ８が正側電源ＶＤＤと負側電源ＶＳＳの間にシリー
ズに接続された構成となっており、微小電流を流したと
きのゲート電位を、ＰＭＯＳトランジスタＰ７およびＮ
ＭＯＳトランジスタＮ７の各ゲートにバイアス電圧とし
て共通に与えるようにしている。
のＮＭＯＳトランジスタＮ８およびＰＭＯＳトランジス
タＰ８が正側電源ＶＤＤと負側電源ＶＳＳの間にシリー
ズに接続された構成となっており、微小電流を流したと
きのゲート電位を、ＰＭＯＳトランジスタＰ７およびＮ
ＭＯＳトランジスタＮ７の各ゲートにバイアス電圧とし
て共通に与えるようにしている。
【００６０】上記構成のデコーダ回路において、電源電
圧ＶＤＤとＮ，ＰＭＯＳトランジスタＮ７，Ｐ７の閾値
電圧Ｖｔｈｎ，Ｖｔｈｐとが、ＶＤＤ≒Ｖｔｈｎ＋｜Ｖ
ｔｈｐ｜の関係にあるとき、バイアス回路３８に流れる
電流はサブスレッシュホールド電流近傍となる。そのた
め、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジ
スタＮ７は、同一バイアスによってサブスレッシュホー
ルド近傍で動作し、高インピーダンスとなる。本構成で
のシミュレーション結果を図８に示す。
圧ＶＤＤとＮ，ＰＭＯＳトランジスタＮ７，Ｐ７の閾値
電圧Ｖｔｈｎ，Ｖｔｈｐとが、ＶＤＤ≒Ｖｔｈｎ＋｜Ｖ
ｔｈｐ｜の関係にあるとき、バイアス回路３８に流れる
電流はサブスレッシュホールド電流近傍となる。そのた
め、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジ
スタＮ７は、同一バイアスによってサブスレッシュホー
ルド近傍で動作し、高インピーダンスとなる。本構成で
のシミュレーション結果を図８に示す。
【００６１】このように、バイアス回路３８を内蔵し、
微小電流を流したときのゲート電位を、ＰＭＯＳトラン
ジスタＰ７およびＮＭＯＳトランジスタＮ７の各ゲート
バイアスとして共通に与えるようにしたことにより、Ｐ
ＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ
７をほぼ同じ値の高インピーダンスとすることができる
とともに、第２実施形態の場合には２本であったゲート
ラインを１本に削減できる利点がある。
微小電流を流したときのゲート電位を、ＰＭＯＳトラン
ジスタＰ７およびＮＭＯＳトランジスタＮ７の各ゲート
バイアスとして共通に与えるようにしたことにより、Ｐ
ＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ
７をほぼ同じ値の高インピーダンスとすることができる
とともに、第２実施形態の場合には２本であったゲート
ラインを１本に削減できる利点がある。
【００６２】以上説明した各実施形態に係るデコーダ回
路を、アクティブマトリクス型ＬＣＤの駆動回路におい
て、ディジタル入力データをデコードし、信号ラインへ
供給するためのデコーダ回路として用いることにより、
当該デコーダ回路が低電圧にて動作可能であるため、モ
バイルパーソナルコンピュータ等のＬＣＤの低消費電力
化に寄与できることになる。さらに、ビット数の増加に
も、ＭＯＳトランジスタ群のトランジスタ数を増やすだ
けで容易に対応できることになる。
路を、アクティブマトリクス型ＬＣＤの駆動回路におい
て、ディジタル入力データをデコードし、信号ラインへ
供給するためのデコーダ回路として用いることにより、
当該デコーダ回路が低電圧にて動作可能であるため、モ
バイルパーソナルコンピュータ等のＬＣＤの低消費電力
化に寄与できることになる。さらに、ビット数の増加に
も、ＭＯＳトランジスタ群のトランジスタ数を増やすだ
けで容易に対応できることになる。
【００６３】なお、上記各実施形態では、駆動回路系を
ポリシリコンＴＦＴで画素系と一体的に形成する駆動回
路一体型ＬＣＤに適用するとしたが、別体型ＬＣＤにも
同様に適用可能である。また、構成するトランジスタ
は、ポリシリコン、結晶シリコンのいずれでも可能であ
る。さらに、Ｂｕｌｋシリコンでも、絶縁層上のＴＦＴ
でも構成は可能である。特にＴＦＴでは、基板バイアス
効果により｜Ｖｔｈ｜の上昇がないため、低電圧駆動に
は好適と言える。
ポリシリコンＴＦＴで画素系と一体的に形成する駆動回
路一体型ＬＣＤに適用するとしたが、別体型ＬＣＤにも
同様に適用可能である。また、構成するトランジスタ
は、ポリシリコン、結晶シリコンのいずれでも可能であ
る。さらに、Ｂｕｌｋシリコンでも、絶縁層上のＴＦＴ
でも構成は可能である。特にＴＦＴでは、基板バイアス
効果により｜Ｖｔｈ｜の上昇がないため、低電圧駆動に
は好適と言える。
【００６４】
【発明の効果】以上説明したように、本発明によるデコ
ーダ回路によれば、Ｎビットのディジタルデータのデコ
ードに必要なデータラインは従来の１／２のＮ本で済
み、しかもＭＯＳトランジスタをシリーズに接続した構
成であることから、直線的なレイアウトが可能となるた
め、小面積でかつ容易なレイアウトで実現できる。ま
た、ＰＭＯＳトランジスタの閾値電圧分のオフセットが
発生することがないため、その分だけ低電圧にて動作可
能となる。さらに、ディジタルデータのビット数の増加
にも、シリーズに接続するトランジスタ数を増やすだけ
で良いため、容易に対応できる。
ーダ回路によれば、Ｎビットのディジタルデータのデコ
ードに必要なデータラインは従来の１／２のＮ本で済
み、しかもＭＯＳトランジスタをシリーズに接続した構
成であることから、直線的なレイアウトが可能となるた
め、小面積でかつ容易なレイアウトで実現できる。ま
た、ＰＭＯＳトランジスタの閾値電圧分のオフセットが
発生することがないため、その分だけ低電圧にて動作可
能となる。さらに、ディジタルデータのビット数の増加
にも、シリーズに接続するトランジスタ数を増やすだけ
で良いため、容易に対応できる。
【００６５】本発明による液晶表示装置によれば、その
駆動回路において、ディジタル入力データをデコード
し、信号ラインへ供給するためのデコーダ回路として、
上記構成のデコーダ回路を用いたことにより、当該デコ
ーダ回路が小面積にて実現できかつ低電圧動作対応であ
るため、モバイルパーソナルコンピュータ等のＬＣＤの
小型化および低消費電力化に寄与できることになる。
駆動回路において、ディジタル入力データをデコード
し、信号ラインへ供給するためのデコーダ回路として、
上記構成のデコーダ回路を用いたことにより、当該デコ
ーダ回路が小面積にて実現できかつ低電圧動作対応であ
るため、モバイルパーソナルコンピュータ等のＬＣＤの
小型化および低消費電力化に寄与できることになる。
【００６６】本発明によるデコーダ回路の製造方法によ
れば、複数個のゲート層を一定のピッチに配するととも
に、トランジスタ活性層をゲート層に沿って張り出させ
て、このトランジスタ活性層の張り出し部分にて各トラ
ンジスタのドレイン領域とソース領域とを短絡するよう
にしたことにより、各トランジスタのドレイン領域とソ
ース領域にコンタクト部を設けてメタル層とコンタクト
をとらなくても、ドレイン領域とソース領域とを短絡で
きるため、ゲート層のピッチを最小ピッチとすることが
でき、よってトランジスタの配列方向における回路サイ
ズを縮小化できる。
れば、複数個のゲート層を一定のピッチに配するととも
に、トランジスタ活性層をゲート層に沿って張り出させ
て、このトランジスタ活性層の張り出し部分にて各トラ
ンジスタのドレイン領域とソース領域とを短絡するよう
にしたことにより、各トランジスタのドレイン領域とソ
ース領域にコンタクト部を設けてメタル層とコンタクト
をとらなくても、ドレイン領域とソース領域とを短絡で
きるため、ゲート層のピッチを最小ピッチとすることが
でき、よってトランジスタの配列方向における回路サイ
ズを縮小化できる。
【図１】本発明が適用されるアクティブマトリクス型Ｌ
ＣＤの一般的な構成例を示す概略構成図である。
ＣＤの一般的な構成例を示す概略構成図である。
【図２】ディジタルインタ−フェ−ス型のソースドライ
バの一例を示す構成図である。
バの一例を示す構成図である。
【図３】本発明の第１実施形態を示す回路図である。
【図４】ＭＯＳトランジスタのドレイン‐ソース間の短
絡部分の構成の一例を示す平面パターン図である。
絡部分の構成の一例を示す平面パターン図である。
【図５】ＭＯＳトランジスタのドレイン‐ソース間の短
絡部分の構成の他の例を示す平面パターン図である。
絡部分の構成の他の例を示す平面パターン図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】本発明の第３実施形態を示す回路図である。
【図８】第３実施形態の構成でのシミュレーション結果
を示す波形図である。
を示す波形図である。
【図９】デコーダ回路の従来例を示すブロック図であ
る。
る。
【図１０】従来のデコーダ回路におけるＮＡＮＤ回路お
よびインバータの具体的な回路構成の一例を示す回路図
である。
よびインバータの具体的な回路構成の一例を示す回路図
である。
【図１１】従来のデコーダ回路における１単位のレイア
ウト例を示す平面パターン図である。
ウト例を示す平面パターン図である。
１１…ゲートバスライン、１２…信号ライン、１３…画
素、１４…ＴＦＴ（薄膜トランジスタ）、１５…液晶セ
ル、２１…水平シフトレジスタ、２３…デコーダ回路、
３１〜３４…データライン、３５…ＮＭＯＳトランジス
タ群、３６…ＰＭＯＳトランジスタ群、３７…選択スイ
ッチ、３８…バイアス回路
素、１４…ＴＦＴ（薄膜トランジスタ）、１５…液晶セ
ル、２１…水平シフトレジスタ、２３…デコーダ回路、
３１〜３４…データライン、３５…ＮＭＯＳトランジス
タ群、３６…ＰＭＯＳトランジスタ群、３７…選択スイ
ッチ、３８…バイアス回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４
Claims (15)
- 【請求項１】 入力データのビット数に対応して設けら
れ、かつ各ゲートが入力データのデータラインに接続さ
れたＮ個のＮＭＯＳトランジスタが互いにシリーズに接
続されてなり、第１トランジスタのソースが負側電源に
接続されたＮＭＯＳトランジスタ群と、 各ゲートが入力データのデータラインに接続されたＮ個
のＰＭＯＳトランジスタが互いにシリーズに接続されて
なり、第１トランジスタのソースが正側電源に接続され
たＰＭＯＳトランジスタ群と、 前記ＮＭＯＳトランジスタ群の第Ｎトランジスタのドレ
インにソースが接続され、前記ＰＭＯＳトランジスタ群
の第Ｎトランジスタのドレインにゲートが接続された伝
達用ＮＭＯＳトランジスタと、 前記伝達用ＮＭＯＳトランジスタのドレインと正側電源
の間に接続された第１の高インピーダンス素子と、 前記ＰＭＯＳトランジスタ群の第Ｎトランジスタのドレ
インにドレインが接続され、前記ＮＭＯＳトランジスタ
群の第Ｎトランジスタのドレインにゲートが接続された
伝達用ＰＭＯＳトランジスタと、 前記伝達用ＰＭＯＳトランジスタのソースと負側電源の
間に接続された第２の高インピーダンス素子とを備え、 前記ＮＭＯＳトランジスタ群および前記ＰＭＯＳトラン
ジスタ群の各トランジスタのドレインおよびソースがデ
コード値に対応して短絡されてなることを特徴とするデ
コーダ回路。 - 【請求項２】 前記第１，第２の高インピーダンス素子
は、トランジスタ活性層と同一の部材またはこの同一の
部材の不純物濃度を低減した部材によって形成された高
抵抗素子であることを特徴とする請求項１記載のデコー
ダ回路。 - 【請求項３】 前記第１，第２の高インピーダンス素子
は、所定のゲートバイアスが与えられたＰＭＯＳ，ＮＭ
ＯＳトランジスタであることを特徴とする請求項１記載
のデコーダ回路。 - 【請求項４】 請求項３記載のデコーダ回路において、 正側電源および負側電源の間にシリーズに接続された各
々ダイオード接続のＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタからなり、微小電流を流したときのゲー
ト電位を前記ゲートバイアスとするバイアス回路を有す
ることを特徴とするデコーダ回路。 - 【請求項５】 請求項１記載のデコーダ回路において、 前記伝達用ＮＭＯＳトランジスタのドレイン出力および
前記伝達用ＰＭＯＳトランジスタのソース出力の少なく
とも一方に基づいて基準電圧を選択する選択スイッチを
有することを特徴とするデコーダ回路。 - 【請求項６】 前記選択スイッチは、ＰＭＯＳトランジ
スタのゲートが前記伝達用ＮＭＯＳトランジスタのドレ
インに、ＮＭＯＳトランジスタのゲートが前記伝達用Ｐ
ＭＯＳトランジスタのソースにそれぞれ接続されてなる
ＣＭＯＳトランジスタ、前記伝達用ＰＭＯＳトランジス
タのソースにゲートが接続されたＮＭＯＳトランジス
タ、または前記伝達用ＮＭＯＳトランジスタのドレイン
にゲートが接続されたＰＭＯＳトランジスタであること
を特徴とする請求項５記載のデコーダ回路。 - 【請求項７】 前記ＮＭＯＳトランジスタ群および前記
ＰＭＯＳトランジスタ群における各トランジスタのドレ
インおよびソースのデコード値に対応した短絡を、トラ
ンジスタ活性層を張り出させて行うことを特徴とする請
求項１記載のデコーダ回路。 - 【請求項８】 入力データのビット数に対応して設けら
れ、かつ各ゲートが入力データのデータラインに接続さ
れたＮ個のＮＭＯＳトランジスタが互いにシリーズに接
続されてなり、第１トランジスタのソースが負側電源に
接続されたＮＭＯＳトランジスタ群と、 各ゲートが入力データのデータラインに接続されたＮ個
のＰＭＯＳトランジスタが互いにシリーズに接続されて
なり、第１トランジスタのソースが正側電源に接続され
たＰＭＯＳトランジスタ群と、 前記ＮＭＯＳトランジスタ群の第Ｎトランジスタのドレ
インにソースが接続され、前記ＰＭＯＳトランジスタ群
の第Ｎトランジスタのドレインにゲートが接続された伝
達用ＮＭＯＳトランジスタと、 前記伝達用ＮＭＯＳトランジスタのドレインと正側電源
の間に接続された第１の高インピーダンス素子と、 前記ＰＭＯＳトランジスタ群の第Ｎトランジスタのドレ
インにドレインが接続され、前記ＮＭＯＳトランジスタ
群の第Ｎトランジスタのドレインにゲートが接続された
伝達用ＰＭＯＳトランジスタと、 前記伝達用ＰＭＯＳトランジスタのソースと負側電源の
間に接続された第２の高インピーダンス素子とを備え、 前記ＮＭＯＳトランジスタ群および前記ＰＭＯＳトラン
ジスタ群の各トランジスタのドレインおよびソースがデ
コード値に対応して短絡されてなるデコーダ回路を用い
たことを特徴とする液晶表示装置。 - 【請求項９】 前記第１，第２の高インピーダンス素子
は、トランジスタ活性層と同一の部材またはこの同一の
部材の不純物濃度を低減した部材によって形成された高
抵抗素子であることを特徴とする請求項８記載の液晶表
示装置。 - 【請求項１０】 前記第１，第２の高インピーダンス素
子は、所定のゲートバイアスが与えられたＰＭＯＳ，Ｎ
ＭＯＳトランジスタであることを特徴とする請求項８記
載の液晶表示装置。 - 【請求項１１】 請求項１０記載のデコーダ回路におい
て、 正側電源および負側電源の間にシリーズに接続された各
々ダイオード接続のＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタからなり、微小電流を流したときのゲー
ト電位を前記ゲートバイアスとするバイアス回路を有す
ることを特徴とする液晶表示装置。 - 【請求項１２】 請求項８記載の液晶表示装置におい
て、 前記伝達用ＮＭＯＳトランジスタのドレイン出力および
前記伝達用ＰＭＯＳトランジスタのソース出力の少なく
とも一方に基づいて基準電圧を選択する選択スイッチを
有することを特徴とする液晶表示装置。 - 【請求項１３】 前記選択スイッチは、ＰＭＯＳトラン
ジスタのゲートが前記伝達用ＮＭＯＳトランジスタのド
レインに、ＮＭＯＳトランジスタのゲートが前記伝達用
ＰＭＯＳトランジスタのソースにそれぞれ接続されてな
るＣＭＯＳトランジスタ、前記伝達用ＰＭＯＳトランジ
スタのソースにゲートが接続されたＮＭＯＳトランジス
タ、または前記伝達用ＮＭＯＳトランジスタのドレイン
にゲートが接続されたＰＭＯＳトランジスタであること
を特徴とする請求項１２記載の液晶表示装置。 - 【請求項１４】 前記ＮＭＯＳトランジスタ群および前
記ＰＭＯＳトランジスタ群における各トランジスタのド
レインおよびソースのデコード値に対応した短絡を、ト
ランジスタ活性層を張り出させて行うことを特徴とする
請求項８記載の液晶表示装置。 - 【請求項１５】 複数個のＭＯＳトランジスタがシリー
ズに接続されてなるＭＯＳトランジスタ群を備え、この
ＭＯＳトランジスタ群の各トランジスタのドレインおよ
びソースがデコード値に対応して接続されてなるデコー
ダ回路の製造方法であって、 複数個のゲート層を一定のピッチに配するとともに、ト
ランジスタ活性層を前記ゲート層に沿って張り出させ、 このトランジスタ活性層の張り出し部分にて各トランジ
スタのドレイン領域とソース領域とを短絡することを特
徴とするデコーダ回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP921998A JPH11215002A (ja) | 1998-01-21 | 1998-01-21 | デコーダ回路およびこれを用いた液晶表示装置、並びにデコーダ回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP921998A JPH11215002A (ja) | 1998-01-21 | 1998-01-21 | デコーダ回路およびこれを用いた液晶表示装置、並びにデコーダ回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11215002A true JPH11215002A (ja) | 1999-08-06 |
Family
ID=11714337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP921998A Pending JPH11215002A (ja) | 1998-01-21 | 1998-01-21 | デコーダ回路およびこれを用いた液晶表示装置、並びにデコーダ回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11215002A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003248466A (ja) * | 2002-02-26 | 2003-09-05 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
| JP2007011109A (ja) * | 2005-07-01 | 2007-01-18 | Pioneer Electronic Corp | 表示装置および駆動回路 |
| KR101058588B1 (ko) | 2005-03-08 | 2011-08-23 | 하이맥스 테크놀러지스, 아이엔씨. | 디지털 아날로그 컨버터의 디코더 |
-
1998
- 1998-01-21 JP JP921998A patent/JPH11215002A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003248466A (ja) * | 2002-02-26 | 2003-09-05 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
| KR101058588B1 (ko) | 2005-03-08 | 2011-08-23 | 하이맥스 테크놀러지스, 아이엔씨. | 디지털 아날로그 컨버터의 디코더 |
| JP2007011109A (ja) * | 2005-07-01 | 2007-01-18 | Pioneer Electronic Corp | 表示装置および駆動回路 |
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