JP3063568B2 - 半導体装置およびこれを用いた表示駆動装置 - Google Patents
半導体装置およびこれを用いた表示駆動装置Info
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- JP3063568B2 JP3063568B2 JP9804295A JP9804295A JP3063568B2 JP 3063568 B2 JP3063568 B2 JP 3063568B2 JP 9804295 A JP9804295 A JP 9804295A JP 9804295 A JP9804295 A JP 9804295A JP 3063568 B2 JP3063568 B2 JP 3063568B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびこれ
を用いた表示駆動装置に関し、詳細には、同じ導電型の
薄膜トランジスタからなる半導体装置およびこれを用い
た表示駆動装置に関する。
を用いた表示駆動装置に関し、詳細には、同じ導電型の
薄膜トランジスタからなる半導体装置およびこれを用い
た表示駆動装置に関する。
【０００２】
【従来の技術】従来、例えば、液晶表示装置などのドラ
イバ回路を薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）で構成する場合は、通常はＣＭＯＳ回路が用い
られている。このＣＭＯＳ回路は、低消費電力であっ
て、適正な出力が得られるなどの利点があり、広く用い
られている。
イバ回路を薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）で構成する場合は、通常はＣＭＯＳ回路が用い
られている。このＣＭＯＳ回路は、低消費電力であっ
て、適正な出力が得られるなどの利点があり、広く用い
られている。
【０００３】しかし、このＣＭＯＳ回路は、ＰＭＯＳと
ＮＭＯＳの二種類のトランジスタから構成されており、
これを製造する場合、ＰＭＯＳとＮＭＯＳの両方を作る
必要があることから、不純物注入工程が増加するととも
に、マスクの枚数も増えて、高コスト化する問題があっ
た。
ＮＭＯＳの二種類のトランジスタから構成されており、
これを製造する場合、ＰＭＯＳとＮＭＯＳの両方を作る
必要があることから、不純物注入工程が増加するととも
に、マスクの枚数も増えて、高コスト化する問題があっ
た。
【０００４】そこで、ＰＭＯＳもしくはＮＭＯＳの何れ
か一方のトランジスタを用いて回路を構成することが考
えられる。例えば、図９に示す無比率形インバータ回路
１は、２個のＰＭＯＳ２および３を使って構成されてい
る。この無比率形インバータ回路１は、同じ導電型（こ
こではＰ型）のトランジスタで構成されているので、不
純物注入工程がＣＭＯＳの場合と比べて少なくなる。ま
た、比率形インバータ回路の抵抗負荷形などと比べる
と、負荷抵抗を使わないことから集積化できる利点があ
る。
か一方のトランジスタを用いて回路を構成することが考
えられる。例えば、図９に示す無比率形インバータ回路
１は、２個のＰＭＯＳ２および３を使って構成されてい
る。この無比率形インバータ回路１は、同じ導電型（こ
こではＰ型）のトランジスタで構成されているので、不
純物注入工程がＣＭＯＳの場合と比べて少なくなる。ま
た、比率形インバータ回路の抵抗負荷形などと比べる
と、負荷抵抗を使わないことから集積化できる利点があ
る。
【０００５】この無比率形インバータ回路１の基本動作
は、ＰＭＯＳ２のゲートに「０」が入力されると、ＰＭ
ＯＳ２がオンして、電源から「１」が出力される。ま
た、このときＰＭＯＳ３のゲートには、「１」が入力さ
れるため、ＰＭＯＳ３がオフして、電源からの電流はグ
ラウンド側に流れない。逆に、ＰＭＯＳ２のゲートに
「１」が入力されると、ＰＭＯＳ２がオフし、また、Ｐ
ＭＯＳ３のゲートには、「０」が入力されるため、ＰＭ
ＯＳ３がオンして、グラウンド電位の「０」が出力され
る。
は、ＰＭＯＳ２のゲートに「０」が入力されると、ＰＭ
ＯＳ２がオンして、電源から「１」が出力される。ま
た、このときＰＭＯＳ３のゲートには、「１」が入力さ
れるため、ＰＭＯＳ３がオフして、電源からの電流はグ
ラウンド側に流れない。逆に、ＰＭＯＳ２のゲートに
「１」が入力されると、ＰＭＯＳ２がオフし、また、Ｐ
ＭＯＳ３のゲートには、「０」が入力されるため、ＰＭ
ＯＳ３がオンして、グラウンド電位の「０」が出力され
る。
【０００６】図１０は、上記した無比率形インバータ回
路を２個使って複数の電圧値を出力し分けるトライステ
ート回路４を構成した例を示す図である。このトライス
テート回路４は、８個のＰＭＯＳトランジスタＱ１〜Ｑ
８を備えており、ｄ、反転ｄ（￣ｄ）、ＷＦ、反転ＷＦ
（￣ＷＦ）の４つの入力信号に基づいて、パス・トラン
ジスタ・ロジックの手法により所定の論理を生成する論
理生成部５を構成している。
路を２個使って複数の電圧値を出力し分けるトライステ
ート回路４を構成した例を示す図である。このトライス
テート回路４は、８個のＰＭＯＳトランジスタＱ１〜Ｑ
８を備えており、ｄ、反転ｄ（￣ｄ）、ＷＦ、反転ＷＦ
（￣ＷＦ）の４つの入力信号に基づいて、パス・トラン
ジスタ・ロジックの手法により所定の論理を生成する論
理生成部５を構成している。
【０００７】そして、電源電圧ＶH 、ＶL 、ＶC と出力
端部Ｄとの間には、ＰＭＯＳトランジスタＱ１３、Ｑ１
４、Ｑ１５がそれぞれ設けられ、各ＰＭＯＳトランジス
タのゲートに入力される電圧を変化させてスイッチング
を行い、出力電圧を切換えて交流化信号を生成してい
る。さらに、論理生成部５とＰＭＯＳトランジスタＱ１
３、Ｑ１４との間には、無比率形インバータ回路６、７
が配置されている。ここでは、Ｖdd＝１２Ｖであって、
ＶH ＝８Ｖ、ＶC ＝６Ｖ、ＶL ＝４Ｖの場合を示してい
る。
端部Ｄとの間には、ＰＭＯＳトランジスタＱ１３、Ｑ１
４、Ｑ１５がそれぞれ設けられ、各ＰＭＯＳトランジス
タのゲートに入力される電圧を変化させてスイッチング
を行い、出力電圧を切換えて交流化信号を生成してい
る。さらに、論理生成部５とＰＭＯＳトランジスタＱ１
３、Ｑ１４との間には、無比率形インバータ回路６、７
が配置されている。ここでは、Ｖdd＝１２Ｖであって、
ＶH ＝８Ｖ、ＶC ＝６Ｖ、ＶL ＝４Ｖの場合を示してい
る。
【０００８】図１１は、図１０に示すトライステート回
路４の入力信号ｄ、ＷＦと出力信号Ｄのシュミレーショ
ン結果を示すタイムチャートである。図１１に示すよう
に、入力信号ｄがハイ（１２Ｖ）になり、入力信号ＷＦ
がロー（０Ｖ）になると、ＰＭＯＳトランジスタＱ２、
Ｑ４、Ｑ６、Ｑ８、Ｑ１５がオフし、ＰＭＯＳトランジ
スタＱ１、Ｑ３、Ｑ５、Ｑ７がオンすると、無比率形イ
ンバータ回路６、７のＰＭＯＳトランジスタＱ９、Ｑ１
２がオフし、ＰＭＯＳトランジスタＱ１０、Ｑ１１がオ
ンして、ＰＭＯＳトランジスタＱ１３をオフし、Ｑ１４
をオンにする。このため、ローレベルの電圧（ＶL ）が
出力端部Ｄから出力される。
路４の入力信号ｄ、ＷＦと出力信号Ｄのシュミレーショ
ン結果を示すタイムチャートである。図１１に示すよう
に、入力信号ｄがハイ（１２Ｖ）になり、入力信号ＷＦ
がロー（０Ｖ）になると、ＰＭＯＳトランジスタＱ２、
Ｑ４、Ｑ６、Ｑ８、Ｑ１５がオフし、ＰＭＯＳトランジ
スタＱ１、Ｑ３、Ｑ５、Ｑ７がオンすると、無比率形イ
ンバータ回路６、７のＰＭＯＳトランジスタＱ９、Ｑ１
２がオフし、ＰＭＯＳトランジスタＱ１０、Ｑ１１がオ
ンして、ＰＭＯＳトランジスタＱ１３をオフし、Ｑ１４
をオンにする。このため、ローレベルの電圧（ＶL ）が
出力端部Ｄから出力される。
【０００９】また、入力信号ｄがハイ（１２Ｖ）のまま
で、入力信号ＷＦがハイ（１２Ｖ）になると、ＰＭＯＳ
トランジスタのＱ１〜Ｑ８とＱ１５のオン／オフが上記
と同じ状態で、入力信号ＷＦがローからハイになるの
で、無比率形インバータ回路６、７のＰＭＯＳトランジ
スタＱ９、Ｑ１２がＯＮし、ＰＭＯＳトランジスタＱ１
０、Ｑ１１がオフして、ＰＭＯＳトランジスタＱ１３が
オンし、Ｑ１４がオフとなる。このため、ハイレベルの
電圧（ＶL ）が出力端部Ｄから出力される。
で、入力信号ＷＦがハイ（１２Ｖ）になると、ＰＭＯＳ
トランジスタのＱ１〜Ｑ８とＱ１５のオン／オフが上記
と同じ状態で、入力信号ＷＦがローからハイになるの
で、無比率形インバータ回路６、７のＰＭＯＳトランジ
スタＱ９、Ｑ１２がＯＮし、ＰＭＯＳトランジスタＱ１
０、Ｑ１１がオフして、ＰＭＯＳトランジスタＱ１３が
オンし、Ｑ１４がオフとなる。このため、ハイレベルの
電圧（ＶL ）が出力端部Ｄから出力される。
【００１０】さらに、入力信号ｄがロー（０Ｖ）になる
と、入力信号ＷＦの入力レベルに関わらず、ＰＭＯＳト
ランジスタＱ１３、Ｑ１４がオフし、Ｑ１５がオンする
ので中間レベルの電圧（ＶC ）が出力端部Ｄから出力さ
れる。
と、入力信号ＷＦの入力レベルに関わらず、ＰＭＯＳト
ランジスタＱ１３、Ｑ１４がオフし、Ｑ１５がオンする
ので中間レベルの電圧（ＶC ）が出力端部Ｄから出力さ
れる。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、例えば、図９に示す
無比率形インバータ回路１に示すように、反転入力信号
（￣ＩＮ）が「０」で、出力端部（ＯＵＴ）からローレ
ベルのグラウンド電圧を出力する際に、ＰＭＯＳトラン
ジスタ３のしきい値電圧分だけ損失が発生するという問
題がある。具体的には、しきい値電圧が−３Ｖの場合
は、グラウンドレベル（０Ｖ）であるローレベルを出力
すべきところ、０−（−３）＝＋３となり、ローレベル
の出力電圧値が上昇する問題がある。
うな従来の半導体装置にあっては、例えば、図９に示す
無比率形インバータ回路１に示すように、反転入力信号
（￣ＩＮ）が「０」で、出力端部（ＯＵＴ）からローレ
ベルのグラウンド電圧を出力する際に、ＰＭＯＳトラン
ジスタ３のしきい値電圧分だけ損失が発生するという問
題がある。具体的には、しきい値電圧が−３Ｖの場合
は、グラウンドレベル（０Ｖ）であるローレベルを出力
すべきところ、０−（−３）＝＋３となり、ローレベル
の出力電圧値が上昇する問題がある。
【００１２】そして、この無比率形インバータ回路を用
いたトライステート回路４の場合は、図１０に示すよう
に、無比率形インバータ回路６、７の出力によってＰＭ
ＯＳトランジスタＱ１３、Ｑ１４をオン／オフさせて、
ＶH ＝８Ｖ、ＶC ＝６Ｖ、ＶL ＝４Ｖをそれぞれ出力し
分けるよう構成されている。しかしながら、上記の無比
率形インバータ回路を用いたトライステート回路４は、
ローレベルを出力する際に、ＭＯＳトランジスタのしき
い値電圧分だけ損失するため、ＰＭＯＳトランジスタＱ
１３、Ｑ１４に印加されるゲート電圧がグラウンドレベ
ル（０Ｖ）まで確実に低下せず、十分なオン状態が得ら
れなくなる。従って、図１１（ｃ）に示すように、ＶL
の出力電圧が４Ｖよりも上昇してしまい、また、ＶH の
出力電圧が８Ｖよりも低下するといった不十分な交流波
形を出力する問題がある。
いたトライステート回路４の場合は、図１０に示すよう
に、無比率形インバータ回路６、７の出力によってＰＭ
ＯＳトランジスタＱ１３、Ｑ１４をオン／オフさせて、
ＶH ＝８Ｖ、ＶC ＝６Ｖ、ＶL ＝４Ｖをそれぞれ出力し
分けるよう構成されている。しかしながら、上記の無比
率形インバータ回路を用いたトライステート回路４は、
ローレベルを出力する際に、ＭＯＳトランジスタのしき
い値電圧分だけ損失するため、ＰＭＯＳトランジスタＱ
１３、Ｑ１４に印加されるゲート電圧がグラウンドレベ
ル（０Ｖ）まで確実に低下せず、十分なオン状態が得ら
れなくなる。従って、図１１（ｃ）に示すように、ＶL
の出力電圧が４Ｖよりも上昇してしまい、また、ＶH の
出力電圧が８Ｖよりも低下するといった不十分な交流波
形を出力する問題がある。
【００１３】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、ＰＭＯＳあるいはＮＭＯＳのように
同じ導電型のトランジスタで構成することにより、少な
い製造工程で形成できるとともに、高集積化が可能であ
り、リーク電流が小さく、適正な出力レベルが得られる
半導体装置およびこれを用いた表示駆動装置を提供する
ことを目的としている。
れたものであって、ＰＭＯＳあるいはＮＭＯＳのように
同じ導電型のトランジスタで構成することにより、少な
い製造工程で形成できるとともに、高集積化が可能であ
り、リーク電流が小さく、適正な出力レベルが得られる
半導体装置およびこれを用いた表示駆動装置を提供する
ことを目的としている。
【００１４】
【課題を解決するための手段】請求項１記載の半導体装
置は、同一導電型からなる複数の薄膜トランジスタとコ
ンデンサとで構成された半導体装置であって、前記同一
導電型の薄膜トランジスタのソースもしくはドレインを
電源からグラウンドに向かって少なくとも２個直列に接
続された第１および第２の薄膜トランジスタと、前記第
１および第２の薄膜トランジスタの接続部に接続された
出力端部と、前記第１の薄膜トランジスタのゲートに接
続され、正または負極性のゲート信号が入力される入力
端部と、前記第２の薄膜トランジスタのゲートに接続さ
れ、前記入力端部から入力されるゲート信号とは逆極性
のゲート信号が入力される反転入力端部と、前記出力端
部とグラウンドまたは電源との間に接続された第１のコ
ンデンサと、を備えたことを特徴とする。
置は、同一導電型からなる複数の薄膜トランジスタとコ
ンデンサとで構成された半導体装置であって、前記同一
導電型の薄膜トランジスタのソースもしくはドレインを
電源からグラウンドに向かって少なくとも２個直列に接
続された第１および第２の薄膜トランジスタと、前記第
１および第２の薄膜トランジスタの接続部に接続された
出力端部と、前記第１の薄膜トランジスタのゲートに接
続され、正または負極性のゲート信号が入力される入力
端部と、前記第２の薄膜トランジスタのゲートに接続さ
れ、前記入力端部から入力されるゲート信号とは逆極性
のゲート信号が入力される反転入力端部と、前記出力端
部とグラウンドまたは電源との間に接続された第１のコ
ンデンサと、を備えたことを特徴とする。
【００１５】また、請求項２記載の半導体装置は、請求
項１記載の前記入力端部と前記第１の薄膜トランジスタ
との間、または前記反転入力端部と前記第２の薄膜トラ
ンジスタとの間に接続された第３の薄膜トランジスタを
備えるようにしてもよい。
項１記載の前記入力端部と前記第１の薄膜トランジスタ
との間、または前記反転入力端部と前記第２の薄膜トラ
ンジスタとの間に接続された第３の薄膜トランジスタを
備えるようにしてもよい。
【００１６】また、請求項３記載の半導体装置は、請求
項２記載の前記第１または第２の薄膜トランジスタの接
続部と前記第３の薄膜トランジスタとの間に接続された
第２のコンデンサを備えるようにしてもよい。
項２記載の前記第１または第２の薄膜トランジスタの接
続部と前記第３の薄膜トランジスタとの間に接続された
第２のコンデンサを備えるようにしてもよい。
【００１７】また、請求項４記載の半導体装置は、請求
項１〜請求項３の何れかに記載の前記出力端部が同一導
電型の薄膜トランジスタのゲートに接続されていてもよ
い。
項１〜請求項３の何れかに記載の前記出力端部が同一導
電型の薄膜トランジスタのゲートに接続されていてもよ
い。
【００１８】また、請求項５記載の半導体装置は、請求
項２〜請求項４の何れかに記載の前記第３の薄膜トラン
ジスタのゲートは、グラウンドに接続されるとともに、
前記第１のコンデンサは、出力端部とグラウンドとの間
に接続されていてもよい。また、請求項６記載の半導体
装置は、請求項１〜請求項５の何れかに記載の前記薄膜
トランジスタは、Ｐ型であってもよい。
項２〜請求項４の何れかに記載の前記第３の薄膜トラン
ジスタのゲートは、グラウンドに接続されるとともに、
前記第１のコンデンサは、出力端部とグラウンドとの間
に接続されていてもよい。また、請求項６記載の半導体
装置は、請求項１〜請求項５の何れかに記載の前記薄膜
トランジスタは、Ｐ型であってもよい。
【００１９】請求項７記載の半導体装置は、同一導電型
からなる複数の薄膜トランジスタとコンデンサとで構成
された半導体装置であって、複数の電位にそれぞれ入力
端が接続された複数の薄膜トランジスタと、該複数の薄
膜トランジスタの出力端同士を接続して複数の電位を出
力する電源出力端部と、を備えた電源部と、薄膜トラン
ジスタのソースもしくはドレインを電源からグラウンド
に向かって少なくとも２個直列に接続された第１および
第２の薄膜トランジスタと、前記第１および第２の薄膜
トランジスタの接続部に接続された出力端部と、前記第
１の薄膜トランジスタのゲートに接続され、正または負
極性のゲート信号が入力される入力端部と、前記第２の
薄膜トランジスタのゲートに接続され、前記入力端部か
ら入力されるゲート信号とは逆極性のゲート信号が入力
される反転入力端部と、前記出力端部とグラウンドまた
は電源との間に接続された第１のコンデンサと、を備え
た制御回路と、を有し、前記電源部の複数の薄膜トラン
ジスタのうち少なくとも１つのゲートに対して前記制御
回路を個別に設けて、該制御回路から出力される出力信
号をゲートに入力させることを特徴とする。
からなる複数の薄膜トランジスタとコンデンサとで構成
された半導体装置であって、複数の電位にそれぞれ入力
端が接続された複数の薄膜トランジスタと、該複数の薄
膜トランジスタの出力端同士を接続して複数の電位を出
力する電源出力端部と、を備えた電源部と、薄膜トラン
ジスタのソースもしくはドレインを電源からグラウンド
に向かって少なくとも２個直列に接続された第１および
第２の薄膜トランジスタと、前記第１および第２の薄膜
トランジスタの接続部に接続された出力端部と、前記第
１の薄膜トランジスタのゲートに接続され、正または負
極性のゲート信号が入力される入力端部と、前記第２の
薄膜トランジスタのゲートに接続され、前記入力端部か
ら入力されるゲート信号とは逆極性のゲート信号が入力
される反転入力端部と、前記出力端部とグラウンドまた
は電源との間に接続された第１のコンデンサと、を備え
た制御回路と、を有し、前記電源部の複数の薄膜トラン
ジスタのうち少なくとも１つのゲートに対して前記制御
回路を個別に設けて、該制御回路から出力される出力信
号をゲートに入力させることを特徴とする。
【００２０】請求項８記載の半導体装置は、同一導電型
からなる複数の薄膜トランジスタとコンデンサとで構成
された半導体装置であって、薄膜トランジスタのソース
もしくはドレインが電源からグラウンドに向かって少な
くとも２個直列に接続された第１および第２の薄膜トラ
ンジスタと、前記第１および第２の薄膜トランジスタの
接続部に接続された第１の出力端部と、出力端が前記第
２の薄膜トランジスタのゲートに接続された第３の薄膜
トランジスタと、一端が前記第１および第２の薄膜トラ
ンジスタの接続部に接続され、他端が前記第３の薄膜ト
ランジスタの出力端と前記第２の薄膜トランジスタのゲ
ートとの間に接続された第１のコンデンサと、一端が前
記グラウンドに接続され、他端が前記第１の出力端部に
接続された第２のコンデンサと、薄膜トランジスタのソ
ースもしくはドレインが電源からグラウンドに向かって
少なくとも２個直列に接続された第４および第５の薄膜
トランジスタと、前記第４および第５の薄膜トランジス
タの接続部に接続された第２の出力端部と、出力端が前
記第５の薄膜トランジスタのゲートに接続された第６の
薄膜トランジスタと、一端が前記第４および第５の薄膜
トランジスタの接続部に接続され、他端が前記第６の薄
膜トランジスタの出力端と前記第５の薄膜トランジスタ
のゲートとの間に接続された第３のコンデンサと、一端
が前記グラウンドに接続され、他端が前記第２の出力端
部に接続された第４のコンデンサと、前記第１の薄膜ト
ランジスタのゲートおよび前記第６の薄膜トランジスタ
の入力端に接続され、正または負極性のゲート信号が入
力される入力端部と、前記第３の薄膜トランジスタの入
力端および前記第４のトランジスタのゲートに接続さ
れ、前記入力端部に入力されるゲート信号とは逆極性の
ゲート信号が入力される反転入力端部と、を備えたこと
を特徴とする。
からなる複数の薄膜トランジスタとコンデンサとで構成
された半導体装置であって、薄膜トランジスタのソース
もしくはドレインが電源からグラウンドに向かって少な
くとも２個直列に接続された第１および第２の薄膜トラ
ンジスタと、前記第１および第２の薄膜トランジスタの
接続部に接続された第１の出力端部と、出力端が前記第
２の薄膜トランジスタのゲートに接続された第３の薄膜
トランジスタと、一端が前記第１および第２の薄膜トラ
ンジスタの接続部に接続され、他端が前記第３の薄膜ト
ランジスタの出力端と前記第２の薄膜トランジスタのゲ
ートとの間に接続された第１のコンデンサと、一端が前
記グラウンドに接続され、他端が前記第１の出力端部に
接続された第２のコンデンサと、薄膜トランジスタのソ
ースもしくはドレインが電源からグラウンドに向かって
少なくとも２個直列に接続された第４および第５の薄膜
トランジスタと、前記第４および第５の薄膜トランジス
タの接続部に接続された第２の出力端部と、出力端が前
記第５の薄膜トランジスタのゲートに接続された第６の
薄膜トランジスタと、一端が前記第４および第５の薄膜
トランジスタの接続部に接続され、他端が前記第６の薄
膜トランジスタの出力端と前記第５の薄膜トランジスタ
のゲートとの間に接続された第３のコンデンサと、一端
が前記グラウンドに接続され、他端が前記第２の出力端
部に接続された第４のコンデンサと、前記第１の薄膜ト
ランジスタのゲートおよび前記第６の薄膜トランジスタ
の入力端に接続され、正または負極性のゲート信号が入
力される入力端部と、前記第３の薄膜トランジスタの入
力端および前記第４のトランジスタのゲートに接続さ
れ、前記入力端部に入力されるゲート信号とは逆極性の
ゲート信号が入力される反転入力端部と、を備えたこと
を特徴とする。
【００２１】また、請求項９記載の半導体装置は、請求
項８記載の前記第１の出力端部にゲートが接続され、入
力端が低電位に接続された第７の薄膜トランジスタと、
前記第２の出力端部にゲートが接続され、入力端が高電
位に接続された第８の薄膜トランジスタと、前記第７お
よび第８の薄膜トランジスタの出力端に接続された第３
の出力端部とを備えるようにしてもよい。
項８記載の前記第１の出力端部にゲートが接続され、入
力端が低電位に接続された第７の薄膜トランジスタと、
前記第２の出力端部にゲートが接続され、入力端が高電
位に接続された第８の薄膜トランジスタと、前記第７お
よび第８の薄膜トランジスタの出力端に接続された第３
の出力端部とを備えるようにしてもよい。
【００２２】また、請求項１０記載の半導体装置は、請
求項９記載の前記第３の出力端部に接続され、前記低電
位と前記高電位の中間の電位を出力する第９の薄膜トラ
ンジスタとを備え、トライステート回路を構成してもよ
い。
求項９記載の前記第３の出力端部に接続され、前記低電
位と前記高電位の中間の電位を出力する第９の薄膜トラ
ンジスタとを備え、トライステート回路を構成してもよ
い。
【００２３】請求項１１記載の表示駆動装置は、シフト
レジスタとラッチ回路とドライバ回路とで構成された表
示駆動装置であって、前記ドライバ回路は、同一導電型
からなる複数の薄膜トランジスタとコンデンサとで構成
され、トランジスタのソースもしくはドレインが電源か
らグラウンドに向かって少なくとも２個直列に接続され
た第１および第２の薄膜トランジスタと、前記第１およ
び第２の薄膜トランジスタの接続部に接続された第１の
出力端部と、出力端が前記第２の薄膜トランジスタのゲ
ートに接続された第３の薄膜トランジスタと、一端が前
記第１および第２の薄膜トランジスタの接続部に接続さ
れ、他端が前記第３の薄膜トランジスタの出力端と前記
第２の薄膜トランジスタのゲートとの間に接続された第
１のコンデンサと、一端が前記グラウンドに接続され、
他端が前記第１の出力端部に接続された第２のコンデン
サと、薄膜トランジスタのソースもしくはドレインが電
源からグラウンドに向かって少なくとも２個直列に接続
された第４および第５の薄膜トランジスタと、前記第４
および第５の薄膜トランジスタの接続部に接続された第
２の出力端部と、出力端が前記第５の薄膜トランジスタ
のゲートに接続された第６の薄膜トランジスタと、一端
が前記第４および第５の薄膜トランジスタの接続部に接
続され、他端が前記第６の薄膜トランジスタの出力端と
前記第５の薄膜トランジスタのゲートとの間に接続され
た第３のコンデンサと、一端が前記グラウンドに接続さ
れ、他端が前記第２の出力端部に接続された第４のコン
デンサと、前記第１の薄膜トランジスタのゲートおよび
前記第６の薄膜トランジスタの入力端に接続され、正ま
たは負極性のゲート信号が入力される入力端部と、前記
第３の薄膜トランジスタの入力端および前記第４の薄膜
トランジスタのゲートに接続され、前記入力端部に入力
されるゲート信号とは逆極性のゲート信号が入力される
反転入力端部と、前記第１の出力端部にゲートが接続さ
れ、入力端が低電位に接続された第７の薄膜トランジス
タと、前記第２の出力端部にゲートが接続され、入力端
が高電位に接続された第８の薄膜トランジスタと、前記
第７および第８の薄膜トランジスタの出力端に接続され
た第３の出力端部と、前記第３の出力端部に接続され、
前記低電位と前記高電位の中間の電位を出力する第９の
薄膜トランジスタとを備えたトライステート回路を複数
個並列に接続して構成され、表示パネルのデータ線を駆
動するデータ線駆動回路を構成することを特徴とする。
レジスタとラッチ回路とドライバ回路とで構成された表
示駆動装置であって、前記ドライバ回路は、同一導電型
からなる複数の薄膜トランジスタとコンデンサとで構成
され、トランジスタのソースもしくはドレインが電源か
らグラウンドに向かって少なくとも２個直列に接続され
た第１および第２の薄膜トランジスタと、前記第１およ
び第２の薄膜トランジスタの接続部に接続された第１の
出力端部と、出力端が前記第２の薄膜トランジスタのゲ
ートに接続された第３の薄膜トランジスタと、一端が前
記第１および第２の薄膜トランジスタの接続部に接続さ
れ、他端が前記第３の薄膜トランジスタの出力端と前記
第２の薄膜トランジスタのゲートとの間に接続された第
１のコンデンサと、一端が前記グラウンドに接続され、
他端が前記第１の出力端部に接続された第２のコンデン
サと、薄膜トランジスタのソースもしくはドレインが電
源からグラウンドに向かって少なくとも２個直列に接続
された第４および第５の薄膜トランジスタと、前記第４
および第５の薄膜トランジスタの接続部に接続された第
２の出力端部と、出力端が前記第５の薄膜トランジスタ
のゲートに接続された第６の薄膜トランジスタと、一端
が前記第４および第５の薄膜トランジスタの接続部に接
続され、他端が前記第６の薄膜トランジスタの出力端と
前記第５の薄膜トランジスタのゲートとの間に接続され
た第３のコンデンサと、一端が前記グラウンドに接続さ
れ、他端が前記第２の出力端部に接続された第４のコン
デンサと、前記第１の薄膜トランジスタのゲートおよび
前記第６の薄膜トランジスタの入力端に接続され、正ま
たは負極性のゲート信号が入力される入力端部と、前記
第３の薄膜トランジスタの入力端および前記第４の薄膜
トランジスタのゲートに接続され、前記入力端部に入力
されるゲート信号とは逆極性のゲート信号が入力される
反転入力端部と、前記第１の出力端部にゲートが接続さ
れ、入力端が低電位に接続された第７の薄膜トランジス
タと、前記第２の出力端部にゲートが接続され、入力端
が高電位に接続された第８の薄膜トランジスタと、前記
第７および第８の薄膜トランジスタの出力端に接続され
た第３の出力端部と、前記第３の出力端部に接続され、
前記低電位と前記高電位の中間の電位を出力する第９の
薄膜トランジスタとを備えたトライステート回路を複数
個並列に接続して構成され、表示パネルのデータ線を駆
動するデータ線駆動回路を構成することを特徴とする。
【００２４】
【作用】請求項１〜請求項６に記載の半導体装置では、
同一導電型からなる複数の薄膜トランジスタとコンデン
サとで構成されているため、高集積化が可能となり、少
ない製造工程数で製造できることから、低コスト化が図
れる。
同一導電型からなる複数の薄膜トランジスタとコンデン
サとで構成されているため、高集積化が可能となり、少
ない製造工程数で製造できることから、低コスト化が図
れる。
【００２５】また、同一導電型からなる第１および第２
の薄膜トランジスタを電源からグラウンドに向かって少
なくとも２個直列に接続し、入力端部から第２の薄膜ト
ランジスタのゲートに正または負極性のゲート信号を入
力し、反転入力端部から第２の薄膜トランジスタのゲー
トには入力端部から入力されるゲート信号とは逆極性の
ゲート信号を入力することから、常に第１および第２の
薄膜トランジスタの何れかがオフ動作するため、リーク
電流を小さくすることができる。
の薄膜トランジスタを電源からグラウンドに向かって少
なくとも２個直列に接続し、入力端部から第２の薄膜ト
ランジスタのゲートに正または負極性のゲート信号を入
力し、反転入力端部から第２の薄膜トランジスタのゲー
トには入力端部から入力されるゲート信号とは逆極性の
ゲート信号を入力することから、常に第１および第２の
薄膜トランジスタの何れかがオフ動作するため、リーク
電流を小さくすることができる。
【００２６】さらに、出力端部とグラウンドまたは電源
との間には、第１のコンデンサを接続することにより、
出力端部から出力される電位が所定の電位に確実に保持
され、入力端部と第１の薄膜トランジスタのゲートとの
間、または反転入力端部と第２の薄膜トランジスタのゲ
ートとの間に第３の薄膜トランジスタを接続し、第１ま
たは第２の薄膜トランジスタの接続部と前記第３の薄膜
トランジスタとの間に第２のコンデンサを接続する構成
を採用している。この構成は、第１または第２の薄膜ト
ランジスタのゲートに印加されるゲート信号を容量結合
によって、薄膜トランジスタのスイッチングに必要なロ
ーレベルあるいはハイレベルの電位を作成し、その作成
したゲート信号により第１または第２の薄膜トランジス
タを確実にスイッチングさせることにより、出力端部か
ら同一導電型の薄膜トランジスタのゲートに対して適正
な電源電圧（Ｖdd）やグラウンド電圧（ＧＮＤ）を印加
し、この印加電圧を第１のコンデンサによって確実に保
持することができる。
との間には、第１のコンデンサを接続することにより、
出力端部から出力される電位が所定の電位に確実に保持
され、入力端部と第１の薄膜トランジスタのゲートとの
間、または反転入力端部と第２の薄膜トランジスタのゲ
ートとの間に第３の薄膜トランジスタを接続し、第１ま
たは第２の薄膜トランジスタの接続部と前記第３の薄膜
トランジスタとの間に第２のコンデンサを接続する構成
を採用している。この構成は、第１または第２の薄膜ト
ランジスタのゲートに印加されるゲート信号を容量結合
によって、薄膜トランジスタのスイッチングに必要なロ
ーレベルあるいはハイレベルの電位を作成し、その作成
したゲート信号により第１または第２の薄膜トランジス
タを確実にスイッチングさせることにより、出力端部か
ら同一導電型の薄膜トランジスタのゲートに対して適正
な電源電圧（Ｖdd）やグラウンド電圧（ＧＮＤ）を印加
し、この印加電圧を第１のコンデンサによって確実に保
持することができる。
【００２７】請求項７に記載の半導体装置では、電源部
の複数の薄膜トランジスタのうち少なくとも１つのゲー
トに対して制御回路を設けている。従って、電源部の薄
膜トランジスタをスイッチングさせる際に、薄膜トラン
ジスタのゲートに設けられた制御回路の作用により、ゲ
ート電位が適正に制御されて確実なスイッチングが行わ
れ、変動の少ない所定の出力電圧値が得られる。
の複数の薄膜トランジスタのうち少なくとも１つのゲー
トに対して制御回路を設けている。従って、電源部の薄
膜トランジスタをスイッチングさせる際に、薄膜トラン
ジスタのゲートに設けられた制御回路の作用により、ゲ
ート電位が適正に制御されて確実なスイッチングが行わ
れ、変動の少ない所定の出力電圧値が得られる。
【００２８】請求項８〜請求項１０に記載の半導体装置
では、同一導電型からなる複数の薄膜トランジスタとコ
ンデンサとを組み合わせた請求項３の半導体装置を２個
用いて、一方の半導体装置の入力端部と反転入力端部
に、他方の半導体装置の入力端部と反転入力端部を逆に
接続して共通の入力端部および反転入力端部を備え、ま
た、前記第１の出力端部にゲートが接続され、入力端が
低電位に接続された第７の薄膜トランジスタと、前記第
２の出力端部にゲートが接続され、入力端が高電位に接
続された第８の薄膜トランジスタと、前記第７および第
８の薄膜トランジスタの出力端に接続された第３の出力
端部とを備え、さらに、その第３の出力端部に接続さ
れ、前記低電位と前記高電位の中間の電位を出力する第
９の薄膜トランジスタとを備えることにより、例えば、
トライステート回路を構成することができる。このた
め、回路を小さく構成でき、リーク電流が少なくなって
低消費電力化が図れる上、常に適正な出力信号レベルが
得られる。
では、同一導電型からなる複数の薄膜トランジスタとコ
ンデンサとを組み合わせた請求項３の半導体装置を２個
用いて、一方の半導体装置の入力端部と反転入力端部
に、他方の半導体装置の入力端部と反転入力端部を逆に
接続して共通の入力端部および反転入力端部を備え、ま
た、前記第１の出力端部にゲートが接続され、入力端が
低電位に接続された第７の薄膜トランジスタと、前記第
２の出力端部にゲートが接続され、入力端が高電位に接
続された第８の薄膜トランジスタと、前記第７および第
８の薄膜トランジスタの出力端に接続された第３の出力
端部とを備え、さらに、その第３の出力端部に接続さ
れ、前記低電位と前記高電位の中間の電位を出力する第
９の薄膜トランジスタとを備えることにより、例えば、
トライステート回路を構成することができる。このた
め、回路を小さく構成でき、リーク電流が少なくなって
低消費電力化が図れる上、常に適正な出力信号レベルが
得られる。
【００２９】請求項１１に記載の表示駆動装置では、シ
フトレジスタとラッチ回路とドライバ回路とで構成さ
れ、そのドライバ回路が、請求項８記載のトライステー
ト回路を複数個並列に接続して構成し、表示パネルのデ
ータ線を駆動するデータ線駆動回路としたため、交流化
された適正な表示駆動信号を出力することができる。
フトレジスタとラッチ回路とドライバ回路とで構成さ
れ、そのドライバ回路が、請求項８記載のトライステー
ト回路を複数個並列に接続して構成し、表示パネルのデ
ータ線を駆動するデータ線駆動回路としたため、交流化
された適正な表示駆動信号を出力することができる。
【００３０】
【実施例】以下、本発明の半導体装置とこれを用いた表
示駆動装置の実施例を図面に基づいて説明する。図１〜
図８は、本発明の半導体装置とこれを用いた表示駆動装
置の一実施例を示す図であり、ここでは、半導体装置に
用いる同一導電型のトランジスタとしてＰＭＯＳのみを
使って実施したものである。
示駆動装置の実施例を図面に基づいて説明する。図１〜
図８は、本発明の半導体装置とこれを用いた表示駆動装
置の一実施例を示す図であり、ここでは、半導体装置に
用いる同一導電型のトランジスタとしてＰＭＯＳのみを
使って実施したものである。
【００３１】（第１実施例） 図１は、本発明の半導体装置を用いた第１実施例に係る
トライステート回路１１の構成を示す図である。このト
ライステート回路１１は、例えば、液晶駆動装置などで
液晶を駆動する際に、直流電圧を印加したのでは液晶が
劣化することから、交流化された駆動電圧を生成する場
合などに用いられる。
トライステート回路１１の構成を示す図である。このト
ライステート回路１１は、例えば、液晶駆動装置などで
液晶を駆動する際に、直流電圧を印加したのでは液晶が
劣化することから、交流化された駆動電圧を生成する場
合などに用いられる。
【００３２】まず、構成を説明する。図１に示すよう
に、８個のＰＭＯＳトランジスタＱ２１〜Ｑ２８は、
ｄ、反転ｄ（￣ｄ）、ＷＦ、反転ＷＦ（￣ＷＦ）の４つ
の入力信号に基づいて、所定の論理を生成する論理生成
部１２を構成している。このトライステート回路１１
は、ｄ、ＷＦそれぞれに正論理・負論理を入力すること
により、３種類の電源電圧ＶH 、ＶC 、ＶL を切換えて
生成される交流化電圧が出力Ｄから出力される（但し、
ＶH ＞ＶC ＞ＶL ）。ここでは、上記実施例のアンド回
路と同様にパス・トランジスタ・ロジックの手法を用い
ている。
に、８個のＰＭＯＳトランジスタＱ２１〜Ｑ２８は、
ｄ、反転ｄ（￣ｄ）、ＷＦ、反転ＷＦ（￣ＷＦ）の４つ
の入力信号に基づいて、所定の論理を生成する論理生成
部１２を構成している。このトライステート回路１１
は、ｄ、ＷＦそれぞれに正論理・負論理を入力すること
により、３種類の電源電圧ＶH 、ＶC 、ＶL を切換えて
生成される交流化電圧が出力Ｄから出力される（但し、
ＶH ＞ＶC ＞ＶL ）。ここでは、上記実施例のアンド回
路と同様にパス・トランジスタ・ロジックの手法を用い
ている。
【００３３】そして、例えば、このトライステート回路
１１を液晶駆動装置に用いる場合は、上記入力信号のｄ
が書き込みデータの有り／無し、すなわち、液晶を駆動
するか／しないかを表し、ＷＦが液晶駆動電圧の正／負
を表すように用いられる。
１１を液晶駆動装置に用いる場合は、上記入力信号のｄ
が書き込みデータの有り／無し、すなわち、液晶を駆動
するか／しないかを表し、ＷＦが液晶駆動電圧の正／負
を表すように用いられる。
【００３４】次に、６個のＰＭＯＳトランジスタＱ２９
〜Ｑ３４とコンデンサＣ１〜Ｃ４は、それぞれ本発明の
半導体装置の基本回路１３、１４を構成しており、電源
電圧ＶH 、ＶL を切換えて出力するためのＰＭＯＳトラ
ンジスタＱ３５、Ｑ３６のゲートに印加されるゲート信
号の電圧レベルを適正化するものである。このＰＭＯＳ
トランジスタＱ３５、Ｑ３６のゲートに印加されるゲー
ト信号の電圧レベルの適正化は、各トランジスタを十分
に駆動したオン／オフ制御ができるようになるため、電
源電圧ＶH 、ＶL を切換えて出力される出力電圧値を適
正化することになる。
〜Ｑ３４とコンデンサＣ１〜Ｃ４は、それぞれ本発明の
半導体装置の基本回路１３、１４を構成しており、電源
電圧ＶH 、ＶL を切換えて出力するためのＰＭＯＳトラ
ンジスタＱ３５、Ｑ３６のゲートに印加されるゲート信
号の電圧レベルを適正化するものである。このＰＭＯＳ
トランジスタＱ３５、Ｑ３６のゲートに印加されるゲー
ト信号の電圧レベルの適正化は、各トランジスタを十分
に駆動したオン／オフ制御ができるようになるため、電
源電圧ＶH 、ＶL を切換えて出力される出力電圧値を適
正化することになる。
【００３５】上記した基本回路１３、１４の構成を、図
１を用いてさらに詳細に説明する。例えば、図１に示す
基本回路１４は、３個のＰＭＯＳＱ３２〜Ｑ３４と、２
個のコンデンサＣ２、Ｃ４とから構成されている。そし
て、ＰＭＯＳＱ３４とＱ３３のソースおよびドレイン
は、電源（Ｖdd）からグラウンド（ＧＮＤ）に向かって
直列に接続されており、そのＰＭＯＳＱ３４とＱ３３の
接続部から伸びる基本回路１４の出力端子が上記したＰ
ＭＯＳトランジスタＱ３６のゲートに接続されている。
ここで本発明の半導体装置は、コンデンサＣ４の一端が
基本回路１４の出力端子に、他端がグラウンドに接続さ
れている。
１を用いてさらに詳細に説明する。例えば、図１に示す
基本回路１４は、３個のＰＭＯＳＱ３２〜Ｑ３４と、２
個のコンデンサＣ２、Ｃ４とから構成されている。そし
て、ＰＭＯＳＱ３４とＱ３３のソースおよびドレイン
は、電源（Ｖdd）からグラウンド（ＧＮＤ）に向かって
直列に接続されており、そのＰＭＯＳＱ３４とＱ３３の
接続部から伸びる基本回路１４の出力端子が上記したＰ
ＭＯＳトランジスタＱ３６のゲートに接続されている。
ここで本発明の半導体装置は、コンデンサＣ４の一端が
基本回路１４の出力端子に、他端がグラウンドに接続さ
れている。
【００３６】このような構成を採用しているため、ＰＭ
ＯＳトランジスタＱ３４のゲートに負論理が印加され、
ＰＭＯＳトランジスタＱ３３のゲートに正論理が印加さ
れた場合、ＰＭＯＳトランジスタＱ３４がオンし、電源
からＰＭＯＳトランジスタＱ３６のゲートに電源電圧Ｖ
ddが印加される。このとき、コンデンサＣ４は、ＰＭＯ
Ｓトランジスタ３６のゲートに溜まった電荷を保持する
とともに、容量結合によりゲートの電位が電源電圧以上
になるように作用する。このため、ＰＭＯＳトランジス
タＱ３６を確実にオフ動作させることができる。
ＯＳトランジスタＱ３４のゲートに負論理が印加され、
ＰＭＯＳトランジスタＱ３３のゲートに正論理が印加さ
れた場合、ＰＭＯＳトランジスタＱ３４がオンし、電源
からＰＭＯＳトランジスタＱ３６のゲートに電源電圧Ｖ
ddが印加される。このとき、コンデンサＣ４は、ＰＭＯ
Ｓトランジスタ３６のゲートに溜まった電荷を保持する
とともに、容量結合によりゲートの電位が電源電圧以上
になるように作用する。このため、ＰＭＯＳトランジス
タＱ３６を確実にオフ動作させることができる。
【００３７】また、逆にＰＭＯＳトランジスタＱ３４の
ゲートに正論理が印加され、ＰＭＯＳトランジスタＱ３
３のゲートに負論理が印加された場合、ＰＭＯＳトラン
ジスタＱ３３がオンし、グラウンドからＰＭＯＳトラン
ジスタＱ３６のゲートにグラウンド電圧（０Ｖ）が印加
される。このとき、コンデンサＣ４は、ＰＭＯＳトラン
ジスタ３６のゲートに溜まっていた電荷をＰＭＯＳトラ
ンジスタＱ３３を介して一気に解放することにより、Ｐ
ＭＯＳトランジスタＱ３６のゲート電位を十分に下げる
ように作用する。このため、ＰＭＯＳトランジスタＱ３
６をオン動作させることができる。
ゲートに正論理が印加され、ＰＭＯＳトランジスタＱ３
３のゲートに負論理が印加された場合、ＰＭＯＳトラン
ジスタＱ３３がオンし、グラウンドからＰＭＯＳトラン
ジスタＱ３６のゲートにグラウンド電圧（０Ｖ）が印加
される。このとき、コンデンサＣ４は、ＰＭＯＳトラン
ジスタ３６のゲートに溜まっていた電荷をＰＭＯＳトラ
ンジスタＱ３３を介して一気に解放することにより、Ｐ
ＭＯＳトランジスタＱ３６のゲート電位を十分に下げる
ように作用する。このため、ＰＭＯＳトランジスタＱ３
６をオン動作させることができる。
【００３８】さらに、本実施例の基本回路１４は、上記
構成に加えて、ＰＭＯＳトランジスタＱ３３のゲート
に、論理生成部１２を構成するＰＭＯＳトランジスタＱ
２５とＱ２６との接続部から両トランジスタをスイッチ
ングさせて、入力信号（ＷＦ）あるいは電源電圧（Ｖd
d）がＰＭＯＳトランジスタＱ３２を介して入力され
る。このＰＭＯＳトランジスタ３２のゲートは、グラウ
ンドに接地されているため、常にオン状態であって、Ｐ
ＭＯＳトランジスタＱ３３との間に一定の容量が形成さ
れる。このため、ＰＭＯＳトランジスタＱ３２で形成さ
れる容量は、ＰＭＯＳトランジスタＱ３３のゲートに印
加される電圧を保持するとともに、入力信号が正論理の
場合は十分に高く、負論理の場合は十分に下げるように
作用する。従って、ＰＭＯＳトランジスタＱ３３は、確
実にスイッチングが行われてオン動作すると、ＰＭＯＳ
トランジスタＱ３６のゲートに適正なグラウンド電圧を
印加することができる。
構成に加えて、ＰＭＯＳトランジスタＱ３３のゲート
に、論理生成部１２を構成するＰＭＯＳトランジスタＱ
２５とＱ２６との接続部から両トランジスタをスイッチ
ングさせて、入力信号（ＷＦ）あるいは電源電圧（Ｖd
d）がＰＭＯＳトランジスタＱ３２を介して入力され
る。このＰＭＯＳトランジスタ３２のゲートは、グラウ
ンドに接地されているため、常にオン状態であって、Ｐ
ＭＯＳトランジスタＱ３３との間に一定の容量が形成さ
れる。このため、ＰＭＯＳトランジスタＱ３２で形成さ
れる容量は、ＰＭＯＳトランジスタＱ３３のゲートに印
加される電圧を保持するとともに、入力信号が正論理の
場合は十分に高く、負論理の場合は十分に下げるように
作用する。従って、ＰＭＯＳトランジスタＱ３３は、確
実にスイッチングが行われてオン動作すると、ＰＭＯＳ
トランジスタＱ３６のゲートに適正なグラウンド電圧を
印加することができる。
【００３９】その上、本実施例の基本回路１４は、ＰＭ
ＯＳトランジスタＱ３２とＱ３３との間と、ＰＭＯＳト
ランジスタＱ３４とＱ３３との接続部との間にコンデン
サＣ２を接続したため、ＰＭＯＳトランジスタＱ３３の
ゲート容量が増加するとともに、ＰＭＯＳトランジスタ
Ｑ３６のゲート容量も増加する。このため、上記したコ
ンデンサＣ４の作用にＰＭＯＳトランジスタＱ３２とコ
ンデンサＣ２の作用が付加された相乗効果により、ＰＭ
ＯＳトランジスタＱ３６のゲートに印加されるゲート電
圧を電源電圧まで十分に上げたり、グラウンド電圧まで
十分に下げたりすることができることから、ＰＭＯＳト
ランジスタ３６が確実に駆動され、ロー電源電圧（ＶL
）から適正な電圧値を出力することができる。
ＯＳトランジスタＱ３２とＱ３３との間と、ＰＭＯＳト
ランジスタＱ３４とＱ３３との接続部との間にコンデン
サＣ２を接続したため、ＰＭＯＳトランジスタＱ３３の
ゲート容量が増加するとともに、ＰＭＯＳトランジスタ
Ｑ３６のゲート容量も増加する。このため、上記したコ
ンデンサＣ４の作用にＰＭＯＳトランジスタＱ３２とコ
ンデンサＣ２の作用が付加された相乗効果により、ＰＭ
ＯＳトランジスタＱ３６のゲートに印加されるゲート電
圧を電源電圧まで十分に上げたり、グラウンド電圧まで
十分に下げたりすることができることから、ＰＭＯＳト
ランジスタ３６が確実に駆動され、ロー電源電圧（ＶL
）から適正な電圧値を出力することができる。
【００４０】また、ＰＭＯＳトランジスタＱ３５のゲー
トには、上記の基本回路１４と同じ構成からなる基本回
路１３を設けたため、ＰＭＯＳトランジスタＱ３５が確
実に駆動され、ハイ電源電圧（ＶH ）から適正な電圧値
を出力することができる。
トには、上記の基本回路１４と同じ構成からなる基本回
路１３を設けたため、ＰＭＯＳトランジスタＱ３５が確
実に駆動され、ハイ電源電圧（ＶH ）から適正な電圧値
を出力することができる。
【００４１】また、上記したトライステート回路１１
は、使用する全てのＭＯＳトランジスタＱ２１〜Ｑ３７
を同一導電型のＰＭＯＳトランジスタで構成することが
できるため、ＣＭＯＳトランジスタで構成する場合と比
較して不純物注入工程やマスクの枚数が削減され、製造
工程が簡略化されることにより、コストを低減化するこ
とができる。
は、使用する全てのＭＯＳトランジスタＱ２１〜Ｑ３７
を同一導電型のＰＭＯＳトランジスタで構成することが
できるため、ＣＭＯＳトランジスタで構成する場合と比
較して不純物注入工程やマスクの枚数が削減され、製造
工程が簡略化されることにより、コストを低減化するこ
とができる。
【００４２】さらに、基本回路１３、１４では、電源か
らグラウンドに向かってＰＭＯＳトランジスタＱ３４と
Ｑ３３を直列に接続し、各トランジスタのゲートの一方
に正論理、他方に負論理を入力して何れかが常にオフ動
作するようにしたため、リーク電流が少なくなり、低消
費電力化が図れる。
らグラウンドに向かってＰＭＯＳトランジスタＱ３４と
Ｑ３３を直列に接続し、各トランジスタのゲートの一方
に正論理、他方に負論理を入力して何れかが常にオフ動
作するようにしたため、リーク電流が少なくなり、低消
費電力化が図れる。
【００４３】図２は、図１のトライステート回路１１の
シンボルを示す図であり、図３は、図２のトライステー
ト回路１１へ入力されるｄ、ＷＦの２つの入力信号とこ
れに基づいて生成される交流化された出力信号Ｄのシュ
ミレーション結果を示す図である。なお、本明細書中の
シュミレーションで使用したＰＭＯＳトランジスタは、
トランジスタサイズがＬ＝４μｍ，Ｗ＝４μｍ、しきい
値電圧が−３Ｖ、電界効果移動度が４０ｃｍ2／Ｖ・
Ｓ、ゲート電極容量が１．２２×１０-14Ｆ、Ｓ／Ｄ
（ソース／ドレイン）抵抗が２００Ω、基板電圧が電源
電圧（Ｖdd）と等電位のものを使用している。また、基
本回路に用いたコンデンサは、０．２ｐＦの容量のもの
を使用している。
シンボルを示す図であり、図３は、図２のトライステー
ト回路１１へ入力されるｄ、ＷＦの２つの入力信号とこ
れに基づいて生成される交流化された出力信号Ｄのシュ
ミレーション結果を示す図である。なお、本明細書中の
シュミレーションで使用したＰＭＯＳトランジスタは、
トランジスタサイズがＬ＝４μｍ，Ｗ＝４μｍ、しきい
値電圧が−３Ｖ、電界効果移動度が４０ｃｍ2／Ｖ・
Ｓ、ゲート電極容量が１．２２×１０-14Ｆ、Ｓ／Ｄ
（ソース／ドレイン）抵抗が２００Ω、基板電圧が電源
電圧（Ｖdd）と等電位のものを使用している。また、基
本回路に用いたコンデンサは、０．２ｐＦの容量のもの
を使用している。
【００４４】そこで、図３（ａ），（ｂ）に示すよう
に、本第１実施例のトライステート回路では、入力信号
のｄおよび入力信号ＷＦが適宜変化した場合に、出力端
部Ｄから出力される出力波形が図３（ｃ）のようにな
る。図３（ｃ）に示すように、図１１の従来例のシュミ
レーション結果のようなローレベル（ＶL ）やハイレベ
ル（ＶH ）での損失がなく、ローレベルの電源電圧（Ｖ
L ＝４Ｖ）とハイレベルの電源電圧（ＶH ＝８Ｖ）がそ
れぞれ確実に出ていることがわかる。
に、本第１実施例のトライステート回路では、入力信号
のｄおよび入力信号ＷＦが適宜変化した場合に、出力端
部Ｄから出力される出力波形が図３（ｃ）のようにな
る。図３（ｃ）に示すように、図１１の従来例のシュミ
レーション結果のようなローレベル（ＶL ）やハイレベ
ル（ＶH ）での損失がなく、ローレベルの電源電圧（Ｖ
L ＝４Ｖ）とハイレベルの電源電圧（ＶH ＝８Ｖ）がそ
れぞれ確実に出ていることがわかる。
【００４５】次に、動作について説明する。図１に示す
トライステート回路１１は、入力端部のｄとＷＦのそれ
ぞれに正論理・負論理の何れかを入力することにより、
出力端部ＤからＶH 、ＶC 、ＶL の何れかが出力され
る。実際には、図３の（ａ），（ｂ）に示すように、入
力ｄとＷＦとが変化することによって、同図（ｃ）に示
すような交流化信号が生成される。
トライステート回路１１は、入力端部のｄとＷＦのそれ
ぞれに正論理・負論理の何れかを入力することにより、
出力端部ＤからＶH 、ＶC 、ＶL の何れかが出力され
る。実際には、図３の（ａ），（ｂ）に示すように、入
力ｄとＷＦとが変化することによって、同図（ｃ）に示
すような交流化信号が生成される。
【００４６】まず、入力信号のｄとＷＦが「０」の場合
は、ＰＭＯＳトランジスタＱ３５、Ｑ３６がオフとな
り、ＰＭＯＳトランジスタＱ３７がオンするため、出力
端部ＤからＶｃが出力される。また、入力信号のｄが
「０」で、ＷＦが「１」の場合も上記と同様に出力端部
ＤからＶｃが出力される。これは、ｄが「０」の場合
は、論理生成部１２のＰＭＯＳトランジスタＱ２１、Ｑ
２３、Ｑ２５、Ｑ２７がオフとなるため、ＷＦの入力信
号に影響されることなくＰＭＯＳトランジスタＱ３７を
オンして、出力端部ＤからＶｃが出力されることによ
る。
は、ＰＭＯＳトランジスタＱ３５、Ｑ３６がオフとな
り、ＰＭＯＳトランジスタＱ３７がオンするため、出力
端部ＤからＶｃが出力される。また、入力信号のｄが
「０」で、ＷＦが「１」の場合も上記と同様に出力端部
ＤからＶｃが出力される。これは、ｄが「０」の場合
は、論理生成部１２のＰＭＯＳトランジスタＱ２１、Ｑ
２３、Ｑ２５、Ｑ２７がオフとなるため、ＷＦの入力信
号に影響されることなくＰＭＯＳトランジスタＱ３７を
オンして、出力端部ＤからＶｃが出力されることによ
る。
【００４７】また、入力信号のｄが「１」の場合は、ス
イッチングトランジスタのＱ３７がオフし、論理部のＰ
ＭＯＳトランジスタＱ２２、Ｑ２４、Ｑ２６、Ｑ２８が
オフするとともに、逆に、ＰＭＯＳトランジスタＱ２
１、Ｑ２３、Ｑ２５、Ｑ２７がオンする。このため、Ｗ
Ｆの入力信号に基づいて出力端部Ｄからの出力電圧が変
化する。
イッチングトランジスタのＱ３７がオフし、論理部のＰ
ＭＯＳトランジスタＱ２２、Ｑ２４、Ｑ２６、Ｑ２８が
オフするとともに、逆に、ＰＭＯＳトランジスタＱ２
１、Ｑ２３、Ｑ２５、Ｑ２７がオンする。このため、Ｗ
Ｆの入力信号に基づいて出力端部Ｄからの出力電圧が変
化する。
【００４８】そこで、ＷＦが「０」の場合は、ＰＭＯＳ
トランジスタＱ３６がオンしＱ３５がオフするため、出
力端部ＤからＶL が出力される。また、ＷＦが「１」の
場合は、ＰＭＯＳトランジスタＱ３５がオンしＱ３６が
オフするため、出力端部ＤからＶH が出力される。
トランジスタＱ３６がオンしＱ３５がオフするため、出
力端部ＤからＶL が出力される。また、ＷＦが「１」の
場合は、ＰＭＯＳトランジスタＱ３５がオンしＱ３６が
オフするため、出力端部ＤからＶH が出力される。
【００４９】このように、本実施例のトライステート回
路１１は、ＰＭＯＳトランジスタとコンデンサだけで構
成できることから、構造が簡単となり、少ない工程数で
製造できるため、低コスト化が図れる。
路１１は、ＰＭＯＳトランジスタとコンデンサだけで構
成できることから、構造が簡単となり、少ない工程数で
製造できるため、低コスト化が図れる。
【００５０】また、本実施例のトライステート回路１１
は、図１に示すコンデンサＣ１〜Ｃ４とＰＭＯＳトラン
ジスタＱ２９〜Ｑ３４で構成された基本回路１３、１４
を用いて、論理生成部１２から出力される電圧レベルを
補正するようにしたため、図３（ｃ）に示す交流化出力
波形のうち、ローレベルの出力電圧（ＶL ）が十分下が
りきらなかったり、ハイレベルの出力電圧（ＶH ）が十
分上がり切らないという問題が解決され、ローレベルか
らハイレベルまで十分に振幅した出力波形を得ることが
できるようになった。
は、図１に示すコンデンサＣ１〜Ｃ４とＰＭＯＳトラン
ジスタＱ２９〜Ｑ３４で構成された基本回路１３、１４
を用いて、論理生成部１２から出力される電圧レベルを
補正するようにしたため、図３（ｃ）に示す交流化出力
波形のうち、ローレベルの出力電圧（ＶL ）が十分下が
りきらなかったり、ハイレベルの出力電圧（ＶH ）が十
分上がり切らないという問題が解決され、ローレベルか
らハイレベルまで十分に振幅した出力波形を得ることが
できるようになった。
【００５１】（第２実施例） 図４は、本発明の半導体装置を用いた第２実施例に係る
トライステート回路２１の構成を示す図である。まず、
構成を説明する。図４に示すトライステート回路２１
は、図１のトライステート回路１１の構成を一部変形し
たものであり、図１と同一部には同じ符号が付してあ
る。第１実施例の構成と異なる部分は、ハイレベルの電
源電圧（ＶH ）側をスイッチングするＰＭＯＳトランジ
スタＱ３５に対して、そのゲート電圧を補正する図１の
基本回路１３からコンデンサＣ３を取り除いて、図４の
基本回路２２とした点である。上記以外の構成は、全て
第１実施例と同じであるため、構成説明を省略する。
トライステート回路２１の構成を示す図である。まず、
構成を説明する。図４に示すトライステート回路２１
は、図１のトライステート回路１１の構成を一部変形し
たものであり、図１と同一部には同じ符号が付してあ
る。第１実施例の構成と異なる部分は、ハイレベルの電
源電圧（ＶH ）側をスイッチングするＰＭＯＳトランジ
スタＱ３５に対して、そのゲート電圧を補正する図１の
基本回路１３からコンデンサＣ３を取り除いて、図４の
基本回路２２とした点である。上記以外の構成は、全て
第１実施例と同じであるため、構成説明を省略する。
【００５２】次に、動作を説明する。図４に示すトライ
ステート回路２１の基本回路２２にコンデンサＣ３が無
くなったことにより、ＰＭＯＳトランジスタＱ３５のゲ
ートにかかる電位、特に、ＰＭＯＳトランジスタＱ３５
をオン動作させる場合にゲートをグラウンド電位まで十
分下げることができなくなる。しかし、ＰＭＯＳトラン
ジスタＱ３５は、ハイレベルの電源電圧（ＶH ）がかか
っているため、完全にオン動作しなくても出力電圧には
それほど影響がなく、また、実用上もそれ程問題がない
ため、コンデンサＣ３を取り除く構成も可能である。
ステート回路２１の基本回路２２にコンデンサＣ３が無
くなったことにより、ＰＭＯＳトランジスタＱ３５のゲ
ートにかかる電位、特に、ＰＭＯＳトランジスタＱ３５
をオン動作させる場合にゲートをグラウンド電位まで十
分下げることができなくなる。しかし、ＰＭＯＳトラン
ジスタＱ３５は、ハイレベルの電源電圧（ＶH ）がかか
っているため、完全にオン動作しなくても出力電圧には
それほど影響がなく、また、実用上もそれ程問題がない
ため、コンデンサＣ３を取り除く構成も可能である。
【００５３】他方、ＰＭＯＳトランジスタＱ３６は、ロ
ーレベルの電源電圧（ＶL ）をスイッチングさせるた
め、オン動作が不完全になると出力電圧に与える影響が
大きくなることから、少なくともローレベルの電源電圧
（ＶL ）をスイッチングさせるＰＭＯＳトランジスタ３
６側の基本回路１４には、コンデンサＣ４が必要とな
る。このように、第２実施例のトライステート回路２１
は、１個のトライステート回路についてコンデンサが１
個省略できることから回路を簡略化することができる。
ーレベルの電源電圧（ＶL ）をスイッチングさせるた
め、オン動作が不完全になると出力電圧に与える影響が
大きくなることから、少なくともローレベルの電源電圧
（ＶL ）をスイッチングさせるＰＭＯＳトランジスタ３
６側の基本回路１４には、コンデンサＣ４が必要とな
る。このように、第２実施例のトライステート回路２１
は、１個のトライステート回路についてコンデンサが１
個省略できることから回路を簡略化することができる。
【００５４】また、トライステート回路２１の出力波形
は、図３のシュミレーション結果で見ると、図３（ｃ）
の出力信号Ｄのハイレベル電圧（ＶH ）の位置が破線よ
りも多少下がる程度で、図３（ｃ）とほぼ同じ適正なト
ライステート回路の出力波形を得ることができる。さら
に、上記以外の効果についても、第１実施例と同様に好
適な効果を得ることができる。
は、図３のシュミレーション結果で見ると、図３（ｃ）
の出力信号Ｄのハイレベル電圧（ＶH ）の位置が破線よ
りも多少下がる程度で、図３（ｃ）とほぼ同じ適正なト
ライステート回路の出力波形を得ることができる。さら
に、上記以外の効果についても、第１実施例と同様に好
適な効果を得ることができる。
【００５５】（第３実施例） 図５は、本発明の半導体装置を用いた第３実施例に係る
トライステート回路３１の構成を示す図である。まず、
構成を説明する。図５に示すトライステート回路３１
は、図４に示す第２実施例のトライステート回路２１の
構成をさらに変形したものであり、図１と同一部には同
じ符号が付してある。
トライステート回路３１の構成を示す図である。まず、
構成を説明する。図５に示すトライステート回路３１
は、図４に示す第２実施例のトライステート回路２１の
構成をさらに変形したものであり、図１と同一部には同
じ符号が付してある。
【００５６】第２実施例の構成と異なる部分は、ハイレ
ベルの電源電圧（ＶH ）側をスイッチングするＰＭＯＳ
トランジスタＱ３５に対して、そのゲート電圧を補正す
る図４の基本回路２２そのものを除去した点である。こ
のため、さらに基本回路２２に入力していた論理生成部
１２のＰＭＯＳトランジスタＱ２３とＱ２４を省略する
ことが可能となった。上記以外の構成は、全て第１実施
例と同じであるため、構成説明を省略する。
ベルの電源電圧（ＶH ）側をスイッチングするＰＭＯＳ
トランジスタＱ３５に対して、そのゲート電圧を補正す
る図４の基本回路２２そのものを除去した点である。こ
のため、さらに基本回路２２に入力していた論理生成部
１２のＰＭＯＳトランジスタＱ２３とＱ２４を省略する
ことが可能となった。上記以外の構成は、全て第１実施
例と同じであるため、構成説明を省略する。
【００５７】次に、動作を説明する。図５に示すトライ
ステート回路３１は、ハイレベルの電源電圧（ＶH ）側
をスイッチングするＰＭＯＳトランジスタＱ３５に対し
て、そのゲート電圧を補正するための基本回路を除去し
たことにより、ＰＭＯＳトランジスタＱ３５のゲートに
かかる電位、特に、ＰＭＯＳトランジスタＱ３５をオン
動作させる場合、第２実施例の時よりもさらにゲートを
グラウンド電位まで十分下げることができなくなる。特
に、ＭＯＳトランジスタのしきい値損失分の影響によっ
て、ゲート電位が上昇するとＰＭＯＳトランジスタＱ３
５のスイッチングが確実に行われなくなる。しかし、Ｐ
ＭＯＳトランジスタＱ３５には、ハイレベルの電源電圧
（ＶH ）がかかっているため、完全にオン動作しなくて
も出力電圧にはそれほど影響がないため、基本回路２２
を取り除いた本第３実施例のような構成を採用すること
も可能である。
ステート回路３１は、ハイレベルの電源電圧（ＶH ）側
をスイッチングするＰＭＯＳトランジスタＱ３５に対し
て、そのゲート電圧を補正するための基本回路を除去し
たことにより、ＰＭＯＳトランジスタＱ３５のゲートに
かかる電位、特に、ＰＭＯＳトランジスタＱ３５をオン
動作させる場合、第２実施例の時よりもさらにゲートを
グラウンド電位まで十分下げることができなくなる。特
に、ＭＯＳトランジスタのしきい値損失分の影響によっ
て、ゲート電位が上昇するとＰＭＯＳトランジスタＱ３
５のスイッチングが確実に行われなくなる。しかし、Ｐ
ＭＯＳトランジスタＱ３５には、ハイレベルの電源電圧
（ＶH ）がかかっているため、完全にオン動作しなくて
も出力電圧にはそれほど影響がないため、基本回路２２
を取り除いた本第３実施例のような構成を採用すること
も可能である。
【００５８】他方、ＰＭＯＳトランジスタＱ３６は、ロ
ーレベルの電源電圧（ＶL ）をスイッチングさせるた
め、オン動作が不完全になると出力電圧に与える影響が
大きくなることから、少なくともローレベルの電源電圧
（ＶL ）をスイッチングさせるＰＭＯＳトランジスタ３
６側には、コンデンサＣ４を含む基本回路１４を必要と
する。
ーレベルの電源電圧（ＶL ）をスイッチングさせるた
め、オン動作が不完全になると出力電圧に与える影響が
大きくなることから、少なくともローレベルの電源電圧
（ＶL ）をスイッチングさせるＰＭＯＳトランジスタ３
６側には、コンデンサＣ４を含む基本回路１４を必要と
する。
【００５９】このように、第３実施例のトライステート
回路３１は、１個のトライステート回路について第１実
施例と比較すると、ＰＭＯＳトランジスタが５個、コン
デンサが２個省略できることから回路構成が大幅に簡略
化され、低コスト化が図れる。
回路３１は、１個のトライステート回路について第１実
施例と比較すると、ＰＭＯＳトランジスタが５個、コン
デンサが２個省略できることから回路構成が大幅に簡略
化され、低コスト化が図れる。
【００６０】また、トライステート回路３１の出力波形
は、図３のシュミレーション結果で見ると、図３（ｃ）
の出力信号Ｄのハイレベル電圧（ＶH ）の位置が第２実
施例の場合よりも多少下がるが、図３（ｃ）とそれ程変
らない適正なトライステート回路の出力波形を得ること
ができる。さらに、上記以外の効果についても、第１実
施例と同様に好適な効果を得ることができる。
は、図３のシュミレーション結果で見ると、図３（ｃ）
の出力信号Ｄのハイレベル電圧（ＶH ）の位置が第２実
施例の場合よりも多少下がるが、図３（ｃ）とそれ程変
らない適正なトライステート回路の出力波形を得ること
ができる。さらに、上記以外の効果についても、第１実
施例と同様に好適な効果を得ることができる。
【００６１】なお、上記したトライステート回路１１、
２１、３１では、ＰＭＯＳトランジスタを使って回路構
成した場合で説明したが、このＰＭＯＳトランジスタの
代わりにＮＭＯＳトランジスタを使って構成することも
できる。
２１、３１では、ＰＭＯＳトランジスタを使って回路構
成した場合で説明したが、このＰＭＯＳトランジスタの
代わりにＮＭＯＳトランジスタを使って構成することも
できる。
【００６２】（第４実施例−液晶駆動回路） 図６は、第４実施例に係る駆動回路一体型ＴＦＴ−ＬＣ
Ｄ４１の概略構成図である。この駆動回路一体型ＴＦＴ
−ＬＣＤ４１は、ＬＣＤ（Liquid Crystal Display）の
表示領域において、ガラス基板上の各画素毎にスイッチ
ング素子となるＴＦＴ（Thin Film Transistor）を形成
するとともに、ドレインドライバやゲートドライバから
なる液晶駆動回路もガラス基板上に一体形成したもので
ある。
Ｄ４１の概略構成図である。この駆動回路一体型ＴＦＴ
−ＬＣＤ４１は、ＬＣＤ（Liquid Crystal Display）の
表示領域において、ガラス基板上の各画素毎にスイッチ
ング素子となるＴＦＴ（Thin Film Transistor）を形成
するとともに、ドレインドライバやゲートドライバから
なる液晶駆動回路もガラス基板上に一体形成したもので
ある。
【００６３】まず、構成を説明する。図６に示すよう
に、駆動回路一体型ＴＦＴ−ＬＣＤ４１は、ガラス基板
４２上の表示領域内の各画素毎にＴＦＴを形成する液晶
表示パネル（ＴＦＴ−ＬＣＤ）４３と、その液晶表示パ
ネル４３の各ＴＦＴのゲートに走査信号を印加して選択
状態と非選択状態とを作り出すゲートドライバ４４と、
そのゲートドライバ４４によって選択状態にしたＴＦＴ
に表示信号を印加して各画素毎の液晶を駆動するドレイ
ンドライバ４５とで構成されている。
に、駆動回路一体型ＴＦＴ−ＬＣＤ４１は、ガラス基板
４２上の表示領域内の各画素毎にＴＦＴを形成する液晶
表示パネル（ＴＦＴ−ＬＣＤ）４３と、その液晶表示パ
ネル４３の各ＴＦＴのゲートに走査信号を印加して選択
状態と非選択状態とを作り出すゲートドライバ４４と、
そのゲートドライバ４４によって選択状態にしたＴＦＴ
に表示信号を印加して各画素毎の液晶を駆動するドレイ
ンドライバ４５とで構成されている。
【００６４】上記した液晶表示パネル４３、ゲートドラ
イバ４４およびドレインドライバ４５は、ガラス基板４
２上に一体形成されている。図７は、図６に示すドレイ
ンドライバ４５をラッチ回路、アンド／ナンド回路およ
びトライステート回路とで構成した部分回路図であり、
図８は、図７各部の信号波形を示すタイミングチャート
である。図７に示す各ラッチ回路やアンド／ナンド回路
は、上記第１実施例で説明した基本回路およびこれと同
一導電型の複数のＭＯＳトランジスタを使って構成する
ことが可能である。
イバ４４およびドレインドライバ４５は、ガラス基板４
２上に一体形成されている。図７は、図６に示すドレイ
ンドライバ４５をラッチ回路、アンド／ナンド回路およ
びトライステート回路とで構成した部分回路図であり、
図８は、図７各部の信号波形を示すタイミングチャート
である。図７に示す各ラッチ回路やアンド／ナンド回路
は、上記第１実施例で説明した基本回路およびこれと同
一導電型の複数のＭＯＳトランジスタを使って構成する
ことが可能である。
【００６５】図７に示すドレインドライバ４５は、ラッ
チ回路５１、５２、５３……、アンド回路６１、６２…
…、ラッチ回路７１、７２……、ラッチ回路８１、８
２、……、トライステート回路９１、９２……などで構
成されている。ラッチ回路５１、５２、５３は、図示し
ないコントローラから入力される水平同期信号（ＸＳＣ
Ｌ）と、反転水平同期信号（￣ＸＳＣＬ）とが制御信号
入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）とに１
つ置きに逆の位相で入力され、制御信号入力端部（Ｌ）
に「１」が入ると入力信号をスルーで出力し、「０」が
入ると従前の入力信号をラッチする。
チ回路５１、５２、５３……、アンド回路６１、６２…
…、ラッチ回路７１、７２……、ラッチ回路８１、８
２、……、トライステート回路９１、９２……などで構
成されている。ラッチ回路５１、５２、５３は、図示し
ないコントローラから入力される水平同期信号（ＸＳＣ
Ｌ）と、反転水平同期信号（￣ＸＳＣＬ）とが制御信号
入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）とに１
つ置きに逆の位相で入力され、制御信号入力端部（Ｌ）
に「１」が入ると入力信号をスルーで出力し、「０」が
入ると従前の入力信号をラッチする。
【００６６】ラッチ回路５１への入力信号は、ＸＤクロ
ックと反転ＸＤクロックが入力され、スルー状態とラッ
チ状態に応じた出力信号が出力端部（Ｏ）と反転出力端
部（￣Ｏ）から出力され、アンド回路６１と次段のラッ
チ回路５２の入力端部に入力される。同様に、ラッチ回
路５２の出力信号は、アンド回路６１とアンド回路６２
および次段のラッチ回路５３の入力端部に入力される。
ックと反転ＸＤクロックが入力され、スルー状態とラッ
チ状態に応じた出力信号が出力端部（Ｏ）と反転出力端
部（￣Ｏ）から出力され、アンド回路６１と次段のラッ
チ回路５２の入力端部に入力される。同様に、ラッチ回
路５２の出力信号は、アンド回路６１とアンド回路６２
および次段のラッチ回路５３の入力端部に入力される。
【００６７】そして、アンド回路６１は、上記ラッチ回
路５１の出力（Ｏ）とラッチ回路５２の反転出力（￣
Ｏ）とを入力して、論理積とその否定とをラッチ回路７
１の制御信号入力端部（Ｌ）と反転制御信号入力端部
（￣Ｌ）とに入力する。アンド回路６２も同様に、ラッ
チ回路５２の反転出力（￣Ｏ）とラッチ回路５３の出力
（Ｏ）とが入力されて、論理積とその否定とがラッチ回
路７２の制御信号入力端部（Ｌ）と反転制御信号入力端
部（￣Ｌ）に入力される。
路５１の出力（Ｏ）とラッチ回路５２の反転出力（￣
Ｏ）とを入力して、論理積とその否定とをラッチ回路７
１の制御信号入力端部（Ｌ）と反転制御信号入力端部
（￣Ｌ）とに入力する。アンド回路６２も同様に、ラッ
チ回路５２の反転出力（￣Ｏ）とラッチ回路５３の出力
（Ｏ）とが入力されて、論理積とその否定とがラッチ回
路７２の制御信号入力端部（Ｌ）と反転制御信号入力端
部（￣Ｌ）に入力される。
【００６８】ラッチ回路７１とラッチ回路７２は、上記
したアンド回路６１と６２からの出力信号のタイミング
に応じて、図示しないデータ変換回路から入力される各
画素毎のデータをラッチし、そのラッチしたデータをそ
れぞれ次段のラッチ回路８１と８２に出力する。
したアンド回路６１と６２からの出力信号のタイミング
に応じて、図示しないデータ変換回路から入力される各
画素毎のデータをラッチし、そのラッチしたデータをそ
れぞれ次段のラッチ回路８１と８２に出力する。
【００６９】ラッチ回路８１と８２は、クロックＯＰの
タイミングで入力された各画素毎のデータをラッチし
て、その出力をそれぞれのトライステート回路９１と９
２に出力する。この第４実施例では、図１に示す上記第
１実施例のトライステート回路を使って実施している。
タイミングで入力された各画素毎のデータをラッチし
て、その出力をそれぞれのトライステート回路９１と９
２に出力する。この第４実施例では、図１に示す上記第
１実施例のトライステート回路を使って実施している。
【００７０】このトライステート回路９１と９２は、上
記したラッチ回路８１と８２からの入力信号と、交流化
信号ＷＦとの組み合わせによって、ＶH 、ＶC 、ＶL か
らなる３種類の電源電圧を適宜選択することにより、交
流化された表示信号が生成される。トライステート回路
９１から出力される交流化された表示信号は、ドレイン
ラインのＤ１に出力され、トライステート回路９２から
出力される交流化された表示信号は、ドレインラインの
Ｄ２に出力される。
記したラッチ回路８１と８２からの入力信号と、交流化
信号ＷＦとの組み合わせによって、ＶH 、ＶC 、ＶL か
らなる３種類の電源電圧を適宜選択することにより、交
流化された表示信号が生成される。トライステート回路
９１から出力される交流化された表示信号は、ドレイン
ラインのＤ１に出力され、トライステート回路９２から
出力される交流化された表示信号は、ドレインラインの
Ｄ２に出力される。
【００７１】なお、図７は、２ライン分のドレインライ
ンに供給するドレインドライバ４５の一部の構成を説明
したにすぎず、実際には上記各回路が水平走査方向に画
素数に応じて連なって配置されている。これにより、各
ドレインラインには、その位置に応じた表示信号を供給
することができる。
ンに供給するドレインドライバ４５の一部の構成を説明
したにすぎず、実際には上記各回路が水平走査方向に画
素数に応じて連なって配置されている。これにより、各
ドレインラインには、その位置に応じた表示信号を供給
することができる。
【００７２】上記したように、ラッチ回路、アンド回路
およびトライステート回路で構成されたドレインドライ
バ４５は、上記した基本回路と同一導電型のＭＯＳトラ
ンジスタ（ここでは、Ｐ型）だけで構成することが可能
であるため、従来のようにＣＭＯＳトランジスタで構成
した場合と比べると、トランジスタ構造が簡単で、製造
工程数が少なくなる上、画素のＴＦＴトランジスタにＰ
ＭＯＳトランジスタを採用するならば、ガラス基板の同
一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを同時に作成
することができ、低コスト化が図れるという利点があ
る。
およびトライステート回路で構成されたドレインドライ
バ４５は、上記した基本回路と同一導電型のＭＯＳトラ
ンジスタ（ここでは、Ｐ型）だけで構成することが可能
であるため、従来のようにＣＭＯＳトランジスタで構成
した場合と比べると、トランジスタ構造が簡単で、製造
工程数が少なくなる上、画素のＴＦＴトランジスタにＰ
ＭＯＳトランジスタを採用するならば、ガラス基板の同
一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを同時に作成
することができ、低コスト化が図れるという利点があ
る。
【００７３】また、本実施例のドレインドライバ４５
は、ＣＭＯＳの場合と同様に直流のリーク電流が少な
く、低消費電力性を有し、適正な出力レベル、特に、ロ
ーレベルの出力を十分低く抑えることができるという利
点がある。
は、ＣＭＯＳの場合と同様に直流のリーク電流が少な
く、低消費電力性を有し、適正な出力レベル、特に、ロ
ーレベルの出力を十分低く抑えることができるという利
点がある。
【００７４】なお、上記実施例では、本発明の半導体装
置である基本回路を用いてトライステート回路と、それ
を用いてドレインドライバを構成した例を説明したが、
これらに限定されるものではなく、出力電位を所定の電
位に保持する必要のある回路として種々の回路に応用す
ることができる。
置である基本回路を用いてトライステート回路と、それ
を用いてドレインドライバを構成した例を説明したが、
これらに限定されるものではなく、出力電位を所定の電
位に保持する必要のある回路として種々の回路に応用す
ることができる。
【００７５】また、上記実施例では、本発明の半導体装
置の基本回路に用いる同一導電型のＭＯＳトランジスタ
として、全てＰＭＯＳトランジスタで構成した例をあげ
たが、これに限定されるものではなく、全てＮＭＯＳト
ランジスタで構成してもよい。
置の基本回路に用いる同一導電型のＭＯＳトランジスタ
として、全てＰＭＯＳトランジスタで構成した例をあげ
たが、これに限定されるものではなく、全てＮＭＯＳト
ランジスタで構成してもよい。
【００７６】
【発明の効果】請求項１〜請求項６に記載の半導体装置
によれば、同一導電型からなる複数の薄膜トランジスタ
とコンデンサとで構成されているため、高集積化が可能
となり、少ない製造工程数で製造できることから、低コ
スト化が図れる。
によれば、同一導電型からなる複数の薄膜トランジスタ
とコンデンサとで構成されているため、高集積化が可能
となり、少ない製造工程数で製造できることから、低コ
スト化が図れる。
【００７７】また、同一導電型からなる第１および第２
の薄膜トランジスタを電源からグラウンドに向かって少
なくとも２個直列に接続し、入力端部から第２の薄膜ト
ランジスタのゲートに正または負極性のゲート信号を入
力し、反転入力端部から第２の薄膜トランジスタのゲー
トには入力端部から入力されるゲート信号とは逆極性の
ゲート信号を入力することから、常に第１および第２の
薄膜トランジスタの何れかがオフ動作するため、リーク
電流を小さくすることができる。
の薄膜トランジスタを電源からグラウンドに向かって少
なくとも２個直列に接続し、入力端部から第２の薄膜ト
ランジスタのゲートに正または負極性のゲート信号を入
力し、反転入力端部から第２の薄膜トランジスタのゲー
トには入力端部から入力されるゲート信号とは逆極性の
ゲート信号を入力することから、常に第１および第２の
薄膜トランジスタの何れかがオフ動作するため、リーク
電流を小さくすることができる。
【００７８】さらに、出力端部とグラウンドまたは電源
との間には、第１のコンデンサを接続することにより、
出力端部から出力される電位が所定の電位に確実に保持
され、入力端部と第１の薄膜トランジスタのゲートとの
間、または反転入力端部と第２の薄膜トランジスタのゲ
ートとの間に第３の薄膜トランジスタを接続し、第１ま
たは第２の薄膜トランジスタの接続部と前記第３の薄膜
トランジスタとの間に第２のコンデンサを接続する構成
を採用している。この構成は、第１または第２の薄膜ト
ランジスタのゲートに印加されるゲート信号を容量結合
によって、薄膜トランジスタのスイッチングに必要なロ
ーレベルあるいはハイレベルの電位を作成し、その作成
したゲート信号により第１または第２の薄膜トランジス
タを確実にスイッチングさせることにより、出力端部か
ら同一導電型の薄膜トランジスタのゲートに対して適正
な電源電圧（Ｖdd）やグラウンド電圧（ＧＮＤ）を印加
し、この印加電圧を第１のコンデンサによって確実に保
持することができる。
との間には、第１のコンデンサを接続することにより、
出力端部から出力される電位が所定の電位に確実に保持
され、入力端部と第１の薄膜トランジスタのゲートとの
間、または反転入力端部と第２の薄膜トランジスタのゲ
ートとの間に第３の薄膜トランジスタを接続し、第１ま
たは第２の薄膜トランジスタの接続部と前記第３の薄膜
トランジスタとの間に第２のコンデンサを接続する構成
を採用している。この構成は、第１または第２の薄膜ト
ランジスタのゲートに印加されるゲート信号を容量結合
によって、薄膜トランジスタのスイッチングに必要なロ
ーレベルあるいはハイレベルの電位を作成し、その作成
したゲート信号により第１または第２の薄膜トランジス
タを確実にスイッチングさせることにより、出力端部か
ら同一導電型の薄膜トランジスタのゲートに対して適正
な電源電圧（Ｖdd）やグラウンド電圧（ＧＮＤ）を印加
し、この印加電圧を第１のコンデンサによって確実に保
持することができる。
【００７９】請求項７に記載の半導体装置によれば、電
源部の複数の薄膜トランジスタのうち少なくとも１つの
ゲートに対して制御回路を設けている。従って、電源部
の薄膜トランジスタをスイッチングさせる際に、薄膜ト
ランジスタのゲートに設けられた制御回路の作用によ
り、ゲート電位が適正に制御されて確実なスイッチング
が行われ、変動の少ない所定の出力電圧値が得られる。
源部の複数の薄膜トランジスタのうち少なくとも１つの
ゲートに対して制御回路を設けている。従って、電源部
の薄膜トランジスタをスイッチングさせる際に、薄膜ト
ランジスタのゲートに設けられた制御回路の作用によ
り、ゲート電位が適正に制御されて確実なスイッチング
が行われ、変動の少ない所定の出力電圧値が得られる。
【００８０】請求項８〜請求項１０に記載の半導体装置
によれば、同一導電型からなる複数の薄膜トランジスタ
とコンデンサとを組み合わせた請求項３の半導体装置を
２個用いて、一方の半導体装置の入力端部と反転入力端
部に、他方の半導体装置の入力端部と反転入力端部を逆
に接続して共通の入力端部および反転入力端部を備え、
また、前記第１の出力端部にゲートが接続され、入力端
が低電位に接続された第７の薄膜トランジスタと、前記
第２の出力端部にゲートが接続され、入力端が高電位に
接続された第８の薄膜トランジスタと、前記第７および
第８の薄膜トランジスタの出力端に接続された第３の出
力端部とを備え、さらに、その第３の出力端部に接続さ
れ、前記低電位と前記高電位の中間の電位を出力する第
９の薄膜トランジスタとを備えることにより、例えば、
トライステート回路を構成することができる。このた
め、回路を小さく構成でき、リーク電流が少なくなって
低消費電力化が図れる上、常に適正な出力信号レベルが
得られる。
によれば、同一導電型からなる複数の薄膜トランジスタ
とコンデンサとを組み合わせた請求項３の半導体装置を
２個用いて、一方の半導体装置の入力端部と反転入力端
部に、他方の半導体装置の入力端部と反転入力端部を逆
に接続して共通の入力端部および反転入力端部を備え、
また、前記第１の出力端部にゲートが接続され、入力端
が低電位に接続された第７の薄膜トランジスタと、前記
第２の出力端部にゲートが接続され、入力端が高電位に
接続された第８の薄膜トランジスタと、前記第７および
第８の薄膜トランジスタの出力端に接続された第３の出
力端部とを備え、さらに、その第３の出力端部に接続さ
れ、前記低電位と前記高電位の中間の電位を出力する第
９の薄膜トランジスタとを備えることにより、例えば、
トライステート回路を構成することができる。このた
め、回路を小さく構成でき、リーク電流が少なくなって
低消費電力化が図れる上、常に適正な出力信号レベルが
得られる。
【００８１】請求項１１に記載の表示駆動装置によれ
ば、シフトレジスタとラッチ回路とドライバ回路とで構
成され、そのドライバ回路が、請求項８記載のトライス
テート回路を複数個並列に接続して構成し、表示パネル
のデータ線を駆動するデータ線駆動回路としたため、交
流化された適正な表示駆動信号を出力することができ
る。
ば、シフトレジスタとラッチ回路とドライバ回路とで構
成され、そのドライバ回路が、請求項８記載のトライス
テート回路を複数個並列に接続して構成し、表示パネル
のデータ線を駆動するデータ線駆動回路としたため、交
流化された適正な表示駆動信号を出力することができ
る。
【図１】本発明の半導体装置を用いた第１実施例に係る
トライステート回路の構成を示す図。
トライステート回路の構成を示す図。
【図２】図１のトライステート回路のシンボルを示す
図。
図。
【図３】図２のトライステート回路へ入力される入力信
号とこれに基づいて生成される交流化された出力信号の
シュミレーション結果を示す図。
号とこれに基づいて生成される交流化された出力信号の
シュミレーション結果を示す図。
【図４】本発明の半導体装置を用いた第２実施例に係る
トライステート回路の構成を示す図である。
トライステート回路の構成を示す図である。
【図５】本発明の半導体装置を用いた第３実施例に係る
トライステート回路の構成を示す図。
トライステート回路の構成を示す図。
【図６】第４実施例に係る駆動回路一体型ＴＦＴ−ＬＣ
Ｄの概略構成図。
Ｄの概略構成図。
【図７】図６に示すドレインドライバをラッチ回路、ア
ンド／ナンド回路およびトライステート回路で構成した
部分回路図。
ンド／ナンド回路およびトライステート回路で構成した
部分回路図。
【図８】図７各部の信号波形を示すタイミングチャー
ト。
ト。
【図９】従来における無比率形インバータ回路の構成を
示す図。
示す図。
【図１０】図９の無比率形インバータ回路を用いたトラ
イステート回路の構成図。
イステート回路の構成図。
【図１１】図１０に示すトライステート回路の入力信号
と出力信号のシュミレーション結果を示す図。
と出力信号のシュミレーション結果を示す図。
１１，２１，３１ トライステート回路 １２，３２ 論理生成部 １３，１４，２２ 基本回路 ２１，３１，４１ インバータ回路 ４１ 駆動回路一体型ＴＦＴ−Ｌ
ＣＤ ４２ ガラス基板 ４３ 液晶表示パネル ４４ ゲートドライバ ４５ ドレインドライバ ５１，５２，５３ ラッチ回路 ６１，６２ アンド回路 ７１，７２ ラッチ回路 ８１，８２ ラッチ回路 ９１，９２ トライステート回路 Ｑ２１〜Ｑ３７ ＰＭＯＳトランジスタ Ｃ１〜Ｃ４ コンデンサ
ＣＤ ４２ ガラス基板 ４３ 液晶表示パネル ４４ ゲートドライバ ４５ ドレインドライバ ５１，５２，５３ ラッチ回路 ６１，６２ アンド回路 ７１，７２ ラッチ回路 ８１，８２ ラッチ回路 ９１，９２ トライステート回路 Ｑ２１〜Ｑ３７ ＰＭＯＳトランジスタ Ｃ１〜Ｃ４ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 29/786 (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 G02F 1/1368 G09G 3/36 H01L 21/336 H01L 21/822 H01L 27/04 H01L 29/786
Claims (11)
- 【請求項１】同一導電型からなる複数の薄膜トランジス
タとコンデンサとで構成された半導体装置であって、 前記同一導電型の薄膜トランジスタのソースもしくはド
レインを電源からグラウンドに向かって少なくとも２個
直列に接続された第１および第２の薄膜トランジスタ
と、 前記第１および第２の薄膜トランジスタの接続部に接続
された出力端部と、 前記第１の薄膜トランジスタのゲートに接続され、正ま
たは負極性のゲート信号が入力される入力端部と、 前記第２の薄膜トランジスタのゲートに接続され、前記
入力端部から入力されるゲート信号とは逆極性のゲート
信号が入力される反転入力端部と、 前記出力端部とグラウンドまたは電源との間に接続され
た第１のコンデンサと、 を備えたことを特徴とする半導体装置。 - 【請求項２】請求項１において、さらに、前記入力端部
と前記第１の薄膜トランジスタとの間、または前記反転
入力端部と前記第２の薄膜トランジスタとの間に接続さ
れた第３の薄膜トランジスタを備えたことを特徴とする
半導体装置。 - 【請求項３】請求項２において、さらに、前記第１また
は第２の薄膜トランジスタの接続部と前記第３の薄膜ト
ランジスタとの間に接続された第２のコンデンサを備え
たことを特徴とする半導体装置。 - 【請求項４】請求項１、請求項２または請求項３におい
て、さらに、前記出力端部が同一導電型の薄膜トランジ
スタのゲートに接続されていることを特徴とする半導体
装置。 - 【請求項５】前記第３の薄膜トランジスタのゲートは、
グラウンドに接続されるとともに、前記第１のコンデン
サは、出力端部とグラウンドとの間に接続されているこ
とを特徴とする請求項２〜請求項４の何れかに記載の半
導体装置。 - 【請求項６】前記薄膜トランジスタは、Ｐ型であること
を特徴とする請求項１〜請求項５の何れかに記載の半導
体装置。 - 【請求項７】同一導電型からなる複数の薄膜トランジス
タとコンデンサとで構成された半導体装置であって、 複数の電位にそれぞれ入力端が接続された複数の薄膜ト
ランジスタと、 該複数の薄膜トランジスタの出力端同士を接続して複数
の電位を出力する電源出力端部と、 を備えた電源部と、薄膜 トランジスタのソースもしくはドレインを電源から
グラウンドに向かって少なくとも２個直列に接続された
第１および第２の薄膜トランジスタと、 前記第１および第２の薄膜トランジスタの接続部に接続
された出力端部と、 前記第１の薄膜トランジスタのゲートに接続され、正ま
たは負極性のゲート信号が入力される入力端部と、 前記第２の薄膜トランジスタのゲートに接続され、前記
入力端部から入力されるゲート信号とは逆極性のゲート
信号が入力される反転入力端部と、 前記出力端部とグラウンドまたは電源との間に接続され
た第１のコンデンサと、 を備えた制御回路と、 を有し、前記電源部の複数の薄膜トランジスタのうち少
なくとも１つのゲートに対して前記制御回路を個別に設
けて、該制御回路から出力される出力信号をゲートに入
力させることを特徴とする半導体装置。 - 【請求項８】同一導電型からなる複数の薄膜トランジス
タとコンデンサとで構成された半導体装置であって、薄膜 トランジスタのソースもしくはドレインが電源から
グラウンドに向かって少なくとも２個直列に接続された
第１および第２の薄膜トランジスタと、 前記第１および第２の薄膜トランジスタの接続部に接続
された第１の出力端部と、 出力端が前記第２の薄膜トランジスタのゲートに接続さ
れた第３の薄膜トランジスタと、 一端が前記第１および第２の薄膜トランジスタの接続部
に接続され、他端が前記第３の薄膜トランジスタの出力
端と前記第２の薄膜トランジスタのゲートとの間に接続
された第１のコンデンサと、 一端が前記グラウンドに接続され、他端が前記第１の出
力端部に接続された第２のコンデンサと、薄膜 トランジスタのソースもしくはドレインが電源から
グラウンドに向かって少なくとも２個直列に接続された
第４および第５の薄膜トランジスタと、 前記第４および第５の薄膜トランジスタの接続部に接続
された第２の出力端部と、 出力端が前記第５の薄膜トランジスタのゲートに接続さ
れた第６の薄膜トランジスタと、 一端が前記第４および第５の薄膜トランジスタの接続部
に接続され、他端が前記第６の薄膜トランジスタの出力
端と前記第５の薄膜トランジスタのゲートとの間に接続
された第３のコンデンサと、 一端が前記グラウンドに接続され、他端が前記第２の出
力端部に接続された第４のコンデンサと、 前記第１の薄膜トランジスタのゲートおよび前記第６の
薄膜トランジスタの入力端に接続され、正または負極性
のゲート信号が入力される入力端部と、 前記第３の薄膜トランジスタの入力端および前記第４の
薄膜トランジスタのゲートに接続され、前記入力端部に
入力されるゲート信号とは逆極性のゲート信号が入力さ
れる反転入力端部と、 を備えたことを特徴とする半導体装置。 - 【請求項９】請求項８において、さらに、前記第１の出
力端部にゲートが接続され、入力端が低電位に接続され
た第７の薄膜トランジスタと、前記第２の出力端部にゲ
ートが接続され、入力端が高電位に接続された第８の薄
膜トランジスタと、前記第７および第８の薄膜トランジ
スタの出力端に接続された第３の出力端部とを備えたこ
とを特徴とする半導体装置。 - 【請求項１０】請求項９において、さらに、前記第３の
出力端部に接続され、前記低電位と前記高電位の中間の
電位を出力する第９の薄膜トランジスタとを備え、トラ
イステート回路を構成することを特徴とする半導体装
置。 - 【請求項１１】シフトレジスタとラッチ回路とドライバ
回路とで構成された表示駆動装置であって、 前記ドライバ回路は、 同一導電型からなる複数の薄膜トランジスタとコンデン
サとで構成され、薄膜 トランジスタのソースもしくはドレインが電源から
グラウンドに向かって少なくとも２個直列に接続された
第１および第２の薄膜トランジスタと、 前記第１および第２の薄膜トランジスタの接続部に接続
された第１の出力端部と、 出力端が前記第２の薄膜トランジスタのゲートに接続さ
れた第３の薄膜トランジスタと、 一端が前記第１および第２の薄膜トランジスタの接続部
に接続され、他端が前記第３の薄膜トランジスタの出力
端と前記第２の薄膜トランジスタのゲートとの間に接続
された第１のコンデンサと、 一端が前記グラウンドに接続され、他端が前記第１の出
力端部に接続された第２のコンデンサと、薄膜 トランジスタのソースもしくはドレインが電源から
グラウンドに向かって少なくとも２個直列に接続された
第４および第５の薄膜トランジスタと、 前記第４および第５の薄膜トランジスタの接続部に接続
された第２の出力端部と、 出力端が前記第５の薄膜トランジスタのゲートに接続さ
れた第６の薄膜トランジスタと、 一端が前記第４および第５の薄膜トランジスタの接続部
に接続され、他端が前記第６の薄膜トランジスタの出力
端と前記第５の薄膜トランジスタのゲートとの間に接続
された第３のコンデンサと、 一端が前記グラウンドに接続され、他端が前記第２の出
力端部に接続された第４のコンデンサと、 前記第１の薄膜トランジスタのゲートおよび前記第６の
薄膜トランジスタの入力端に接続され、正または負極性
のゲート信号が入力される入力端部と、 前記第３の薄膜トランジスタの入力端および前記第４の
薄膜トランジスタのゲートに接続され、前記入力端部に
入力されるゲート信号とは逆極性のゲート信号が入力さ
れる反転入力端部と、 前記第１の出力端部にゲートが接続され、入力端が低電
位に接続された第７の薄膜トランジスタと、前記第２の
出力端部にゲートが接続され、入力端が高電位に接続さ
れた第８の薄膜トランジスタと、 前記第７および第８の薄膜トランジスタの出力端に接続
された第３の出力端部と、 前記第３の出力端部に接続され、前記低電位と前記高電
位の中間の電位を出力する第９の薄膜トランジスタとを
備えたトライステート回路を複数個並列に接続して構成
され、 表示パネルのデータ線を駆動するデータ線駆動回路を構
成することを特徴とする表示駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9804295A JP3063568B2 (ja) | 1995-03-29 | 1995-03-29 | 半導体装置およびこれを用いた表示駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9804295A JP3063568B2 (ja) | 1995-03-29 | 1995-03-29 | 半導体装置およびこれを用いた表示駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08271860A JPH08271860A (ja) | 1996-10-18 |
| JP3063568B2 true JP3063568B2 (ja) | 2000-07-12 |
Family
ID=14209062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9804295A Expired - Lifetime JP3063568B2 (ja) | 1995-03-29 | 1995-03-29 | 半導体装置およびこれを用いた表示駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063568B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633471B2 (en) * | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
| JP4869516B2 (ja) * | 2001-08-10 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4794159B2 (ja) * | 2004-11-25 | 2011-10-19 | 三洋電機株式会社 | 表示装置 |
| US7623097B2 (en) * | 2005-08-17 | 2009-11-24 | Samsung Mobile Display Co., Ltd. | Emission control driver and organic light emitting display device having the same and a logical or circuit for an emission control driver for outputting an emission control signal |
| JP2011112894A (ja) * | 2009-11-27 | 2011-06-09 | Seiko Epson Corp | レベル変換回路、電気光学装置および電子機器 |
-
1995
- 1995-03-29 JP JP9804295A patent/JP3063568B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08271860A (ja) | 1996-10-18 |
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