JPH07105720B2 - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH07105720B2 JPH07105720B2 JP2259314A JP25931490A JPH07105720B2 JP H07105720 B2 JPH07105720 B2 JP H07105720B2 JP 2259314 A JP2259314 A JP 2259314A JP 25931490 A JP25931490 A JP 25931490A JP H07105720 B2 JPH07105720 B2 JP H07105720B2
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- JP
- Japan
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- voltage
- switch means
- potential
- power supply
- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Description
「産業上の利用分野」 この発明は、低電源電圧下にあっても正常に動作するデ
ィジタル・アナログ変換回路に関する。 「従来の技術」 第７図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、R0〜Rnは直列に接続された同一の抵抗である。こ
の直列接続された抵抗R0〜Rnの一端には、正電源電圧Vd
dが供給され、他端は接地されている。これら抵抗R0〜R
nは、例えば９ビットのディジタル・アナログ変換回路
の場合には、511本（29−１＝511）から構成される。SW
1〜SWnはトランジスタスイッチである。これらトランジ
スタスイッチSW1〜SWnのソース端子は、抵抗R0〜Rnの各
接続節点に接続され、ドレイン端子が出力端子T0に接続
されている。なお、以降ではこの抵抗R0〜Rnの各接続節
点を電圧節点と称する。そして、このような構成によれ
ば、ゲート信号によってトランジスタスイッチSW1〜SWn
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている．ここ
で、上述したトランジスタスイッチSW1〜SWnは、通常、
MOS型トランジスタで構成される。このMOS型トランジス
タ内、Ｐチャネルトランジスタでは、ソースよりゲート
が低電位にあると、オン抵抗が小さく、一方、Ｎチャネ
ルトランジスタでは、ソースよりゲートが高電位にある
と、オン抵抗が小さい。このため、この図に示すよう
に、1/2Vdd（Vdd:電源電圧）以下の電圧節点はＮチャネ
ルトランジスタが接続され、1/2VddからVddまでの電圧
節点はＰチャネルトランジスタが接続されている。 「発明が解決しようとする課題」 ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源電圧Vd
dを2Vとした時、1/2Vddの電圧節点は1Vになる。この電
圧節点近傍に接続されるＰチャネルトランジスタにあっ
ては、第８図（イ）に示すように、ゲート端子Ｇが接地
され、バックゲート端子BGにVdd＝2Vが供給されてい
る。このため、ゲート・ソース間電圧Vgsは「−1V」で
あり、通常の閾電圧Vthp（−0.8V）を越えている。この
結果、ソース・バックゲート間が逆バイアス状態でなけ
れば、このトランジスタは低抵抗状態で「オン」され
る。しかしながら、このＰチャネルトランジスタでは、
バックゲート・ソース間電圧Vbgsが「1V」であり、逆バ
イアス状態となっているため、高抵抗状態になってしま
う。一方、Ｎチャネルトランジスタにおいても同様にな
る。すなわち、同図（ロ）に示すように、ゲート・ソー
ス間電圧Vgsが「1V」で閾電圧Vthn（0.8V）を越えてい
るが、バックゲート・ソース間電圧Vbgsが「−1V」の逆
バイアス状態である。このため、Ｎチャネルトランジス
タも高抵抗状態になる． このような状況下において、上述したトランジスタスイ
ッチSW1〜SWnに順次、ゲート信号を供給し、その際の出
力電圧を見ると、第９図に示す出力特性になる。この図
から明らかなように、1/2Vddの近傍の電圧節点だけ適正
な出力が得られない動作となる。このように、従来のデ
ィジタル・アナログ変換回路を低い電源電圧下で使用す
る場合、電圧節点1/2Vdd近傍のトランジスタスイッチが
上述した理由により高抵抗（スイッチが開放の）状態に
なるため、1/2Vdd付近の電圧を出力T0に伝えられなくな
り正常に動作しなくなるという欠点がある。 この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても正常に動作することができるディジ
タル・アナログ変換回路を提供することを目的としてい
る。 「課題を解決するための手段」 請求項１に記載の発明にあっては、複数の抵抗素子が直
列接続され、その一端に電源電圧が供給されると共に、
他端が接地してなる抵抗路の各電圧節点に設けられたス
イッチ手段を開閉し、所定の出力電圧を発生するディジ
タル・アナログ変換回路におけるＰウェル構造のCMOSに
おいて、前記電圧節点のうち、前記電源電圧の中点電位
近傍であってなおかつ中点電位もしくは中点電位よりも
低電位の電圧節点に設けられ、基板電位が可変な第１の
タイプのトランジスタ素子のバックゲート端子をソース
端子に接続してなる第１のスイッチ手段と、前記電圧節
点のうち、前記中点電位近傍であってなおかつ中点電位
よりも高電位の電圧節点に設けられ、第１のタイプのト
ランジスタ素子と、基板電位が固定された第２のタイプ
のトランジスタ素子とを並列接続してなる第２のスイッ
チ手段と、前記第２のスイッチ手段を形成する第１のタ
イプのトランジスタ素子のバックゲート端子に順バイア
ス電圧を供給するバイアス発生回路とを具備することを
特徴としている。 また、請求項２に記載の発明によれば、前記バイアス発
生回路は、前記電源電圧が所定値以下となった場合に、
前記第２のスイッチ手段へ順バイアス電圧を供給するこ
とを特徴としている。 「作用」 上記構成によれば、電源電圧が所定値以下となった場
合、中点電位近傍であって、なおかつ中点電位もしくは
中点電位よりも低電位の電圧節点に設けられた第１のス
イッチ手段では、逆バイアスにならずに低抵抗状態でオ
ン状態になり、一方、中点電位近傍であって、なおかつ
中点電位よりも高電位の電圧節点に設けられた第２のス
イッチ手段では、バイアス発生回路が供給する順バイア
ス電位により低抵抗状態となる。これにより、低電源電
圧下でも正常に動作する。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
ィジタル・アナログ変換回路に関する。 「従来の技術」 第７図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、R0〜Rnは直列に接続された同一の抵抗である。こ
の直列接続された抵抗R0〜Rnの一端には、正電源電圧Vd
dが供給され、他端は接地されている。これら抵抗R0〜R
nは、例えば９ビットのディジタル・アナログ変換回路
の場合には、511本（29−１＝511）から構成される。SW
1〜SWnはトランジスタスイッチである。これらトランジ
スタスイッチSW1〜SWnのソース端子は、抵抗R0〜Rnの各
接続節点に接続され、ドレイン端子が出力端子T0に接続
されている。なお、以降ではこの抵抗R0〜Rnの各接続節
点を電圧節点と称する。そして、このような構成によれ
ば、ゲート信号によってトランジスタスイッチSW1〜SWn
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている．ここ
で、上述したトランジスタスイッチSW1〜SWnは、通常、
MOS型トランジスタで構成される。このMOS型トランジス
タ内、Ｐチャネルトランジスタでは、ソースよりゲート
が低電位にあると、オン抵抗が小さく、一方、Ｎチャネ
ルトランジスタでは、ソースよりゲートが高電位にある
と、オン抵抗が小さい。このため、この図に示すよう
に、1/2Vdd（Vdd:電源電圧）以下の電圧節点はＮチャネ
ルトランジスタが接続され、1/2VddからVddまでの電圧
節点はＰチャネルトランジスタが接続されている。 「発明が解決しようとする課題」 ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源電圧Vd
dを2Vとした時、1/2Vddの電圧節点は1Vになる。この電
圧節点近傍に接続されるＰチャネルトランジスタにあっ
ては、第８図（イ）に示すように、ゲート端子Ｇが接地
され、バックゲート端子BGにVdd＝2Vが供給されてい
る。このため、ゲート・ソース間電圧Vgsは「−1V」で
あり、通常の閾電圧Vthp（−0.8V）を越えている。この
結果、ソース・バックゲート間が逆バイアス状態でなけ
れば、このトランジスタは低抵抗状態で「オン」され
る。しかしながら、このＰチャネルトランジスタでは、
バックゲート・ソース間電圧Vbgsが「1V」であり、逆バ
イアス状態となっているため、高抵抗状態になってしま
う。一方、Ｎチャネルトランジスタにおいても同様にな
る。すなわち、同図（ロ）に示すように、ゲート・ソー
ス間電圧Vgsが「1V」で閾電圧Vthn（0.8V）を越えてい
るが、バックゲート・ソース間電圧Vbgsが「−1V」の逆
バイアス状態である。このため、Ｎチャネルトランジス
タも高抵抗状態になる． このような状況下において、上述したトランジスタスイ
ッチSW1〜SWnに順次、ゲート信号を供給し、その際の出
力電圧を見ると、第９図に示す出力特性になる。この図
から明らかなように、1/2Vddの近傍の電圧節点だけ適正
な出力が得られない動作となる。このように、従来のデ
ィジタル・アナログ変換回路を低い電源電圧下で使用す
る場合、電圧節点1/2Vdd近傍のトランジスタスイッチが
上述した理由により高抵抗（スイッチが開放の）状態に
なるため、1/2Vdd付近の電圧を出力T0に伝えられなくな
り正常に動作しなくなるという欠点がある。 この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても正常に動作することができるディジ
タル・アナログ変換回路を提供することを目的としてい
る。 「課題を解決するための手段」 請求項１に記載の発明にあっては、複数の抵抗素子が直
列接続され、その一端に電源電圧が供給されると共に、
他端が接地してなる抵抗路の各電圧節点に設けられたス
イッチ手段を開閉し、所定の出力電圧を発生するディジ
タル・アナログ変換回路におけるＰウェル構造のCMOSに
おいて、前記電圧節点のうち、前記電源電圧の中点電位
近傍であってなおかつ中点電位もしくは中点電位よりも
低電位の電圧節点に設けられ、基板電位が可変な第１の
タイプのトランジスタ素子のバックゲート端子をソース
端子に接続してなる第１のスイッチ手段と、前記電圧節
点のうち、前記中点電位近傍であってなおかつ中点電位
よりも高電位の電圧節点に設けられ、第１のタイプのト
ランジスタ素子と、基板電位が固定された第２のタイプ
のトランジスタ素子とを並列接続してなる第２のスイッ
チ手段と、前記第２のスイッチ手段を形成する第１のタ
イプのトランジスタ素子のバックゲート端子に順バイア
ス電圧を供給するバイアス発生回路とを具備することを
特徴としている。 また、請求項２に記載の発明によれば、前記バイアス発
生回路は、前記電源電圧が所定値以下となった場合に、
前記第２のスイッチ手段へ順バイアス電圧を供給するこ
とを特徴としている。 「作用」 上記構成によれば、電源電圧が所定値以下となった場
合、中点電位近傍であって、なおかつ中点電位もしくは
中点電位よりも低電位の電圧節点に設けられた第１のス
イッチ手段では、逆バイアスにならずに低抵抗状態でオ
ン状態になり、一方、中点電位近傍であって、なおかつ
中点電位よりも高電位の電圧節点に設けられた第２のス
イッチ手段では、バイアス発生回路が供給する順バイア
ス電位により低抵抗状態となる。これにより、低電源電
圧下でも正常に動作する。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
【第１実施例】 第１図はこの発明による第１実施例の構成を示す回路図
であって、前述した電圧節点1/2Vdd付近の回路を示して
いる。この図において、R,R,R…は直列に接続された同
一の抵抗であり、これらの接続点が各電圧節点を形成し
ている。１は1/2Vdd以下の電圧節点側に接続されるトラ
ンジスタスイッチである。このトランジスタスイッチ１
は、バックゲート端子をソース端子に接続したＮチャネ
ルMOSトランジスタによって構成されている。２は1/2Vd
dより大きい電圧節点側に接続されるトランジスタスイ
ッチであり、ＮチャネルトランジスタとＰチャネルトラ
ンジスタとが並列に接続されて構成されている。このよ
うなトランジスタスイッチ1,2の各ソース端子は、各電
圧節点に接続されると共に、各ドレイン端子が出力端子
T0に接続される。３はバイアス電圧発生回路である。こ
のバイアス電圧発生回路３は、負荷抵抗として動作する
Ｎチャネルトランジスタが複数個直列に接続され、その
一端に電源電圧Vddが供給され、他端が接地されてい
る。そして、バイアス電圧発生回路３から上述したトラ
ンジスタスイッチ２を構成するＮチャネルトランジスタ
のバックゲート端子へ所定のバイアス電圧が供給される
ようになっている。 このような構成において、例えば、電源電圧Vddを2Vと
して動作させた場合（第１図参照）、トランジスタスイ
ッチ１では、バックゲート端子がソース端子に接続され
ているため、逆バイアス状態にならず、低抵抗状態で
「オン」するようになる。一方、トランジスタスイッチ
２においては、各Ｎチャネルトランジスタのバックゲー
ト端子にバイアス電圧V1,V2が供給されるため、ソース
端子に対して順バイアス状態が保たれる。すなわち、第
２図に示す特性図から明らかなように、バックゲート・
ソース間電圧Vbgsが順バイアスであると、ドレイン・ソ
ース間電流Idが増加するため、低抵抗状態で「オン」さ
れることになる訳である。このように、1/2Vdd以上の電
圧節点に配設されたトランジスタスイッチ２にあって
も、高抵抗状態にならず、低電源電圧下でも正常動作す
る。なお、第２図はＮチャネルMOSトランジスタにおけ
るゲート電圧とドレイン・ソース間電流Idとの関係を示
す特性図である。この特性図によれば、バックゲート・
ソース間電圧Vbgsが逆バイアスになると、電流Idが激減
して高抵抗状態になることを表している。 ところで、上述した第１実施例は、第３図（イ）に示す
ように、ＮチャネルトランジスタとＰチャネルトランジ
スタとがＰウェル構造により形成されており、このＰチ
ャネルトランジスタのバックゲート電圧を制御する場合
を説明したものである。これに替えて、第３図（ロ）に
示すＮウェル構造としても良い。Ｎウェル構造とした場
合には、Ｐチャネルトランジスタのバックゲート電圧を
制御することになる。すなわち、上記実施例とは全く反
対に対して、Ｐチャネルトランジスタのバックゲート端
子をソース端子に接続し、1/2Vdd以下の電圧節点側にＰ
チャネルトランジスタを並列接続する形になる。そし
て、この並列接続したＰチャネルトランジスタのバック
ゲート端子に順バイアス電源を供給すれば良い。
であって、前述した電圧節点1/2Vdd付近の回路を示して
いる。この図において、R,R,R…は直列に接続された同
一の抵抗であり、これらの接続点が各電圧節点を形成し
ている。１は1/2Vdd以下の電圧節点側に接続されるトラ
ンジスタスイッチである。このトランジスタスイッチ１
は、バックゲート端子をソース端子に接続したＮチャネ
ルMOSトランジスタによって構成されている。２は1/2Vd
dより大きい電圧節点側に接続されるトランジスタスイ
ッチであり、ＮチャネルトランジスタとＰチャネルトラ
ンジスタとが並列に接続されて構成されている。このよ
うなトランジスタスイッチ1,2の各ソース端子は、各電
圧節点に接続されると共に、各ドレイン端子が出力端子
T0に接続される。３はバイアス電圧発生回路である。こ
のバイアス電圧発生回路３は、負荷抵抗として動作する
Ｎチャネルトランジスタが複数個直列に接続され、その
一端に電源電圧Vddが供給され、他端が接地されてい
る。そして、バイアス電圧発生回路３から上述したトラ
ンジスタスイッチ２を構成するＮチャネルトランジスタ
のバックゲート端子へ所定のバイアス電圧が供給される
ようになっている。 このような構成において、例えば、電源電圧Vddを2Vと
して動作させた場合（第１図参照）、トランジスタスイ
ッチ１では、バックゲート端子がソース端子に接続され
ているため、逆バイアス状態にならず、低抵抗状態で
「オン」するようになる。一方、トランジスタスイッチ
２においては、各Ｎチャネルトランジスタのバックゲー
ト端子にバイアス電圧V1,V2が供給されるため、ソース
端子に対して順バイアス状態が保たれる。すなわち、第
２図に示す特性図から明らかなように、バックゲート・
ソース間電圧Vbgsが順バイアスであると、ドレイン・ソ
ース間電流Idが増加するため、低抵抗状態で「オン」さ
れることになる訳である。このように、1/2Vdd以上の電
圧節点に配設されたトランジスタスイッチ２にあって
も、高抵抗状態にならず、低電源電圧下でも正常動作す
る。なお、第２図はＮチャネルMOSトランジスタにおけ
るゲート電圧とドレイン・ソース間電流Idとの関係を示
す特性図である。この特性図によれば、バックゲート・
ソース間電圧Vbgsが逆バイアスになると、電流Idが激減
して高抵抗状態になることを表している。 ところで、上述した第１実施例は、第３図（イ）に示す
ように、ＮチャネルトランジスタとＰチャネルトランジ
スタとがＰウェル構造により形成されており、このＰチ
ャネルトランジスタのバックゲート電圧を制御する場合
を説明したものである。これに替えて、第３図（ロ）に
示すＮウェル構造としても良い。Ｎウェル構造とした場
合には、Ｐチャネルトランジスタのバックゲート電圧を
制御することになる。すなわち、上記実施例とは全く反
対に対して、Ｐチャネルトランジスタのバックゲート端
子をソース端子に接続し、1/2Vdd以下の電圧節点側にＰ
チャネルトランジスタを並列接続する形になる。そし
て、この並列接続したＰチャネルトランジスタのバック
ゲート端子に順バイアス電源を供給すれば良い。
【第２実施例】 第４図はこの発明による第２実施例の構成を示す回路図
であって、前述した電圧節点1/2Vdd付近の回路を示して
いる。図において、第１図と対応する各部には同一の番
号を付し、その説明を省略する。この図が第１図と異な
る点は、比較回路４と、ゲート回路５とが新たに設けら
れた点である。 この比較回路４は、負荷抵抗として動作するＰチャネル
トランジスタ4aと、順方向電圧降下させるダイオード4
a,4bと、シュミットトリガインバータ4dとから構成され
ている。こうした構成による比較回路４は、シュミット
トリガインバータ4dの入力はダイオード4b、4cにより略
1.2〜1.4Vに固定されるため、電源電圧Vddが略3Vより高
い場合には、シュミットトリガインバータ4dの入力しき
い値電圧（約1/2Vdd）より入力電圧が低い“L"（ローレ
ベル）と見なされる状態となり、シュミットトリガイン
バータ4dの出力は“H"（ハイレベル）となる。一方、電
源電圧Vddが2V程度と低い場合には、シュミットトリガ
インバータ4dの入力電圧は“H"（ハイレベル）と見なさ
れる状態となり、シュミットトリガインバータ4dは“L"
（ローレベル）の信号を出力する。ゲート回路５は、Ｎ
チャネルトランジスタ５−１とＰチャネルトランジスタ
５−２とから構成され、比較回路４の出力に応じてトラ
ンジスタスイッチ２におけるＮチャネルトランジスタの
バックゲート端子を切り替える。すなわち、このような
構成によれば、比較回路４の出力が“L"であると、Ｎチ
ャネルトランジスタ５−１がオフ状態になり、Ｐチャネ
ルトランジスタ５−２がオン状態になるので、トランジ
スタスイッチ２を構成するＮチャネルトランジスタのバ
ックゲート端子がバイアス電圧発生回路３に接続され
る。一方、比較回路４の出力が“H"（ハイレベル）にあ
ると、Ｎチャネルトランジスタ５−１がオン状態にな
り、Ｐチャネルトランジスタ５−２がオフ状態になるの
で、トランジスタスイッチ２を構成するＮチャネルトラ
ンジスタのバックゲート端子がソース端子に接続され
る。 上記構成において、例えば、電源電圧Vddを3Vとした場
合、バイアス電圧発生回路３にあっては、電源電圧Vdd
が2Vの時に所定のバイアス電圧を発生するよう構成され
ているため、適正な値からずれたバイアス電圧を発生し
てしまう。ところが、この場合、比較回路４の出力が
“H"となり、ゲート回路５がトランジスタスイッチ２に
おけるＮチャネルトランジスタのバックゲート端子をソ
ース端子に接続する。これにより、適正な値からずれた
バイアス電圧がこのバックゲート端子に供給されるのを
防止している。 次に、電源電圧Vddを2Vとして動作させた場合には、1/2
Vddが1.2Vより小さくなるので、比較回路４の出力が
“L"となる。この結果、ゲート回路５がトランジスタス
イッチ２を構成するＮチャネルトランジスタのバックゲ
ート端子をバイアス電圧発生回路３に接続する。これに
より、トランジスタスイッチ２には所定のバイアス電圧
が供給されて順バイアス状態になり、低抵抗状態で「オ
ン」される。このように、比較回路４およびゲート回路
５を設けたことによって電源電圧Vddが低い（2V時）場
合にのみ、トランジスタスイッチ２を順バイアス状態に
設定することが可能となる。 なお、上記第１および第２実施例にあっては、Ｐウェル
構造の場合について説明したが、ダブルウェル構造であ
る場合には、以下のようにすると良い。すなわち、Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタのそ
れぞれがウェルを有し、各バックゲートバイアスが自由
に設定できるダブルウェル構造（第５図参照）で形成さ
れている場合には、第６図に示すように、Ｐチャネルト
ランジスタおよびＮチャネルトランジスタの各バックゲ
ート端子をソース端子に接続させて順バイアス状態とす
るバイアス法が最適になる。 「発明の効果」 以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位近傍の電圧節点に設け
られた第１のスイッチ手段では、逆バイアスにならずに
低抵抗状態でオン状態になり、一方、中点電位近傍であ
って、なおかつ中点電位よりも高電位の電圧節点に設け
られた第２のスイッチ手段では、バイアス発生回路が供
給する順バイアス電位により低抵抗状態となるので、低
電源電圧下にあっても正常に動作することができる。ま
た、逆バイアスが問題となるスイッチ手段だけを第１の
スイッチ手段ならびに第２のスイッチ手段で構成したの
で、簡単な回路構成とすることができる。
であって、前述した電圧節点1/2Vdd付近の回路を示して
いる。図において、第１図と対応する各部には同一の番
号を付し、その説明を省略する。この図が第１図と異な
る点は、比較回路４と、ゲート回路５とが新たに設けら
れた点である。 この比較回路４は、負荷抵抗として動作するＰチャネル
トランジスタ4aと、順方向電圧降下させるダイオード4
a,4bと、シュミットトリガインバータ4dとから構成され
ている。こうした構成による比較回路４は、シュミット
トリガインバータ4dの入力はダイオード4b、4cにより略
1.2〜1.4Vに固定されるため、電源電圧Vddが略3Vより高
い場合には、シュミットトリガインバータ4dの入力しき
い値電圧（約1/2Vdd）より入力電圧が低い“L"（ローレ
ベル）と見なされる状態となり、シュミットトリガイン
バータ4dの出力は“H"（ハイレベル）となる。一方、電
源電圧Vddが2V程度と低い場合には、シュミットトリガ
インバータ4dの入力電圧は“H"（ハイレベル）と見なさ
れる状態となり、シュミットトリガインバータ4dは“L"
（ローレベル）の信号を出力する。ゲート回路５は、Ｎ
チャネルトランジスタ５−１とＰチャネルトランジスタ
５−２とから構成され、比較回路４の出力に応じてトラ
ンジスタスイッチ２におけるＮチャネルトランジスタの
バックゲート端子を切り替える。すなわち、このような
構成によれば、比較回路４の出力が“L"であると、Ｎチ
ャネルトランジスタ５−１がオフ状態になり、Ｐチャネ
ルトランジスタ５−２がオン状態になるので、トランジ
スタスイッチ２を構成するＮチャネルトランジスタのバ
ックゲート端子がバイアス電圧発生回路３に接続され
る。一方、比較回路４の出力が“H"（ハイレベル）にあ
ると、Ｎチャネルトランジスタ５−１がオン状態にな
り、Ｐチャネルトランジスタ５−２がオフ状態になるの
で、トランジスタスイッチ２を構成するＮチャネルトラ
ンジスタのバックゲート端子がソース端子に接続され
る。 上記構成において、例えば、電源電圧Vddを3Vとした場
合、バイアス電圧発生回路３にあっては、電源電圧Vdd
が2Vの時に所定のバイアス電圧を発生するよう構成され
ているため、適正な値からずれたバイアス電圧を発生し
てしまう。ところが、この場合、比較回路４の出力が
“H"となり、ゲート回路５がトランジスタスイッチ２に
おけるＮチャネルトランジスタのバックゲート端子をソ
ース端子に接続する。これにより、適正な値からずれた
バイアス電圧がこのバックゲート端子に供給されるのを
防止している。 次に、電源電圧Vddを2Vとして動作させた場合には、1/2
Vddが1.2Vより小さくなるので、比較回路４の出力が
“L"となる。この結果、ゲート回路５がトランジスタス
イッチ２を構成するＮチャネルトランジスタのバックゲ
ート端子をバイアス電圧発生回路３に接続する。これに
より、トランジスタスイッチ２には所定のバイアス電圧
が供給されて順バイアス状態になり、低抵抗状態で「オ
ン」される。このように、比較回路４およびゲート回路
５を設けたことによって電源電圧Vddが低い（2V時）場
合にのみ、トランジスタスイッチ２を順バイアス状態に
設定することが可能となる。 なお、上記第１および第２実施例にあっては、Ｐウェル
構造の場合について説明したが、ダブルウェル構造であ
る場合には、以下のようにすると良い。すなわち、Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタのそ
れぞれがウェルを有し、各バックゲートバイアスが自由
に設定できるダブルウェル構造（第５図参照）で形成さ
れている場合には、第６図に示すように、Ｐチャネルト
ランジスタおよびＮチャネルトランジスタの各バックゲ
ート端子をソース端子に接続させて順バイアス状態とす
るバイアス法が最適になる。 「発明の効果」 以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位近傍の電圧節点に設け
られた第１のスイッチ手段では、逆バイアスにならずに
低抵抗状態でオン状態になり、一方、中点電位近傍であ
って、なおかつ中点電位よりも高電位の電圧節点に設け
られた第２のスイッチ手段では、バイアス発生回路が供
給する順バイアス電位により低抵抗状態となるので、低
電源電圧下にあっても正常に動作することができる。ま
た、逆バイアスが問題となるスイッチ手段だけを第１の
スイッチ手段ならびに第２のスイッチ手段で構成したの
で、簡単な回路構成とすることができる。
第１図はこの発明による第１実施例の構成を示す回路
図、第２図は同実施例の動作を説明するための図、第３
図は同実施例の変形例を説明するための図、第４図は第
２実施例の構成を示す回路図、第５図〜第６図は他の例
を説明するための図、第７図〜第９図は従来例を説明す
るため図である。 １……トランジスタスイッチ（第１のスイッチ手段）、 ２……トランジスタスイッチ（第２のスイッチ手段）、 ３……バイアス電圧発生回路。 ４……比較回路、５……ゲート回路。
図、第２図は同実施例の動作を説明するための図、第３
図は同実施例の変形例を説明するための図、第４図は第
２実施例の構成を示す回路図、第５図〜第６図は他の例
を説明するための図、第７図〜第９図は従来例を説明す
るため図である。 １……トランジスタスイッチ（第１のスイッチ手段）、 ２……トランジスタスイッチ（第２のスイッチ手段）、 ３……バイアス電圧発生回路。 ４……比較回路、５……ゲート回路。
Claims (2)
- 【請求項１】複数の抵抗素子が直列接続され、その一端
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段を開閉し、
所定の出力電圧を発生するディジタル・アナログ変換回
路において、 前記電圧節点のうち、前記電源電圧の中点電位近傍であ
ってなおかつ中点電位もしくは中点電位よりも低電位の
電圧節点に設けられ、基板電位が可変な第１のタイプの
トランジスタ素子のバックゲート端子をソース端子に接
続してなる第１のスイッチ手段と、 前記電圧節点のうち、前記中点電位近傍であってなおか
つ中点電位よりも高電位の電圧節点に設けられ、第１の
タイプのトランジスタ素子と、基板電位が固定された第
２のタイプのトランジスタ素子とを並列接続してなる第
２のスイッチ手段と、 前記第２のスイッチ手段を形成する第１のタイプのトラ
ンジスタ素子のバックゲート端子に順バイアス電圧を供
給するバイアス発生回路と を具備することを特徴とするディジタル・アナログ変換
回路． - 【請求項２】前記バイアス発生回路は、前記電源電圧が
所定値以下となった場合に、前記第２のスイッチ手段へ
順バイアス電圧を供給することを特徴とする請求項１記
載のディジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259314A JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259314A JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137916A JPH04137916A (ja) | 1992-05-12 |
| JPH07105720B2 true JPH07105720B2 (ja) | 1995-11-13 |
Family
ID=17332361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259314A Expired - Lifetime JPH07105720B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105720B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW461180B (en) | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP4576648B2 (ja) * | 1998-12-21 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
| JP4519677B2 (ja) * | 2005-02-18 | 2010-08-04 | シャープ株式会社 | ディジタルアナログコンバータ |
| US7265697B2 (en) * | 2005-03-08 | 2007-09-04 | Himax Technologies Limitd | Decoder of digital-to-analog converter |
| JP6511867B2 (ja) * | 2015-03-03 | 2019-05-15 | 株式会社デンソー | Ｄ／ａ変換回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927127B2 (ja) * | 1978-10-16 | 1984-07-03 | 日本電気株式会社 | 電圧選択回路 |
| JPS58171126A (ja) * | 1982-03-31 | 1983-10-07 | Toshiba Corp | アナログスイッチ装置 |
| JPS6447129A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Da conversion circuit |
| JPH01276920A (ja) * | 1988-04-28 | 1989-11-07 | Ricoh Co Ltd | アナログ・スイッチ |
-
1990
- 1990-09-28 JP JP2259314A patent/JPH07105720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137916A (ja) | 1992-05-12 |
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