JPS5927127B2 - 電圧選択回路 - Google Patents
電圧選択回路Info
- Publication number
- JPS5927127B2 JPS5927127B2 JP53127160A JP12716078A JPS5927127B2 JP S5927127 B2 JPS5927127 B2 JP S5927127B2 JP 53127160 A JP53127160 A JP 53127160A JP 12716078 A JP12716078 A JP 12716078A JP S5927127 B2 JPS5927127 B2 JP S5927127B2
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- JP
- Japan
- Prior art keywords
- control signal
- field effect
- gate electrode
- resistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電圧選択回路に関し、特に絶縁ゲート型トラン
ジスタを含む回路素子を半導体基板に集積した半導体装
置きして実現された電圧選択回路に関する。
ジスタを含む回路素子を半導体基板に集積した半導体装
置きして実現された電圧選択回路に関する。
近年消費電力の少ない相補性の絶縁ゲート型電界効果ト
ランジスタ（以下ＣＭＯＳ ＦＥＴ、：称する）を使
用した電卓等が増加している。
ランジスタ（以下ＣＭＯＳ ＦＥＴ、：称する）を使
用した電卓等が増加している。
この種の電卓等は表示手段として液晶表示装置（以下Ｌ
ＣＤと称する）を使用するものが主流となってきた。
ＣＤと称する）を使用するものが主流となってきた。
ＬＣＤは交流駆動することにより点灯させるが交流駆動
する際、ＬＣＤのセグメントおよびディジット電極に印
加する電圧の中で最も高い電圧を零、最も低い電圧をＶ
３とし、■３を適当に３分割してＶｌ、Ｖ２（ただし０
＞Ｖｌ＞Ｖ２＞Ｖ３）、：なる電圧を設定し、これらの
電圧をスイッチング素子で選択し組み合わせて駆動させ
ている。
する際、ＬＣＤのセグメントおよびディジット電極に印
加する電圧の中で最も高い電圧を零、最も低い電圧をＶ
３とし、■３を適当に３分割してＶｌ、Ｖ２（ただし０
＞Ｖｌ＞Ｖ２＞Ｖ３）、：なる電圧を設定し、これらの
電圧をスイッチング素子で選択し組み合わせて駆動させ
ている。
そこでこれらの分割電圧の中で■１又は■２の中間電圧
を選択する際、特に■２の電圧を選択する際スイッチン
グ素子が充分導通状態にならない場合、Ｖ２の電圧は正
常な電圧として得られずＬＣＤの電極に正常な電圧が印
加できなくなり、その結果ＬＣＤに表示される数字、文
字等が正常に点灯しないばかりかＬＣＤの寿命に悪影響
を及ぼすという欠点があった。
を選択する際、特に■２の電圧を選択する際スイッチン
グ素子が充分導通状態にならない場合、Ｖ２の電圧は正
常な電圧として得られずＬＣＤの電極に正常な電圧が印
加できなくなり、その結果ＬＣＤに表示される数字、文
字等が正常に点灯しないばかりかＬＣＤの寿命に悪影響
を及ぼすという欠点があった。
第１図は従来のＣＭＯＳ ＦＥＴで構成された電圧選
択回路の一例を示す回路接続図である。
択回路の一例を示す回路接続図である。
第１の電源電圧端子（−ＶＤＤ）と基準電位を与える接
地電位端子（ＧＮＤ）との間に、直列に接続された同じ
抵抗値の抵抗Ｒ１、Ｒ２，Ｒ３が挿入されている。
地電位端子（ＧＮＤ）との間に、直列に接続された同じ
抵抗値の抵抗Ｒ１、Ｒ２，Ｒ３が挿入されている。
なお、これらの抵抗は集積回路の場合には周知の拡散法
又はイオン注入法で形成される。
又はイオン注入法で形成される。
従つ市接続点Ｂの電位は一２／３ＶＤＩｌ接続点Ｃの電
位は一１／３ＶＤＤになる。
位は一１／３ＶＤＤになる。
つまり抵抗分割で設定された電位はＣＭＯＳ ＦＥＴＱ
ｌｌおよびＱ２２もしくはＱ１２およびＱ２２のゲート
電極がそれぞれ接続された端子ＥもしくはＦに互いに逆
相の制御信号電圧を印加することにより、出力端子Ｇお
よびＨに供給される。
ｌｌおよびＱ２２もしくはＱ１２およびＱ２２のゲート
電極がそれぞれ接続された端子ＥもしくはＦに互いに逆
相の制御信号電圧を印加することにより、出力端子Ｇお
よびＨに供給される。
この場合ＦＥＴＱＩＩおよびＱ１２はＰチャンネルトラ
ンジスタであり、ＦＥＴ Ｑ２１およびＱ２２はｎチ
ャンネルトランジスタである。
ンジスタであり、ＦＥＴ Ｑ２１およびＱ２２はｎチ
ャンネルトランジスタである。
またＰチャンネルトランジスタのバックゲート電極はＧ
ＮＤ（接地）に、ｎチャンネルトランジスタのバンクゲ
ート電極は−ＶＤＤに接続されている。
ＮＤ（接地）に、ｎチャンネルトランジスタのバンクゲ
ート電極は−ＶＤＤに接続されている。
ここでＦＥＴＱｌｌおよびＱ２２のソース電極きバック
ゲート電極は同電位であるがＦＥＴ Ｑ１２およびＱ
２１のソース電極はそれぞれバンクゲート電極に対し１
１／３ ＶＤＤＩにバックゲートバイアスされている。
ゲート電極は同電位であるがＦＥＴ Ｑ１２およびＱ
２１のソース電極はそれぞれバンクゲート電極に対し１
１／３ ＶＤＤＩにバックゲートバイアスされている。
かかる構成では電源電圧（−ＶＤＤ）の絶対値が低電力
化のもとで増々低くなるとバックゲートバイアス効果に
よるＦＥＴのしきい値変動が無視できなくなり以下のよ
うな問題が発生する。
化のもとで増々低くなるとバックゲートバイアス効果に
よるＦＥＴのしきい値変動が無視できなくなり以下のよ
うな問題が発生する。
つまりこの回路の駆動は第２図ａに示すように第１およ
び第２の制御信号端子ＥおよびＦの制御信号電圧が電源
（−ＶＤＤ）と接地（ＧＮＴ））の間を振幅するこさに
より行なわれる。
び第２の制御信号端子ＥおよびＦの制御信号電圧が電源
（−ＶＤＤ）と接地（ＧＮＴ））の間を振幅するこさに
より行なわれる。
通常、端子ＦがＧＮＤ（７）時ＦＥＴＱ２１は導通し、
−ＶＤＴ）（７）時ＦＥＴＱ１２が導通ずるがこれらの
ソース電極には抵抗分割によりそれ、ぞれ−２／３ＶＤ
Ｄおよび一１／３ＶＤＤが印加されるため、ソース電極
−バンクゲート電極間にバックゲートバイアスがかかり
、更にゲート電極−ソース電極間の電位が各々＋ ２７
３ＶＤＤＩであるため、それ等のトランジスタのドライ
ブ電流はバックゲートバイアスのかからないＦＥＴＱｌ
ｌおよびＱ２２に比べて小さい。
−ＶＤＴ）（７）時ＦＥＴＱ１２が導通ずるがこれらの
ソース電極には抵抗分割によりそれ、ぞれ−２／３ＶＤ
Ｄおよび一１／３ＶＤＤが印加されるため、ソース電極
−バンクゲート電極間にバックゲートバイアスがかかり
、更にゲート電極−ソース電極間の電位が各々＋ ２７
３ＶＤＤＩであるため、それ等のトランジスタのドライ
ブ電流はバックゲートバイアスのかからないＦＥＴＱｌ
ｌおよびＱ２２に比べて小さい。
従ってＦＥＴ Ｑ１２およびＱ２１のドライブ電流を
大きくする為しきい値電圧の絶対値をイオン注入等の方
法により小さくしたり、電流駆動能力の低下をトランジ
スタを大きくするこきによって補っていた。
大きくする為しきい値電圧の絶対値をイオン注入等の方
法により小さくしたり、電流駆動能力の低下をトランジ
スタを大きくするこきによって補っていた。
しかし特にＦＥＴ Ｑ２１は前述のような諸方法を駆
使しても第２図すに示すように端子Ｈの出力の振幅は小
さくなりその効果は得られず好ましくなかった。
使しても第２図すに示すように端子Ｈの出力の振幅は小
さくなりその効果は得られず好ましくなかった。
本発明は以上のような事情に鑑みてなされたもので、バ
ンクゲート電圧の影響を除去し、十分な振幅の駆動電圧
パルスの得られる電圧選択回路を提供することを目的さ
する。
ンクゲート電圧の影響を除去し、十分な振幅の駆動電圧
パルスの得られる電圧選択回路を提供することを目的さ
する。
本発明によれば、基準電位に対して負（又は正）の所定
の電位を与える第１の電源端子Ａと基準電位を与える第
２の電源端子り間に、実質的に相等しい値の第１の抵抗
、第２の抵抗および第３の抵抗を直列に接続し、ソース
電極およびバンクゲート電極が前記第２の電源端子りに
接続された第１のＰ（又はｎ）チャンネル絶縁ゲート型
電界効果トランジスタのゲート電極に第１の制御信号を
与え、ソース電極が第２の抵抗と第３の抵抗の接続点Ｃ
に、バンクゲート電極が前記電源端子りにそれぞれ接続
された第２のＰ（又はｎ）チャンネル絶縁ゲート型電界
効果トランジスタのゲート電極に前記第１の制御信号と
逆相の第２の制御信号を与えて前記第１および第２の絶
縁ゲート電界効果トランジスタのそれぞれのドレイン電
極の共通接続点から前記第２の制御信号き同期した電圧
を取り出す手段およびソース電極及びバックゲート電極
が前記電源端子Ａに接続された第４のｎ（又はＰ）チャ
ンネル絶縁ゲート型電界効果型トランジスタのゲート電
極に前記第１の制御信号を与え、ソース電極が前記第１
の抵抗と第２の抵抗の接続点Ｂに接続された第３のｎ（
又はＰ）チャンネル絶縁ゲート型電界効果トランジスタ
のゲート電極に前記第２の制御信号を与えて前記第３お
よび第４のｎ（又はＰ）チャンネル絶縁ゲート型電界効
果トランジスタのドレイン電極の共通接続点から前記制
御信号と同期した電圧を取り出す手段とを備えた電圧選
択回路において、前記第３のｎ（又はＰ）チャンネル絶
縁ゲート型電界効果トランジスタのバンクゲート電圧に
、前記Ａ点又はＢ点の電位と実質的に等しい電位を交互
に前記制御信号と同期して与える手段を備えたこ七を特
徴とする電圧選択回路が得られる。
の電位を与える第１の電源端子Ａと基準電位を与える第
２の電源端子り間に、実質的に相等しい値の第１の抵抗
、第２の抵抗および第３の抵抗を直列に接続し、ソース
電極およびバンクゲート電極が前記第２の電源端子りに
接続された第１のＰ（又はｎ）チャンネル絶縁ゲート型
電界効果トランジスタのゲート電極に第１の制御信号を
与え、ソース電極が第２の抵抗と第３の抵抗の接続点Ｃ
に、バンクゲート電極が前記電源端子りにそれぞれ接続
された第２のＰ（又はｎ）チャンネル絶縁ゲート型電界
効果トランジスタのゲート電極に前記第１の制御信号と
逆相の第２の制御信号を与えて前記第１および第２の絶
縁ゲート電界効果トランジスタのそれぞれのドレイン電
極の共通接続点から前記第２の制御信号き同期した電圧
を取り出す手段およびソース電極及びバックゲート電極
が前記電源端子Ａに接続された第４のｎ（又はＰ）チャ
ンネル絶縁ゲート型電界効果型トランジスタのゲート電
極に前記第１の制御信号を与え、ソース電極が前記第１
の抵抗と第２の抵抗の接続点Ｂに接続された第３のｎ（
又はＰ）チャンネル絶縁ゲート型電界効果トランジスタ
のゲート電極に前記第２の制御信号を与えて前記第３お
よび第４のｎ（又はＰ）チャンネル絶縁ゲート型電界効
果トランジスタのドレイン電極の共通接続点から前記制
御信号と同期した電圧を取り出す手段とを備えた電圧選
択回路において、前記第３のｎ（又はＰ）チャンネル絶
縁ゲート型電界効果トランジスタのバンクゲート電圧に
、前記Ａ点又はＢ点の電位と実質的に等しい電位を交互
に前記制御信号と同期して与える手段を備えたこ七を特
徴とする電圧選択回路が得られる。
次に図面を用いて本発明の詳細な説明する。
第３図は本発明の一実施例を示す回路接続図で、第１の
電源電圧端子Ａ点（−ＶＤＤ）と基準電位を与える第２
の電源端子である接地電位端子り点（ＧＮＤ）、！：の
間に直列に接続された同じ抵抗値の抵抗Ｒ１、Ｒ２，、
Ｒ３が接続されている。
電源電圧端子Ａ点（−ＶＤＤ）と基準電位を与える第２
の電源端子である接地電位端子り点（ＧＮＤ）、！：の
間に直列に接続された同じ抵抗値の抵抗Ｒ１、Ｒ２，、
Ｒ３が接続されている。
集積回路の場合、これらの抵抗は周知の拡散法又はイオ
ン注入法等によって形成される。
ン注入法等によって形成される。
従って接続点Ｂの電位は一２／３ＶＤＤ、接続点Ｃの電
位バー１／３ＶＤＤになる。
位バー１／３ＶＤＤになる。
これ等よりソース電極及びバックゲート電極が接続点り
に接続され、ゲート電極が制御信号端子Ｅに接続され、
ドレイン電極が出力端子Ｇに接続されたＰチャンネルト
ランジスタＱｌｌと、ソース電極、６ｉ接続点Ｃに接続
され、バンクゲート電極が接続点りに接続され、ゲート
電極が制御信号端子Ｆに接続され、ドレイン電極が出力
端子Ｇに接続されたＰチャンネルトランジスタＱ１２．
！：、ソース電極が接続点Ｂに接続され、バックゲート
電極が後述するｎチャンネルトランジスタＱ３１及びＱ
３２のドレイン電極に接続され、ゲート電極が制御信号
端子Ｆに接続され、ドレイン電極が出力端子Ｈに接続さ
れたｎチャンネルトランジスタＱ２１と、ソース電極及
びバンクゲート電極が接続点Ａに接続され、ゲート電極
が制御信号端子Ｅに接続され、ドレイン電極が出力端子
Ｈに接続されたｎチャンネルトランジスタＱ２２ｃ！：
、ソース電極が接続点Ｂに接続され、バンクゲート電極
が接続点Ａに接続され、ゲート電極が制御信号端子Ｆに
接続され、ドレイン電極が後述するｎチャンネルトラン
ジスタＱ３２のドレイン電極及び前述したｎチャンネル
トランジスタＱ２１のバンクゲート電極に接続されたｎ
チャンネルトランジスタＱ３１と、ソース電極及びバッ
クゲート電極が接続点Ａに接続され、ゲート電極が制御
信号端子Ｅに接続され、ドレイン電極が前記ｎチャンネ
ルトランジスタＱ３１のドレイン電極及び前記ｎチャン
ネルトランジスタＱ２１のバックゲート電極に接続され
たｎチャンネルトランジスタＱ３２とから構成されてい
る。
に接続され、ゲート電極が制御信号端子Ｅに接続され、
ドレイン電極が出力端子Ｇに接続されたＰチャンネルト
ランジスタＱｌｌと、ソース電極、６ｉ接続点Ｃに接続
され、バンクゲート電極が接続点りに接続され、ゲート
電極が制御信号端子Ｆに接続され、ドレイン電極が出力
端子Ｇに接続されたＰチャンネルトランジスタＱ１２．
！：、ソース電極が接続点Ｂに接続され、バックゲート
電極が後述するｎチャンネルトランジスタＱ３１及びＱ
３２のドレイン電極に接続され、ゲート電極が制御信号
端子Ｆに接続され、ドレイン電極が出力端子Ｈに接続さ
れたｎチャンネルトランジスタＱ２１と、ソース電極及
びバンクゲート電極が接続点Ａに接続され、ゲート電極
が制御信号端子Ｅに接続され、ドレイン電極が出力端子
Ｈに接続されたｎチャンネルトランジスタＱ２２ｃ！：
、ソース電極が接続点Ｂに接続され、バンクゲート電極
が接続点Ａに接続され、ゲート電極が制御信号端子Ｆに
接続され、ドレイン電極が後述するｎチャンネルトラン
ジスタＱ３２のドレイン電極及び前述したｎチャンネル
トランジスタＱ２１のバンクゲート電極に接続されたｎ
チャンネルトランジスタＱ３１と、ソース電極及びバッ
クゲート電極が接続点Ａに接続され、ゲート電極が制御
信号端子Ｅに接続され、ドレイン電極が前記ｎチャンネ
ルトランジスタＱ３１のドレイン電極及び前記ｎチャン
ネルトランジスタＱ２１のバックゲート電極に接続され
たｎチャンネルトランジスタＱ３２とから構成されてい
る。
この回路の駆動は第２図ａのように制御信号端子Ｅ、Ｆ
の制御信号電圧が電源（−ＶＤＤ）と接地電位（ＧＮＤ
）の間を振幅することにより行なわれる。
の制御信号電圧が電源（−ＶＤＤ）と接地電位（ＧＮＤ
）の間を振幅することにより行なわれる。
ここで制御信号端子ＥがＧＮＤの時ＦＥＴ Ｑ２２及
びＱ３２が導通し、出力端子Ｈには−ＶＤＤが送出され
る。
びＱ３２が導通し、出力端子Ｈには−ＶＤＤが送出され
る。
更にこの場合制御端子Ｆは−ＶＤＤとなっており、ＦＥ
Ｔ Ｑ１２が導通し、出力端子Ｇに一１／３ＶＤＤが
送出される。
Ｔ Ｑ１２が導通し、出力端子Ｇに一１／３ＶＤＤが
送出される。
またＦＥＴＱ３２が導通している為ＦＥＴ Ｑ２１の
バックゲート電極には−ＶＤＤが供給されている。
バックゲート電極には−ＶＤＤが供給されている。
次に制御信号端子Ｅが−ＶＤＤの時ＦＥＴＱＩＩが導通
し、出力端子ＧにＧＮＤ電圧が送出される。
し、出力端子ＧにＧＮＤ電圧が送出される。
更にこの場合、制御信号端子ＦはＧＮＤ電圧となってお
り、ＦＥＴ Ｑ２１及びＱ３１が導通する。
り、ＦＥＴ Ｑ２１及びＱ３１が導通する。
ここでＦＥＴ Ｑ２１のバックゲート電極の電位はＦ
ＥＴ Ｑ３１により、ホホ−２／３ Ｖ Ｄ Ｄ電圧
となる。
ＥＴ Ｑ３１により、ホホ−２／３ Ｖ Ｄ Ｄ電圧
となる。
従ってＦＥＴ Ｑ２１のソース電極−バンクゲート電
極間のバックゲートバイアスをほとんど無視できるよう
になり、出力端子柱こ一２／３ＶＤＤ電圧を送出できる
。
極間のバックゲートバイアスをほとんど無視できるよう
になり、出力端子柱こ一２／３ＶＤＤ電圧を送出できる
。
即ち、出力端子Ｈに特に−２／３ＶＤＤ電圧を送出する
場合、制御信号ＥおよびＦにより、ＦＥＴ Ｑ２１お
よびＱ３１を導通させ、この時のＦＥＴ Ｑ２１のバ
ックゲート電極を一２／３ＶＤＤ電圧にする。
場合、制御信号ＥおよびＦにより、ＦＥＴ Ｑ２１お
よびＱ３１を導通させ、この時のＦＥＴ Ｑ２１のバ
ックゲート電極を一２／３ＶＤＤ電圧にする。
又、−ＶＤＤ電圧を送出する場合、制御信号ＥおよびＦ
によりＦＥＴ Ｑ２２およびＱ３２を導通させ、出力
端子Ｈに−ＶＤＤ電圧を送出させる。
によりＦＥＴ Ｑ２２およびＱ３２を導通させ、出力
端子Ｈに−ＶＤＤ電圧を送出させる。
この時ＦＥＴ Ｑ２１のドレイン電極に−ＶＤＤ電圧
が印加されるが、ＦＥＴ Ｑ３２を導通させて、ＦＥ
ＴＱ２１のバックゲート電極に−ＶＤＤ電圧を印加させ
るからドレイン電極−バックゲート電極間はほぼ同電位
きなる。
が印加されるが、ＦＥＴ Ｑ３２を導通させて、ＦＥ
ＴＱ２１のバックゲート電極に−ＶＤＤ電圧を印加させ
るからドレイン電極−バックゲート電極間はほぼ同電位
きなる。
以上本発明に依ればＦＥＴ Ｑ２１のバックゲート電
極の電位を制御信号ＥおよびＦにより、−ＶＤＤあるい
は一２／３ＶＤＤに切換えて、バックゲート効果を無視
できる程度に改善することができるから、ＬＣＤを正常
に点灯させ、かつ寿命を伸ばす上において多大の効果が
ある。
極の電位を制御信号ＥおよびＦにより、−ＶＤＤあるい
は一２／３ＶＤＤに切換えて、バックゲート効果を無視
できる程度に改善することができるから、ＬＣＤを正常
に点灯させ、かつ寿命を伸ばす上において多大の効果が
ある。
なお、以上の説明は、電源電圧が負の場合について説明
したが、正の場合（接地電位はそのままきして）には用
いるトランジスタの導電型を逆にすればよいということ
はいうまでもない。
したが、正の場合（接地電位はそのままきして）には用
いるトランジスタの導電型を逆にすればよいということ
はいうまでもない。
また、ＦＥＴ Ｑ２１同様ＦＥＴ Ｑ１２のバンク
ゲート電極にも同様の回路を付加することもできる。
ゲート電極にも同様の回路を付加することもできる。
すなわち、このときＰチャンネルトランジスタを用いて
ＦＥＴ Ｑ３１．Ｑ３２と同様の回路構成にすること
ができる。
ＦＥＴ Ｑ３１．Ｑ３２と同様の回路構成にすること
ができる。
第１図は従来の電圧選択回路の回路接続図、第３図は本
発明の一実施例を示す電圧選択回路の回路接続図、第２
図ａは従来及び本発明の一実施例の電圧選択回路の制御
信号を示す波形図、第２図すは従来の電圧選択回路で選
択された電圧の波形図、同図Ｃは本発明の一実施例の電
圧選択回路で選択された電圧の波形図である。 Ｑｌｌ、Ｑ１２・・・・・・ＰチャンネルＦＥＴ、Ｑ２
ＬＱ ２２ 、 Ｑ３１ 、 Ｑ ３２−・”ｎチャン
ネルＦＥＴ。 Ｒ１，Ｒ２，Ｒ３・・・・・・抵抗、Ｅ・・・・・・第
１の制御信号端子、Ｆ・・・・・・第２の制御信号端子
、Ｈ，Ｇ・・・・・・出力端子。
発明の一実施例を示す電圧選択回路の回路接続図、第２
図ａは従来及び本発明の一実施例の電圧選択回路の制御
信号を示す波形図、第２図すは従来の電圧選択回路で選
択された電圧の波形図、同図Ｃは本発明の一実施例の電
圧選択回路で選択された電圧の波形図である。 Ｑｌｌ、Ｑ１２・・・・・・ＰチャンネルＦＥＴ、Ｑ２
ＬＱ ２２ 、 Ｑ３１ 、 Ｑ ３２−・”ｎチャン
ネルＦＥＴ。 Ｒ１，Ｒ２，Ｒ３・・・・・・抵抗、Ｅ・・・・・・第
１の制御信号端子、Ｆ・・・・・・第２の制御信号端子
、Ｈ，Ｇ・・・・・・出力端子。
Claims (1)
- １ 基準電位に対して負（又は正）の所定の電位を与え
る第１の電源端子Ａと基準電位を与える第２の電源端子
り間に、各接続間に所定電圧を与えるよう抵抗値が制御
された第１の抵抗、第２の抵抗および第３の抵抗を直列
に接続し、ソース電極およびバンクゲート電極が前記第
２の電源端子りに接続された第１のＰ（又はｎ）チャン
ネル絶縁ゲート型電界効果トランジスタのゲート電極に
第１の制御信号を与え、ソース電極が第２の抵抗さ第３
の抵抗の接続点Ｃに、バックゲート電極が前記第２の電
源端子りにそれぞれ接続された第２のＰ（又はｎ）チャ
ンネル絶縁ゲート型電界効果トランジスタのゲート電極
に前記第１の制御信号さ逆相の第２の制御信号を与えて
前記第１および第２の絶縁ゲート電界効果トランジスタ
のそれぞれのドレイン電極の共通接続点から前記第２の
制御信号と同期した電圧を取り出す手段およびソース電
極及びバックゲート電極が前記第１の電源端子Ａに接続
された第４のｎ（又はＰ）チャンネル絶縁ゲート型電界
効果トランジスタのゲート電極に前記第１の制御信号を
与え、ソース電極が前記第１の抵抗と前記第２の抵抗の
接続点Ｂに接続された第３のｎ（又はＰ）チャンネル絶
縁ゲート型電界効果トランジスタのゲート電極に前記第
２の制御信号を与えて前記第３および第４のｎ（又はＰ
）チャンネル絶縁ゲート型電界効果トランジスタのドレ
イン電極の共通接続点から前記第１の制御信号き同期し
た電圧を取り出す手段と、前記第３のｎ（又はＰ）チャ
ンネル絶縁ゲート型電界効果トランジスタのバックゲー
トに、前記第３のｎ（又はＰ）チャンネル絶縁ゲート型
電界効果トランジスタが導通している時には前記第１の
抵抗と前記第２の抵抗の接続点の電位を与え、前記第３
のｎ（又はＰ）チャンネル絶縁ゲート型電界効果トラン
ジスタが非導通である時には前記第１の電源端子の電位
を与える手段とを備えたことを特徴とする電圧選択回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127160A JPS5927127B2 (ja) | 1978-10-16 | 1978-10-16 | 電圧選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127160A JPS5927127B2 (ja) | 1978-10-16 | 1978-10-16 | 電圧選択回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2999584A Division JPS59160315A (ja) | 1984-02-20 | 1984-02-20 | 電圧切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553923A JPS5553923A (en) | 1980-04-19 |
| JPS5927127B2 true JPS5927127B2 (ja) | 1984-07-03 |
Family
ID=14953115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53127160A Expired JPS5927127B2 (ja) | 1978-10-16 | 1978-10-16 | 電圧選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927127B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105720B2 (ja) * | 1990-09-28 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
-
1978
- 1978-10-16 JP JP53127160A patent/JPS5927127B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553923A (en) | 1980-04-19 |
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