KR20010075037A - 반도체 회로 - Google Patents

반도체 회로 Download PDF

Info

Publication number
KR20010075037A
KR20010075037A KR1020017003127A KR20017003127A KR20010075037A KR 20010075037 A KR20010075037 A KR 20010075037A KR 1020017003127 A KR1020017003127 A KR 1020017003127A KR 20017003127 A KR20017003127 A KR 20017003127A KR 20010075037 A KR20010075037 A KR 20010075037A
Authority
KR
South Korea
Prior art keywords
transistor
circuit
type
activation
electrode
Prior art date
Application number
KR1020017003127A
Other languages
English (en)
Other versions
KR100415472B1 (ko
Inventor
쿠르트 호프만
오스카 코바릭
하인츠 회니히슈미트
게오르크 브라운
Original Assignee
추후제출
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 인피니언 테크놀로지스 아게 filed Critical 추후제출
Publication of KR20010075037A publication Critical patent/KR20010075037A/ko
Application granted granted Critical
Publication of KR100415472B1 publication Critical patent/KR100415472B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 제 1 도전형의 반도체 기판(1)내에 통합되고, 양의 및/또는 0의 전압 레벨의 스위칭을 위한 PV-스위칭 트랜지스터(2) 및 음의 및/또는 0의 전압 레벨의 스위칭을 위한 NV-스위칭 트랜지스터(3)로 구성되는 구동 회로(13)뿐만 아니라, 상기 구동 회로(13)의 앞에 접속되고, 동시에 기판 전압에 연결되는 반도체 기판(1)내에 형성되는 제어 회로를 포함하는 반도체 회로에 관한 것이다. 상기 구동 회로(13)의 NV-스위칭 트랜지스터(3)는 반도체 기판내에 매립된, 상기 제 1 도전형에 반대되는 제 2 도전형의 외부 싱크(10)의 내부에 형성되며, 상기 외부 싱크(10)는 공급 전압으로 연결된다.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}
유형에 따른 방식의 반도체 회로 장치 또는 반도체 회로는 특히 전기적 소거가능 판독전용 메모리에서 워드 라인 디코더로서 사용된다. 이미 공지되어있는 워드 라인 디코더는 후속하는 셀 필드에 항상 2 개의 전압만을 동시에 인가할 수 있기 때문에, 예를 들어 EEPROM의 경우 디코더는 0V 내지 예컨대 +2.5V 에서 판독시 또는 0V 내지 프로그래밍 전압 VPP(예 : -12V)에서 프로그래밍시 스위칭된다. 정해진 조건하에서는 워드 라인 디코더와 함께 상이한 신호 라인(워드 라인)에 선택되지 않은 라인에 대한 제로 레벨(zero level), 양의 전압 VH(예: 공급 전압) 및 선택된 상보성 라인 쌍에 대한 음의 전압 VB을 공급하는 것이 요구될 수 있다. 이에 대한 한 가지 예로서 강유전성 셀로 구성된 셀 필드내 워드 라인의 제어를 들수 있다.
본 발명은 제 1 도전형의 반도체 기판내에 통합되고, 양의 및/또는 0의 전압 레벨의 스위칭을 위한 PV-스위칭 트랜지스터 및 음의 및/또는 0의 전압 레벨의 스위칭을 위한 NV-스위칭 트랜지스터로 구성되는 구동 회로뿐만 아니라, 상기 구동 회로의 앞에 접속되고, 동시에 기판 전압에 연결되는 반도체 기판내에 형성되는 제어 회로를 포함하는 반도체 회로 장치에 관한 것이다. 또한 본 발명은 반전 및 레벨 변위 회로를 구비한 반도체 회로에 관한 것이다.
도 1은 기판내에 형성된 반도체 구조물의 개략적 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 회로 장치의 개략적 회로도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 회로 장치의 개략적 회로도.
도 4는 본 발명의 제 4 실시예에 따른 반도체 회로 장치의 개략적 회로도.
도 5는 본 발명의 제 5 실시예에 따른 반도체 회로 장치의 개략적 회로도.
본 발명의 목적은 제로 레벨, 양의 전압 및 음의 전압을 동시에 구동할 수 있는 반도체 회로 장치, 특히 디코더 회로를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 반도체 회로 장치 및 청구항 제 14항에 따른 반도체 회로에 의해 달성된다.
본 발명에 따라 반도체 회로 장치의 구동 회로의 NV-스위칭 트랜지스터(들)이 반도체 기판내에 매립된, 제 1 도전형에 반대되는 제 2 도전형의 외부 싱크의 내부에 형성되고, 상기 외부 싱크는 공급 전압에 연결된다.
종래의 CMOS-기술을 사용하면 NMOS-트랜지스터에서 음의 전압의 스위칭시 누설 전류를 발생시키는 기생 다이오드가 나타난다. 따라서 본 발명은 제어 회로의 후방에 접속된 드라이버 또는 적어도 회로 그룹 또는 그의 트랜지스터를 적어도 국부적으로 형성된 외부싱크내에 설치하는 것을 제안한다. 이 때 상기 싱크는 기판의 도전형과 반대되는 도전형을 가지며, 공급 전압에 연결된다. 상기 반도체 회로 장치의 장점은 외부싱크내에 매립된 NMOS-트랜지스터의 기생 다이오드가 더 이상 도전될 수 없다는 것이다. 그로 인해 NMOS-트랜지스터의 싱크에 인가되어 스위칭될 음의 전압이 기판상에 위치하는 나머지 회로에 불리하게 작용할 수 없게 된다.
본 발명의 매우 바람직한 실시예에서는 제어 회로가 구동 회로에 연결된 다수의 출력부를 갖는 디코더로 형성된다. 또한 상기 디코더의 액티브 스위칭된 출력은 제로 레벨을 제공하고, 패시브 스위칭된 나머지 모든 출력은 각각 양의 전위레벨을 제공한다는 장점이 있다.
바람직하게는 상기 디코더의 후방에 접속된 구동 회로가 다수의 회로단으로 형성되고, 상기 구동 회로의 제 1 단은 제 1 반전 및 레벨 변위 회로를 갖는다.
본 발명의 매우 바람직한 실시예에 따르면 상기 구동 회로의 출력부가 하나 이상의 활성화 라인 쌍으로 형성된다. 상보성 개별 라인들로 형성된 상기 활성화 라인 쌍이 2 개의 라인상에서는 제로 레벨을 가지고, 활성 상태에서는 양 및 음의 활성화 전압을 가지며, 상기 양 및 음의 활성화 전압은 제 1 반전 및 레벨 변위 회로의 후방에 접속된 활성화 스위치에 의해 상기 활성화 라인 쌍에 스위칭된다. 또한 본 발명에 따라 다수의 활성화 라인 쌍이 동시에 양 및 음의 활성화 전압에 스위칭될 수 있다. 이 때 스위칭될 활성화 전압을 결정하는, 상기 활성화 스위치의 앞에 접속된 선택 회로에 의해 상보성 라인의 전위의 극성이 바뀌게 된다.
바람직하게는 양의 활성화 전압의 전위가 공급 전압의 전위보다 클 수도 있다. 따라서 양 및 음의 활성화 전압을 활성화 라인 쌍에 스위칭시키는 제 1 반전 및 레벨 변위 회로 및 활성화 스위치 사이에 각각 미리 규정된 도전형(NMOS)의 퓨즈 트랜지스터(23 및 23a)가 접속되고, 상기 퓨즈 트랜지스터는 그의 제어 단자에 의해 공급 전압에 연결되며, 그의 전극 단자들의 한 쪽은 상기 제 1 반전 및 레벨 변위 회로에 연결되고, 다른 한 쪽은 상기 활성화 스위치의 제어 단자에 연결된다는 장점이 있다.
본 발명의 또 다른 바람직한 실시예에서는 제 1 반전 및 레벨 변위 회로의 후방에 제 2 반전 및 레벨 변위 회로가 접속되고, 상기 제 2 반전 및 레벨 변위 회로는 활성화 라인을 기판 레벨에 스위칭시키는 2 개의 불활성화 스위치의 제어 단자에 연결된다. 또한 여기서는 쌍을 이루는 다수의 상보성 라인들이 동시에 스위칭될 수 있다.
본 발명의 한 바람직한 실시예에서는 상기 제 1 반전 및 레벨 변위 회로에 예컨대 p형 MOS-트랜지스터로서 형성된 홀딩 트랜지스터가 설치되고, 상기 홀딩 트랜지스터는 그의 제어 입력부에 의해 상기 제 1 반전 및 레벨 변위 회로의 출력부에 연결되며, 상기 홀딩 트랜지스터의 단자 전극의 한 쪽이 공급 전압에, 그리고 다른 한 쪽은 상기 반전 및 레벨 변위 회로의 입력부에 연결된다. 상기 홀딩 트랜지스터의 장점은 상기 홀딩 트랜지스터가 입력부에서 하이-레벨을 유지함으로써 2n으로 구성된 표준-1-NAND 디코더를 사용할 수 있다는 것이다.
또 다른 관점에서 본 발명은 서로 반대되는 극성을 갖는 2 개의 트랜지스터가 제공되는 반전 및 레벨 변위 회로 장치에 관한 것이다. 상기 회로 장치는 제 1 도전형의 반도체 기판내에 통합되고, 이 때 적어도 n형 트랜지스터가 상기 반도체 기판내에 매립된, 제 1 도전형에 반대되는 제 2 도전형의 외부 싱크의 내부에 형성되고, 상기 외부 싱크는 공급 전압에 연결된다. 또한 상기 회로는 서로 반대되는 극성을 갖는 트랜지스터들의 제어 입력부에 연결되는 신호 입력부, 및 상기 트랜지스터들의 각각 하나의 전극 단자에 연결되는 신호 출력부를 갖는다. 서로 반대되는 극성을 갖는 상기 트랜지스터의 남은 두 전극 단자의 한 쪽은 p형의 경우 양의 공급 전압에, 및 n형의 경우 음의 전압에 연결된다.
또한 본 발명은 제 1 도전형의 반도체 기판내에 형성되고, n형의 제 1 트랜지스터의 제어 입력부에 연결되는 신호 입력부에 의해 상기 n형의 제 1 트랜지스터의 한 쪽 전극이 음의 공급 전압에 연결되고, 다른 쪽 전극이 신호 출력부에 연결되는 반전 및 레벨 변위 회로장치를 제안한다. 또한 상기 신호 출력부에는 p형 트랜지스터의 한 쪽 전극이 연결되고, 상기 p형 트랜지스터의 다른 쪽 전극은 양의 공급 전압에 연결되며, 상기 p형 트랜지스터의 제어 입력부가 신호 입력부에 연결된다. 상기 신호 입력부에는 n형의 제 2 트랜지스터의 한 쪽 전극이 연결되며, 상기 n형의 제 2 트랜지스터의 다른 쪽 전극은 음의 공급 전압에 연결되고, 상기 n형의 제 2 트랜지스터의 제어 입력부는 상기 신호 출력부에 연결된다. 이 때 상기 n형 트랜지스터가 반도체 기판내에 매립된, 제 1 도전형에 반대되는 제 2 도전형의 외부 싱크의 내부에 형성되고, 상기 외부 싱크는 공급 전압에 연결된다.
본 발명의 원리에 따라 반전 및 레벨 변위 회로의 신호 입력부 앞에는 p형 트랜지스터가 접속되고, 상기 p형 트랜지스터의 제어 입력부는 제로 전위에 연결되며, 상기 p형 트랜지스터의 전극 단자의 한 쪽은 입력 신호에, 다른 한 쪽은 상기 반전 및 레벨 변위 회로의 신호 입력부에 연결된다.
본 발명의 바람직한 개선예는 종속항에 제시되어있다.
본 발명은 도면에 도시된 다수의 실시예에 따라 하기에 더 자세히 설명된다.
도 1에 도시된 반도체 구조물의 단면은 p-형 기판(1)내에 형성된 PV-스위칭 트랜지스터(2) 및 NV-스위칭 트랜지스터(3)를 나타내며, 여기서 상기 PV-스위칭 트랜지스터(2)는 상기 기판내로 삽입된, 공급 전압(6)에 연결되는 n-형 싱크(4)를 포함하며, 상기 NV-스위칭 트랜지스터(3)는 상기 기판내로 삽입된, 기판 레벨(7)에 연결되는 싱크(5)를 포함한다. 음의 스위칭 전압(11)의 스위칭을 위한 NV-스위칭 트랜지스터(12)는 추가의 외부 싱크(10)내에 형성되고, 상기 외부 싱크(10)의 도전형은 기판(1)의 도전형과 반대이다. 상기 외부 싱크(10)는 공급 전압(6)에 연결된다. 그로 인해 전위(11, - VB)와 기판 단자(VSS) 사이에 전류가 흐르는 것이 방지된다.
도 2는 본 발명에 따른 워드 라인 디코더의 개략적 회로도를 나타낸다. 출력부(16 및 16a)를 갖는 2n으로 구성된 표준-1-NAND 디코더 형태의 제어 회로의 후방에 구동 회로(13)가 접속된다. 상기 출력부(16) 및 여기서는 예컨대 활성 출력부(16a)의 후방에는 인버터(17)가 접속되고, 상기 인버터(17)는 추가로 그의 입력 신호의 레벨 변위를 실행한다. 상기 인버터(17)는 활성화 스위치(18 및 18a)를 통해 라인(19 및 19a)에 인가된 활성화 전압을 상호보완적으로 형성된 활성화 라인쌍(20 및 20a)에 연결한다. 상기 활성화 라인 쌍이 제로 레벨로 중립 스위칭되는 것은, 제 1 인버터(17)의 후방 및 2 개의 불활성화 스위치(22 및 22a)의 후방에 접속되는, 레벨 변위 기능을 가진 추가 인버터(21)에 의해 보증되며, 상기 불활성화 스위치는 디코더(15)의 출력부(16a)가 수동으로("high") 스위칭될 때 기판 레벨을 활성화 라인 쌍(20 및 20a)에 연결한다. 제 1 인버터(17) 및 활성화 스위치(18 및 18a)의 사이에 퓨즈 트랜지스터(23 및 23a)가 접속되며, 상기 퓨즈 트랜지스터의 제어 단자가 공급 전압에 배치되고, 그의 전극은 각각 인버터 및 활성화 스위치에 연결된다. 상기 퓨즈 트랜지스터는 공급 전압에 비해 상승한 전압을 라인(19 또는 19a)에 인가할 때 앞에 놓인 회로에 영향이 미치지 않도록 보호해준다. NAND-디코더(15)의 출력부(16 및 16a)의 불필요한 부하를 방지하기 위해 상기 제 1 인버터(17)의 앞에 홀딩 트랜지스터(24, 예: PMOS-트랜지스터)가 접속되고, 상기 홀딩 트랜지스터의 제어 입력부가 상기 인버터(17)의 출력부에 연결되며, 그의 한 쪽 전극이 상기 인버터(17)의 입력부에, 그리고 다른 쪽 전극이 공급 전압에 연결된다. 본 발명에 따라 디코더(15)의 후방에 접속된 드라이버(13)의 전체 회로부분이 기판(1)내에 형성된 외부 싱크(10)내에 매립됨으로써, 라인(19 및 19a)에 인가되는 음 및 양의 활성화 전압의 스위칭 과정이 동일한 기판상에 형성된 디코더(15) 또는 다른 회로 부분에 트랜지스터의 동작점의 이동 또는 상기 트랜지스터 내부의 누설 전류에 의한 부정적인 영향을 미치지 않는다. 이를 위해 상기 외부 싱크(10)가 공급 전압에 연결된다. 출력측 상보성 활성화 라인 쌍(20 및 20a)에는 본 발명에 따른 지침을 통해 각각 양 및 음의 전압 또는 제로 레벨이 제공될 수 있다.
도 3은 상기 제 1 활성화 라인 쌍(20 및 20a)에 추가로 제 2 활성화 라인 쌍(27 및 27a)이 활성화 스위치(18b 및 18c), 불활성화 스위치(22b 및 22c) 및 퓨즈 트랜지스터(23b 및 23c)에 의해 구동되는 회로를 나타낸다. 여기서는 전체 구동 회로(25)가 공급 전압에 연결되는 외부 싱크(26)의 내부에 형성된다. 이러한 생각에 따라 2 개 이상의 활성화 라인 쌍이 제공될 수 있다.
도 4는 입력부(30), 출력부(31) 및 서로 반대 극성을 갖는 트랜지스터 쌍을 구비한, 본 발명에 따른 반전 및 레벨 변위 회로 장치를 나타내며, 이 때 p형 트랜지스터(32)는 그의 한 쪽 전극에 의해 공급 전압(33)에 연결되고, 다른 쪽 전극에 의해 출력부(31)에 연결되며, 그의 제어 입력부에 의해 입력부(30)에 연결된다. n형 트랜지스터(34)는 음의 공급 전압(35)에 의해 한 쪽 전극에 연결되고, 그의 제어 입력부에 의해 회로 장치의 입력부(40)에 연결되며, 다른 쪽 전극에 의해 회로 장치의 출력부(31)에 연결된다.
반도체 기판내에는 음의 공급 전압의 스위칭을 위한 트랜지스터(34)를 갖는 하나 이상의 외부 싱크가 제공되고, 상기 외부 싱크의 극성은 기판의 극성과 반대이다. 본 발명에 따라 0 또는 양의 값을 갖는, 입력부(30)에 인가된 레벨이 회로 장치에 의해 반전 및 변위된다. 입력 신호가 양의 값을 나타내는 경우 상기 신호는 음의 공급 전압의 값으로 변위되고, 입력 신호가 제로 레벨인 경우 양의 공급 전압의 값으로 변위된다.
도 5는 전체 회로가 기판의 내부에 형성되고, 적어도 2 개의 n형 트랜지스터(42 및 43)가 상기 기판의 도전형과 반대되는 도전형의 외부 싱크 내부에 형성되는 반전 및 레벨 변위 회로 장치의 또 다른 실시예이다. 상기 회로 장치의 입력부(40a)에는 2 개의 n형 트랜지스터(42, 43)가 배치되고, 상기 트랜지스터는 그의 전극 중 각각 하나에 의해 음의 공급 전압에 연결된다. 상기 트랜지스터(43)의 다른 쪽 전극은 신호 입력부에 연결되고, 상기 트랜지스터(42)의 다른 쪽 전극은 신호 출력부에 연결된다. 입력측 n형 트랜지스터(42)의 제어 입력부는 신호 출력부(41)에 연결되고, 출력측 n형 트랜지스터(43)의 제어 입력부는 입력부(40a)에 연결된다. p형 트랜지스터(44)의 한 쪽 전극은 양의 공급 전압에 연결되고, 그의 다른 쪽 전극은 회로 장치의 출력부(41)에 연결된다. 이 때 반전단 및 레벨 변위단의 입력부 앞에는 회로 장치의 음의 공급 전압이 신호 입력부(40)에 전달되는 것을 저지하는 PMOS-트랜지스터(45)가 제공된다. 따라서 상기 PMOS-트랜지스터의 제어 입력부가 제로 레벨에 연결된다.
회로를 포함하는 기판내에는 적어도 음의 공급 전압의 스위칭을 위한 트랜지스터(42 및 43)를 갖춘 외부 싱크가 제공되며, 상기 외부 싱크의 극성은 기판의 극성과 반대이다.
본 발명에 따라 0 또는 양의 값을 갖는, 입력(40)에 인가된 레벨이 회로 장치에 의해 반전 및 변위된다. 입력 신호가 양의 값을 나타내는 경우에는 신호가 음의 공급 전압의 값으로 변위되고, 입력 신호가 제로 레벨을 갖는 경우에는 양의 공급 전압의 값으로 변위된다.

Claims (16)

  1. 제 1 도전형의 반도체 기판(1)내에 통합 형성되고, 양의 및/또는 0의 전압 레벨의 스위칭을 위한 PV-스위칭 트랜지스터(2) 및 음의 및/또는 0의 전압 레벨의 스위칭을 위한 NV-스위칭 트랜지스터(3)로 구성되는 구동 회로(13)뿐만 아니라, 상기 구동 회로(13)의 앞에 접속되고, 동시에 기판 레벨에 연결되는 반도체 기판(1)내에 형성되는 제어 회로를 포함하는 반도체 회로 장치에 있어서,
    상기 구동 회로(13)의 NV-스위칭 트랜지스터(3)가 반도체 기판내에 매립된, 제 1 도전형과 반대되는 제 2 도전형의 외부 싱크(10)의 내부에 형성되고, 상기 외부 싱크(10)는 공급 전압에 연결되는 것을 특징으로 하는 반도체 회로 장치.
  2. 제 1항에 있어서,
    상기 제어 회로가 상기 구동 회로(13)에 연결된 다수의 출력부(16 및 16a)를 갖는 디코더(15)로 형성되는 것을 특징으로 하는 반도체 회로 장치.
  3. 제 2항에 있어서,
    상기 디코더(15)의, 액티브 스위칭된 한 출력부(16a)가 제로 레벨을 제공하고, 상기 디코더(15)의 패시브 스위칭된 나머지 모든 출력부가 각각 양의 전위 레벨을 제공하는 것을 특징으로 하는 반도체 회로 장치.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 구동 회로가 다수의 회로단으로 구성되고, 상기 구동 회로의 제 1 단이 제 1 반전 및 레벨 변위 회로(17)를 포함하는 것을 특징으로 하는 반도체 회로 장치.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 구동 회로의 출력부가 상보성 개별 라인들로 구성된 하나 이상의 활성화 라인 쌍(20 및 20a)으로 형성되는 것을 특징으로 하는 반도체 회로 장치.
  6. 제 5항에 있어서,
    상기 제 1 반전 및 레벨 변위 회로(17)의 후방에 활성화 스위치(18 및 18a)가 접속되고, 상기 활성화 스위치는 각각 드라이버(13)에 인가되는 음의 활성화 전압(19)을 하나 이상의 활성화 라인 쌍(20 및 20a)의 적어도 제 1 개별 라인에 스위칭하고, 마찬가지로 드라이버에 인가되는 양의 활성화 전압(19a)을 하나 이상의 활성화 라인 쌍의 제 2 개별 라인(들)에 스위칭하는 것을 특징으로 하는 반도체 회로 장치.
  7. 제 6항에 있어서,
    상기 양의 활성화 전압(19a)의 전위가 공급 전압의 전위와 같거나 큰 것을 특징으로 하는 반도체 회로 장치.
  8. 제 7항에 있어서,
    상기 제 1 반전 및 레벨 변위 회로(17)의 후방에 제 2 반전 및 레벨 변위 회로(21)가 접속되고, 상기 제 2 반전 및 레벨 변위 회로(21)는 2 개의 불활성화 스위치(22 및 22a)의 제어 단자들에 연결되며, 상기 불활성화 스위치의 전극 단자들의 한 쪽은 기판 레벨에, 그리도 다른 한 쪽은 하나 이상의 활성화 라인 쌍의 2 개의 상보성 개별 라인(20 및 20a)에 연결되는 것을 특징으로 하는 반도체 회로 장치.
  9. 제 8항에 있어서,
    상기 제 1 반전 및 레벨 변위 회로(17)와, 양의 활성화 전압과 음의 활성화 전압(19 및 19a)을 스위칭하는 활성화 스위치(18 및 18a) 사이에 각각 미리 규정된 도전형(NMOS)의 퓨즈 트랜지스터(23 및 23a)가 접속되고, 상기 퓨즈 트랜지스터는 그의 제어 단자에 의해 공급 전압에 연결되며, 그의 전극 단자들의 한 쪽은 상기 제 1 반전 및 레벨 변위 회로에 연결되고, 다른 한 쪽은 상기 활성화 스위치에 연결되는 것을 특징으로 하는 반도체 회로 장치.
  10. 제 9항에 있어서,
    제어 입력부가 상기 제 1 반전 및 레벨 변위 회로(17)의 출력부에 연결되고, 전극 단자들의 한 쪽은 공급 전압에, 그리고 다른 한 쪽은 상기 제 1 반전 및 레벨변위 회로의 입력부에 연결되는 홀딩 트랜지스터(24)가 제공되는 것을 특징으로 하는 반도체 회로 장치.
  11. 제 10항에 있어서,
    상기 홀딩 트랜지스터(24)가 p형 MOS-트랜지스터로 형성되는 것을 특징으로 하는 반도체 회로 장치.
  12. 제 1항 내지 11항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 반전 및 레벨 변위 회로(17 및 21), 퓨즈 트랜지스터(23 및 23a), 활성화 스위치 및 불활성화 스위치(18, 18a, 22, 22a)가 반도체 기판의 외부 싱크(10)의 내부에 매립되는 것을 특징으로 하는 반도체 회로 장치.
  13. 제 12항에 있어서,
    상기 홀딩 트랜지스터(24)가 상기 외부 싱크의 내부에 매립되는 것을 특징으로 하는 반도체 회로 장치.
  14. 기판 레벨에 연결되는 제 1 도전형의 반도체 기판(1)내에 통합 형성된, 서로 반대되는 극성을 갖는 2 개의 트랜지스터(32 및 34), 신호 입력부(30) 및 신호 출력부(31)를 갖춘 반도체 회로에 있어서,
    상기 트랜지스터의 제어 입력부가 상기 신호 입력부(30)에 연결되고, p형 트랜지스터의 한 쪽 전극은 양의 공급 전압에 연결되며, 그의 다른 쪽 전극은 출력부(31)에 연결되고, n형 트랜지스터의 한 쪽 전극은 출력부(31)에 연결되며, 그의 다른 쪽 전극은 음의 전압(35)에 연결되고, 상기 n형 트랜지스터는 반도체 기판내에 매립된, 상기 제 1 도전형에 반대되는 제 2 도전형의 외부 싱크의 내부에 형성되며, 상기 외부 싱크는 공급 전압에 연결되는 것을 특징으로 하는 반도체 회로.
  15. 기판 레벨에 연결되는 제 1 도전형의 반도체 기판(1)내에 통합 형성된 p형 및 n형 트랜지스터, 신호 입력부(30) 및 신호 출력부(31)를 갖춘 반도체 회로에 있어서,
    n형의 제 1 트랜지스터(43)의 제어 입력부가 신호 입력부(40a)에 연결되고, 상기 신호 입력부(40a)에 의해 상기 n형의 제 1 트랜지스터(43)의 한 쪽 전극이 음의 공급 전압(40c)에 연결되고, 다른 쪽 전극이 신호 출력부(41)에 연결되며, 상기 신호 출력부(41)에는 p형 트랜지스터(44)의 한 쪽 전극이 연결되고, 상기 p형 트랜지스터(44)의 다른 쪽 전극은 양의 공급 전압(40b)에 연결되며, 상기 p형 트랜지스터의 제어 입력부가 신호 입력부(40a)에 연결되고, 상기 신호 입력부(40a)에는 n형의 제 2 트랜지스터(42)의 한 쪽 전극이 연결되며, 상기 n형의 제 2 트랜지스터(42)의 다른 쪽 전극은 음의 공급 전압(40c)에 연결되고, 상기 n형의 제 2 트랜지스터(42)의 제어 입력부는 상기 신호 출력부(41)에 연결되며, n형 트랜지스터(42, 43)가 반도체 기판내에 매립된, 제 1 도전형에 반대되는 제 2 도전형의외부 싱크의 내부에 형성되고, 상기 외부 싱크는 공급 전압에 연결되는 것을 특징으로 하는 반도체 회로.
  16. 제 15항에 있어서,
    상기 반도체 회로 장치의 신호 입력부(40a) 앞에 p형 트랜지스터(45)가 접속되고, 상기 p형 트랜지스터(45)의 제어 입력부가 제로 전위에 연결되며, 상기 p형 트랜지스터(45)의 전극 단자의 한 쪽은 신호(40)에, 다른 한 쪽은 신호 입력부(40a)에 연결되는 것을 특징으로 하는 반도체 회로.
KR10-2001-7003127A 1998-09-10 1999-09-07 반도체 회로 KR100415472B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19841445A DE19841445C2 (de) 1998-09-10 1998-09-10 Halbleiter-Schaltungsanordnung
DE19841445.5 1998-09-10

Publications (2)

Publication Number Publication Date
KR20010075037A true KR20010075037A (ko) 2001-08-09
KR100415472B1 KR100415472B1 (ko) 2004-01-31

Family

ID=7880537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7003127A KR100415472B1 (ko) 1998-09-10 1999-09-07 반도체 회로

Country Status (8)

Country Link
US (1) US6480044B2 (ko)
EP (1) EP1114461B1 (ko)
JP (1) JP3556597B2 (ko)
KR (1) KR100415472B1 (ko)
CN (1) CN1150623C (ko)
DE (2) DE19841445C2 (ko)
TW (1) TW492003B (ko)
WO (1) WO2000016399A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19844728C1 (de) 1998-09-29 2000-03-30 Siemens Ag Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen
US6646950B2 (en) * 2001-04-30 2003-11-11 Fujitsu Limited High speed decoder for flash memory
KR100598094B1 (ko) * 2003-04-03 2006-07-07 삼성전자주식회사 데이타 전송 시스템
ES2871148T3 (es) * 2010-02-24 2021-10-28 Univ Macquarie Sistemas y procedimientos de láser raman de diamante de infrarrojo de medio a lejano

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157281A (en) * 1991-07-12 1992-10-20 Texas Instruments Incorporated Level-shifter circuit for integrated circuits
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
EP0559995B1 (en) * 1992-03-11 1998-09-16 STMicroelectronics S.r.l. Decoder circuit capable of transferring positive and negative voltages
JPH07111084A (ja) * 1993-10-13 1995-04-25 Oki Micro Design Miyazaki:Kk 半導体集積回路装置
KR0121131B1 (ko) * 1994-10-13 1997-11-10 문정환 반도체 메모리장치의 구동회로
JPH0945004A (ja) * 1995-07-25 1997-02-14 Ricoh Co Ltd Ｃｄ−ｒドライブ装置
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
US5737267A (en) * 1996-04-10 1998-04-07 Townsend And Townsend And Crew Llp Word line driver circuit
US5900752A (en) * 1997-01-24 1999-05-04 Cypress Semiconductor Corp. Circuit and method for deskewing variable supply signal paths
DE19706537C2 (de) * 1997-02-19 2001-05-10 Siemens Ag Halbleiter-Schaltungsanordnung
DE10002037C1 (de) * 2000-01-19 2001-08-23 Elmos Semiconductor Ag Schaltungsanordnung zum Betreiben einer Last über zwei Transistoren

Also Published As

Publication number Publication date
KR100415472B1 (ko) 2004-01-31
DE59914101D1 (de) 2007-02-08
US6480044B2 (en) 2002-11-12
CN1150623C (zh) 2004-05-19
US20010028090A1 (en) 2001-10-11
WO2000016399A1 (de) 2000-03-23
JP3556597B2 (ja) 2004-08-18
EP1114461B1 (de) 2006-12-27
CN1325547A (zh) 2001-12-05
DE19841445A1 (de) 2000-03-16
JP2002525852A (ja) 2002-08-13
DE19841445C2 (de) 2002-04-25
EP1114461A1 (de) 2001-07-11
TW492003B (en) 2002-06-21

Similar Documents

Publication Publication Date Title
KR940001251B1 (ko) 전압 제어회로
KR100363142B1 (ko) 3상태논리게이트회로를갖는반도체집적회로
KR19980081772A (ko) 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로
KR19980021468A (ko) 반도체 메모리소자
JPH05250888A (ja) レベルシフタ回路
CA2201853A1 (en) High voltage level shifter for switching high voltage in non-volatile memory integrated circuits
US20130148445A1 (en) Local word line driver
KR100327857B1 (ko) 반도체 메모리 장치
JP2002084184A (ja) レベルシフト回路及びそれを用いた半導体装置
RU2137294C1 (ru) Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме
KR100243824B1 (ko) 디스플레이 드라이버
US5786719A (en) Mode setting circuit and mode setting apparatus used to select a particular semiconductor function
KR100415472B1 (ko) 반도체 회로
US4267465A (en) Circuit for recharging the output nodes of field effect transistor circuits
US6201433B1 (en) Semiconductor memory device having constant voltage circuit
US10192621B2 (en) Flash memory
KR960035643A (ko) 반도체 메모리 소자
KR100306325B1 (ko) 인에이블 입력을 가진 rs 플립-플롭
US20030222701A1 (en) Level shifter having plurality of outputs
KR100396094B1 (ko) 디코더 회로
KR100358254B1 (ko) 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법
KR100390080B1 (ko) 3가지 상이한 전위를 갖는 출력 신호를 발생시키기 위한디코더
KR20010092074A (ko) 고전압 워드 라인 드라이버 회로를 구비한 반도체 메모리장치
KR100600087B1 (ko) 레벨 쉬프터와 그를 내장한 쉬프트 레지스터
KR100285877B1 (ko) 승압 전압 유지 및 고속 전달 가능 전압 전달 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20141224

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee