CN1325547A - 半导体电路装置 - Google Patents
半导体电路装置 Download PDFInfo
- Publication number
- CN1325547A CN1325547A CN99813129A CN99813129A CN1325547A CN 1325547 A CN1325547 A CN 1325547A CN 99813129 A CN99813129 A CN 99813129A CN 99813129 A CN99813129 A CN 99813129A CN 1325547 A CN1325547 A CN 1325547A
- Authority
- CN
- China
- Prior art keywords
- transistor
- links
- circuit
- semiconductor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000012190 activator Substances 0.000 claims description 21
- 230000004913 activation Effects 0.000 claims description 15
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 12
- 210000002445 nipple Anatomy 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000012423 maintenance Methods 0.000 claims 1
- 238000011144 upstream manufacturing Methods 0.000 abstract 1
- 230000014509 gene expression Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- UXHQLGLGLZKHTC-CUNXSJBXSA-N 4-[(3s,3ar)-3-cyclopentyl-7-(4-hydroxypiperidine-1-carbonyl)-3,3a,4,5-tetrahydropyrazolo[3,4-f]quinolin-2-yl]-2-chlorobenzonitrile Chemical compound C1CC(O)CCN1C(=O)C1=CC=C(C=2[C@@H]([C@H](C3CCCC3)N(N=2)C=2C=C(Cl)C(C#N)=CC=2)CC2)C2=N1 UXHQLGLGLZKHTC-CUNXSJBXSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明涉及包括驱动器电路(13)的半导体电路,该电路是集成在第一种导电类型的半导体衬底(1)内的,和由接通正值和/或零值电压电平的PV开关晶体管(2),和由接通负值和/或零值电压电平的NV开关晶体管(3)组成的,而且控制电路位于驱动器电路(13)前面和同样构成在半导体衬底(1)内,这个是与衬底电压相连。驱动器电路(13)的NV开关晶体管(3)是构成在外槽(10)内,这个槽是置入在半导体衬底内和具有与第一种导电类型相反的第二种导电类型,和外槽(10)是与供电电压相连的。
Description
本发明涉及一种半导体电路装置，这个装置具有集成在第一种导电类型的半导体衬底上的，由接通正值和/或零值电压电平的PV开关晶体管，和由接通负值和/或零值电压电平的NV开关晶体管构成的驱动器电路，和具有连接在驱动器电路前面的，同样构成在半导体衬底内的控制电路，其中半导体衬底是连接在衬底电平上的。此外本发明涉及具有逆变和电平移位电路的半导体电路。
这种类型的半导体电路装置或者半导体电路特别是可以在电可擦除只读存储器上用作字导线解码器。以前熟悉的字导线解码器可以同时总是只将两个电压接在后面的单元阵列上，这样例如在EEPROM上，解码器在读取时在零与例如+2.5伏之间连接，或者在编程时在零伏和编程电压VPP(例如-12伏)之间连接。在一定条件下可以是值得期望的，用字导线解码器同时在不同的信号导线(字导线)上，对于没有被选定的导线上用或者零电平，对于被选定的互补的导线对上用正电压VH(例如供电电压)和用负电压-VB加负荷。为此一个例子是在具有铁电单元的单元阵列上字导线的控制。
作为本发明的基础的任务是，提供一种半导体电路装置，特别是提供可以同时驱动零电平，正的和负的电压的一种解码器电路。
此任务是由按照权利要求1的半导体电路装置和按照权利要求14的半导体电路解决的。
按照本发明安排了，半导体电路装置的驱动器电路的NV开关晶体管是在置入在半导体衬底内的与第一种导电类型相反的第二种导电类型的外槽内构成的，外槽是与供电电压相连。
当使用传统的CMOS技术时，当接通负电压时，在NMOS晶体管上出现寄生二极管，由于这些二极管出现泄漏电流。因此本发明建议，将串接在控制电路后面的驱动器或者至少电路组或者正是这类的晶体管设置在至少部分区域构成的外面的槽内。这个槽是与衬底导电类型相反的导电类型和连接在供电电压上的。这种半导体电路装置的优点是，置入在外面的槽中的NMOS晶体管的寄生的二极管现在不再可能导电。因此连接在NMOS晶体管槽上准备连接的负电压不再对位于衬底内的其余电路起不好的作用。
在本发明一种特别优异的结构中，控制电路是由具有与驱动器电路耦合的多个输出端的解码器构成的。此外的优点是，解码器的主动连接的输出端提供零电平，所有其他被动连接的输出端此时各自提供正的电位电平。
有益的是串接在解码器后面的驱动器电路是由多个电路级构成的，其中驱动器电路的第一级有第一个逆变和电平移位电路。
按照本发明特别优异的结构，驱动器电路的输出端是由至少一个激活导线对构成的。由互补的单导线组成的激活导线对，于是在两个导线上具有零电平或者在主动状态具有正的或者负的激活电压，将这些通过串接在第一个逆变和电平移位电路后面的激活开关接入在激活导线对上。随后本发明也可以将多个激活导线对同时连接在正的和负的激活电压上。其中可以通过连接在激活开关前面的，确定应接通激活电压的选择电路将互补导线电位的极性进行调换。
有益的是正的激活电压的电位也可以超过供电电压的电位。其后果的优点是，第一个逆变和电平移位电路，和将正的和负的激活电压接入到激活导线对上的激活开关，各自将一个预定义导电性的安全晶体管(NMOS)连接在中间，安全晶体管用其控制接头连接在供电电压上，和用一个电极接头与第一个逆变和电平移位电路，和用另一个电极接头与激活开关的控制接头相连。
在本发明的另一种有益的结构上，将第二个逆变和电平移位电路串接在第一个逆变和电平移位电路的后面，第二个逆变和电平移位电路与第二个去激活开关的控制接头相连，第二个解激活开关将激活导线连接在衬底电平上。在这里也有可能，同时连接多个成对的互补导线。
在本发明的一种优异的结构中可以安排，将保持晶体管，例如通过正导电类型的MOS晶体管，分配给第一个逆变和电平移位电路，该晶体管用其控制输入端与第一个逆变和电平移位电路的输出端，和用其电极接头中的一个与供电电压，和另一个与逆变和电平移位电路的输入端相连。保持晶体管的优点是在输入端支持高电平，和这样可以使用标准-1-从(aus)-2N-NAND(与非)解码器。
按照另一观点本发明涉及一种逆变和电平移位电路，在其中安排了两个具有相反极性的晶体管。这些是集成在第一种导电类型的半导体衬底上的，其中至少负的类型的晶体管是在置入在半导体衬底内与第一半导体衬底的导电类型相反的导电类型的外槽内构成的，和该外槽与供电电压相连。此外电路具有一个信号输入端，这个与具有相反极性的晶体管的控制输入端相连，和具有一个信号输出端，这个与晶体管的各自一个电极接头相连。具有相反极性的晶体管的其余的两个电极接头之一当正的类型时是与正供电电压，和当负的类型时是与负电压相连。
此外，本发明建议一种逆变和电平移位电路，这个是在第一种导电类型的半导体衬底内构成的，具有一个信号输入端，这个与负的类型的第一个晶体管的控制输入端相连，其一个电极与负供电电压，和其另一个电极与电路装置的信号输出端相连。此外正的类型的晶体管一个电极与信号输出端相连，其另一电极与正供电电压和其控制输入端与电路装置的信号输入端相连。此外在信号输入端连接了负的类型的另一晶体管的一个电极，其另一电极与负供电电压，和其控制输入端与信号输出端相连。其中负的类型的晶体管是由置入在半导体衬底内的与半导体衬底类型相反的第二种导电类型的外面的槽内构成的。将这个外面的槽与供电电压相连是合适的。
根据本发明原理，将正的类型的晶体管连接在逆变和电平移位电路的信号输入端的前面，其控制输入端是与零电位相连，和其电极接头之一与输入信号，和另一个与逆变和电平移位电路的信号输入端相连。
本发明适当的扩展结构由从属权利要求中得出。
下面借助于在附图中表示的多个实施例详细叙述本发明。附图表示：
附图1在衬底中构成半导体结构的截面简图；
附图2按照本发明第一个实施例的半导体电路装置的电路简图；
附图3按照本发明第二个实施例的半导体电路装置的电路简图；
附图4按照本发明其他实施结构的半导体电路的电路简图；
附图5按照本发明其他实施结构的半导体电路的电路简图；
附图1表示的通过半导体结构的截面图，表示在p-导电的衬底1上构成的PV和NV开关晶体管2和3，其中PV开关晶体管2有n-导电的，置入于衬底内与供电电压6相连的槽4，和NV开关晶体管3有p-导电的，置入于衬底内与衬底电平7相连的槽5。接通负的开关电压11的NV开关晶体管12是构成在附加的外面的槽10中的，其导电类型是与衬底1相反的。这个外面的槽10是与供电电压6相连。因此避免了在电位11(-VB)和衬底接头(VSS)之间流过电流。
附图2表示按照本发明的字导线解码器的电路简图。将驱动器电路13串接在具有输出端16和16a的标准1-从-2N-NAND)解码器形式的控制电路的后面。在输出端16的后面而在这里的例子中在主动的输出端16a的后面串接了逆变器17，这个附加地将其输入信号电平移位。逆变器17经过激活开关18和18a将连接在导线19和19a上的激活电压连接在构成为互补的激活导线对20和20a上。将激活导线对的中性电路通过具有电平移位的另外的逆变器21保证为零电平，另外的逆变器是串接在第一个逆变器17的后面，和在其后串接了解激活开关22和22a，解激活开关将衬底电平接入到激活导线对20和20a上，如果将解码器15的输出端16a连接成被动(“高”)时。将安全晶体管23和23a连接在第一个逆变器17和激活开关18和18a之间，其控制接头连接在供电电压上，和其电极各自与逆变器和激活开关相连。这些安全晶体管保证在导线19或者19a上接上比供电电压高的电压时，不会对位于前面的电路有反馈作用。为了使NAND解码器15的输出端16和16a避免不必要的负荷，将保持晶体管24(例如PMOS晶体管)串接在第一个逆变器17前面，其控制输入端与逆变器17的输出端，其一个电极与逆变器17的输入端和其另一个电极与供电电压相连。按照本发明将串接在解码器15后面的驱动器13的整个电路置入于在衬底1内构成的外面的槽10内，从而连接在导线19和19a上的负的和正的激活电压的开关过程，由于晶体管工作点移位或正是这些内部的泄漏电流不可能将负面的作用作用到构成在相同衬底上的解码器15上或者作用到其他电路部分上。此外外面的槽10与供电电压相连。在输出端方面互补的激活导线对20和20a可以通过按照本发明的理论用各自正的和负的电压或者用零电平加负荷。
附图3表示一个电路建议，在其中用激活开关(18b和18c)，解激活开关(22b和22c)和安全晶体管(23b和23c)，对第二个激活导线对27和27a，附加于第一个激活导线对(20和20a)地进行驱动。其中将构成在外面的槽26内的整个驱动器电路25与供电电压相连。根据这个构思可以安排多于两个激活导线对。
附图4表示按照本发明的逆变和电平移位电路装置，这具有输入端30，输出端31和具有相反极性的晶体管对，其中正的导电类型的晶体管32用其一个电极与供电电压33，和用其另一个电极与输出端31和用其控制输入端与输入端30相连。负的导电类型的晶体管34与负的供电电压35与电极之一相连，用其控制输入端与输入端40和用其另一个电极与电路装置的输出端31相连。
在半导体衬底内安排了至少包括晶体管34用于连接负的供电电压的外面的槽，其极性类型与衬底相反。按照本发明通过电路装置将连接在输入端30上的具有零或者正值的电平进行逆变和将电平移位。当输入信号为正值情况时，将信号移位为负的供电电压的数值，和在零电平情况时，移位为正的供电电压的数值。
附图5表示逆变和电平移位电路装置的另一种结构，在其中将整个电路构成在衬底内部，和将至少两个负的类型的晶体管42和43构成在外面的导电类型与衬底类型相反的槽内。将两个负的类型的晶体管42和43分配给电路装置的输入端40a，这些晶体管用其各自电极之一与负的供电电压相连。晶体管43的另一个电极是与信号输入端，晶体管42另一电极与信号输入端或者信号输出端相连。输入侧的负的晶体管42的控制输入端此时与信号输出端41，和输出侧的负的晶体管43的控制输入端与输入端40a相连。正的类型的晶体管44用其一个电极与正的供电电压和用其另一个电极与电路装置的输出端41相连。晶体管44的控制输入端此时是与输入端40a相连。在逆变电平移位级输入端的前面此时安排了PMOS晶体管45，这个晶体管防止有可能将电路装置负的供电电压转移到信号输入端40。因此将其控制输入端连接在零电平上。
在包括有电路的衬底内安排了包括至少晶体管42和43为了接通负的供电电压的外面的槽，其极性与衬底的极性相反。按照本发明通过电路装置将连接在输入端40的具有零或者正值的电平进行逆变和将电平进行移位。在输入信号为正值情况下，将信号移位为负的供电电压的数值，和在零电平情况下，移位为正的供电电压的数值。
Claims (16)
1．半导体电路装置具有在第一种导电类型的半导体衬底(1)上的由接通正值和/或零值电压电平的PV开关晶体管(2)和由接通负值和/或零值电压电平的NV开关晶体管(3)集成构成的驱动器电路(13)，和具有串接在驱动器电路(13)前面的，同样在半导体衬底内构成的控制电路，其中半导体衬底是连接在衬底电平上的，
其特征为，
驱动器电路(13)的NV开关晶体管(3)是在置入在半导体衬底内，与第一种导电类型相反的第二种导电类型的外槽(10)内构成的，和外槽(10)是连接在供电电压上的。
2．按照权利要求1的半导体电路装置，
其特征为，
控制电路是由具有多个耦合在驱动器电路(13)的输出端(16和16a)的解码器(15)构成的。
3．按照权利要求2的半导体电路装置，
其特征为，
解码器(15)的主动接通的输出端(16a)提供零电平，解码器的所有其余的，被动接通的输出端各自提供正的电位电平。
4．按照权利要求1至3的半导体电路装置，
其特征为，
驱动器电路是由多个电路级构成的，和驱动器电路的第一级有第一个逆变和电平移位电路(17)。
5．按照权利要求1至4的半导体电路装置，
其特征为，
驱动器电路的输出端是由至少一个激活导线对构成的，这是由互补的单导线(20和20a)组成的。
6．按照权利要求5的半导体电路装置，
其特征为，
将激活开关(18和18a)串接在第一个逆变和电平移位电路(17)的后面，激活开关各自将连接在驱动器(13)上的负激活电压(19)接通在至少一个激活导线对(20和20a)的至少第一个单导线上，和将同样连接在驱动器上的正的激活电压(19a)接通在至少一个激活导线对的第二个单导线上。
7．按照权利要求6的半导体电路装置，
正的激活电压(19)的电位等于或者超过供电电压的电位。
8．按照权利要求7的半导体电路装置，
其特征为，
将第二个逆变和电平移位电路(21)串接在第一个逆变和电平移位电路(17)的后面，第二个逆变和电平移位电路(21)与第二个解激活开关(22和22a)的控制接头相连，解激活开关的电极接头之一与衬底电平相连和另一电极接头与至少一个激活导线对的两个互补的单导线(20和20a)相连。
9．按照权利要求8的半导体电路装置，
其特征为，
各自将预先定义导电性(NMOS)的一个安全晶体管(23和23a)连接在第一个逆变和电平移位电路(17)和激活开关(18和18a)之间，激活开关连接正的和负的激活电压(19和19a)，安全晶体管用其控制接头与供电电压相连，和用其电极接头之一与第一个逆变和电平移位电路相连，和用其另一个与激活开关相连。
10．按照权利要求9的半导体电路装置，
其特征为，
安排了保持晶体管(24)，这个用其控制输入端与第一个逆变和电平移位电路(17)的输出端相连，和用其电极接头之一与供电电压相连和用其另一个与第一个逆变和电平移位电路的输入端相连。
11．按照权利要求10的半导体电路装置，
其特征为，
保持晶体管(24)是由正的导电类型的MOS晶体管构成的。
12．按照权利要求1至11的半导体电路装置，
其特征为，
第一个和第二个逆变和电平移位电路(17和21)，安全晶体管(23和23a)激活开关和解激活开关(18,18a,22,22a)是置入在半导体衬底的外槽(10)内的。
13．按照权利要求12的半导体电路装置，
其特征为，
保持晶体管(24)是置入在外槽内的。
14．半导体电路具有在第一种导电类型半导体衬底内集成构成为相反极性的两个晶体管(32和34)，具有信号输入端(30)和信号输出端(31)，其中半导体衬底与衬底电平相连，
其特征为，
晶体管的控制输入端是与信号输入端(30)相连，其中正的类型的晶体管(32)用其一个电极与正的供电电压(33)相连和用另一电极与输出端(31)相连，和负的类型的晶体管(34)用一个电极与输出端(31)相连和用另一电极与负的电压(35)相连，和将负的类型的晶体管(34)构成为在置入在半导体衬底内与第一种导电类型相反的第二种导电类型的外槽内，和外槽是与供电电压相连的。
15．半导体电路具有在第一种导电类型半导体衬底内集成构成的正的类型的和负的类型的晶体管，具有信号输入端和信号输出端，其中半导体衬底与衬底电平相连，
其特征为，
第一个负的类型的晶体管(43)的控制输入端与信号输入端(40a)，用其一个电极与负的供电电压(40c)相连和用另一端与信号输出端(41)相连，正的类型的晶体管(44)的一个电极接在信号输出端(41)上，其另一电极与正的供电电压(40b)相连和其控制输入端与信号输入端(40a)相连，负的类型的第二个晶体管(42)的一个电极接在此信号输入端(40a)上，其另一电极与负的供电电压(40c)和其控制输入端与信号输出端(41)相连，和将负的类型的晶体管(42和43)构成为在置入在半导体衬底内与第一种导线类型相反的第二种导电类型的外槽内，和外槽与供电电压相连。
16．按照权利要求15的半导体电路，
其特征为，
将正的类型的晶体管(45)连接在半导体电路装置的信号输入端(40a)的前面，其控制输入端与零电位相连和其电极接头之一与信号(40)相连，和另一端与信号输入端(40a)相连。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19841445A DE19841445C2 (de) | 1998-09-10 | 1998-09-10 | Halbleiter-Schaltungsanordnung |
| DE19841445.5 | 1998-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1325547A true CN1325547A (zh) | 2001-12-05 |
| CN1150623C CN1150623C (zh) | 2004-05-19 |
Family
ID=7880537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB998131296A Expired - Fee Related CN1150623C (zh) | 1998-09-10 | 1999-09-07 | 半导体电路装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6480044B2 (zh) |
| EP (1) | EP1114461B1 (zh) |
| JP (1) | JP3556597B2 (zh) |
| KR (1) | KR100415472B1 (zh) |
| CN (1) | CN1150623C (zh) |
| DE (2) | DE19841445C2 (zh) |
| TW (1) | TW492003B (zh) |
| WO (1) | WO2000016399A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19844728C1 (de) | 1998-09-29 | 2000-03-30 | Siemens Ag | Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen |
| US6646950B2 (en) * | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
| KR100598094B1 (ko) * | 2003-04-03 | 2006-07-07 | 삼성전자주식회사 | 데이타 전송 시스템 |
| ES2871148T3 (es) * | 2010-02-24 | 2021-10-28 | Univ Macquarie | Sistemas y procedimientos de láser raman de diamante de infrarrojo de medio a lejano |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157281A (en) * | 1991-07-12 | 1992-10-20 | Texas Instruments Incorporated | Level-shifter circuit for integrated circuits |
| US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
| EP0559995B1 (en) * | 1992-03-11 | 1998-09-16 | STMicroelectronics S.r.l. | Decoder circuit capable of transferring positive and negative voltages |
| JPH07111084A (ja) * | 1993-10-13 | 1995-04-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| KR0121131B1 (ko) * | 1994-10-13 | 1997-11-10 | 문정환 | 반도체 메모리장치의 구동회로 |
| JPH0945004A (ja) * | 1995-07-25 | 1997-02-14 | Ricoh Co Ltd | Ｃｄ−ｒドライブ装置 |
| JPH0945094A (ja) * | 1995-07-31 | 1997-02-14 | Nkk Corp | 不揮発性半導体記憶装置 |
| US5737267A (en) * | 1996-04-10 | 1998-04-07 | Townsend And Townsend And Crew Llp | Word line driver circuit |
| US5900752A (en) * | 1997-01-24 | 1999-05-04 | Cypress Semiconductor Corp. | Circuit and method for deskewing variable supply signal paths |
| DE19706537C2 (de) * | 1997-02-19 | 2001-05-10 | Siemens Ag | Halbleiter-Schaltungsanordnung |
| DE10002037C1 (de) * | 2000-01-19 | 2001-08-23 | Elmos Semiconductor Ag | Schaltungsanordnung zum Betreiben einer Last über zwei Transistoren |
-
1998
- 1998-09-10 DE DE19841445A patent/DE19841445C2/de not_active Expired - Fee Related
-
1999
- 1999-09-07 JP JP2000570834A patent/JP3556597B2/ja not_active Expired - Fee Related
- 1999-09-07 CN CNB998131296A patent/CN1150623C/zh not_active Expired - Fee Related
- 1999-09-07 EP EP99969181A patent/EP1114461B1/de not_active Expired - Lifetime
- 1999-09-07 DE DE59914101T patent/DE59914101D1/de not_active Expired - Lifetime
- 1999-09-07 WO PCT/DE1999/002831 patent/WO2000016399A1/de active IP Right Grant
- 1999-09-07 KR KR10-2001-7003127A patent/KR100415472B1/ko not_active IP Right Cessation
- 1999-09-08 TW TW088115481A patent/TW492003B/zh not_active IP Right Cessation
-
2001
- 2001-03-12 US US09/804,322 patent/US6480044B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100415472B1 (ko) | 2004-01-31 |
| DE59914101D1 (de) | 2007-02-08 |
| US6480044B2 (en) | 2002-11-12 |
| CN1150623C (zh) | 2004-05-19 |
| US20010028090A1 (en) | 2001-10-11 |
| WO2000016399A1 (de) | 2000-03-23 |
| KR20010075037A (ko) | 2001-08-09 |
| JP3556597B2 (ja) | 2004-08-18 |
| EP1114461B1 (de) | 2006-12-27 |
| DE19841445A1 (de) | 2000-03-16 |
| JP2002525852A (ja) | 2002-08-13 |
| DE19841445C2 (de) | 2002-04-25 |
| EP1114461A1 (de) | 2001-07-11 |
| TW492003B (en) | 2002-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101868919B (zh) | 缓冲器和显示装置 | |
| CN101779523B (zh) | 自供电led旁路开关配置 | |
| US6744305B2 (en) | Power supply circuit having value of output voltage adjusted | |
| KR100358868B1 (ko) | 출력 버퍼 제어 회로 | |
| EP1860775A1 (en) | Driving configuration of a switch | |
| CN110706635B (zh) | 电平移位电路与显示面板 | |
| JP3022815B2 (ja) | 中間電位生成回路 | |
| KR20190114810A (ko) | 전원 공급 회로 | |
| CN1325547A (zh) | 半导体电路装置 | |
| RU2137294C1 (ru) | Моп-устройство включения высоких напряжений на полупроводниковой интегральной схеме | |
| KR20050021280A (ko) | 트랜지스터 회로 및 승압 회로 | |
| CN107168433A (zh) | 输出电路 | |
| US7288964B2 (en) | Voltage selective circuit of power source | |
| KR19980024952A (ko) | 디스플레이 드라이버 | |
| CN112994679A (zh) | 驱动电路及控制芯片 | |
| US6400192B2 (en) | Electronic circuit provided with a digital driver for driving a capacitive load | |
| CN101483426B (zh) | 输出驱动电路 | |
| JP4641660B2 (ja) | レベルシフト回路 | |
| KR20000006163A (ko) | 고속으로고전압이발생되는부스팅회로 | |
| CN114184924A (zh) | 集成电路和半导体装置 | |
| CN1143433C (zh) | 电平转换电路 | |
| US11283441B2 (en) | Device for charging and discharging a capacitor | |
| US20220069811A1 (en) | Level shifting device and method | |
| KR0167686B1 (ko) | 반도체 메모리의 고전압 펌프회로 | |
| CN1177427A (zh) | 在半导体芯片上转换较高电压的电路装置和控制该装置的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| C10 | Entry into substantive examination | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER NAME: INFENNIAN TECHNOLOGIES AG |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20130703 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160113 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040519 Termination date: 20160907 |