CN101483426B - 输出驱动电路 - Google Patents

Abstract

本发明提供一种输出驱动电路，于输出节点提供输出信号，且包括反相器以及输出驱动器。反相器的第一P型晶体管及第一N型晶体管串接于第一高电压源与低电压源之间，且分别由第一电压信号与第二电压信号控制，其中，第一P型晶体管的栅极氧化层厚度大于后于第一N型晶体管的栅极氧化层厚度。反相器产生第一驱动信号。输出驱动器的第二P型晶体管及第二N型晶体管耦接于第一高电压源与低电压源之间，串接于输出节点。第二P型晶体管及第二N型晶体管分别由第一驱动信号与第二驱动信号控制，其中，第一驱动信号的下降时间大于第二驱动信号的下降时间。本发明可节省输出驱动电路的面积。

Description

输出驱动电路

技术领域

本发明有关于一种输出驱动电路，特别是有关于一种输出驱动电路，其改善了当电源接通时短时间产生高电流的问题。

背景技术

图1表示已知输出驱动电路。参阅图1，已知输出驱动电路1包括分向器10、电平移位器11、反相器12以及输出驱动器13。分向器10接收输入信号IN，并根据输入信号IN产生驱动信号DS10及DS11。电平移位器11接收驱动信号DS10，并改变驱动信号DS10的电平以产生电压信号VS10。电压信号VS10用来控制反相器12内的P型晶体管120及N型晶体管121。如图1所示，P型晶体管120的栅极与N型晶体管121的栅极皆接收电压信号VS10。反相器12则输出驱动信号DS12至输出驱动器13的P型晶体管130。因此，在输出驱动器13内，P型晶体管130是受驱动信号DS12控制，而N型晶体管131是受驱动信号DS11控制。P型晶体管130与N型晶体管131彼此连接的节点作为输出驱动电路1的输出节点Nout，以连接输出接脚。参阅图1，电平移位器11、反相器12以及输出驱动器13皆是耦接高电压源VH。

由于驱动信号DS11与DS12为同相信号，当P型晶体管130与N型晶体管131切换导通-关闭状态时，在一短时间内会同时导通，导致一高电流流经输出节点Nout。因此，长时间下来，会导致输出接脚的接合及输出铜线的损坏，甚至于会导致输出驱动电路1损坏。此外，由于电平移位器11及反相器12是耦接高电压源VH，因此P型晶体管120及N型晶体管121需以厚的栅极氧化层来形成，却增加了输出驱动电路的面积。

发明内容

本发明提供一种输出驱动电路，其接收输入信号且于输出节点提供输出信号。输出驱动电路包括反相器以及输出驱动器。反相器包括第一P型晶体管及第一N型晶体管。第一P型晶体管具有接收第一电压信号的控制端、耦接第一高电压源的第一端、以及耦接第一节点的第二端。第一N型晶体管具有接收第二电压信号的控制端、耦接第一节点的第一端、以及耦接低电压源的第二端，其中，第一节点具有第一驱动信号。输出驱动器包括第二P型晶体管及第二N型晶体管。第二P型晶体管具有接收第一驱动信号的控制端、耦接第一高电压源的第一端、以及耦接输出节点的第二端。第二N型晶体管具有接收第二驱动信号的控制端、耦接输出节点的第一端、以及耦接低电压源的第二端。第一驱动信号的下降时间大于第二驱动信号的下降时间。

本发明所述的输出驱动电路，还包括：一分向器，用以接收该输入信号，并根据该输入信号产生该第二驱动信号及一第三驱动信号；一电平移位器，耦接于该第一高电压源与该低电压源之间，具有接收该第三驱动信号的输入端、以及输出该第一电压信号的输出端；以及一第三N型晶体管，具有耦接一第二高电压源的控制端、耦接该电平移位器的输入端的第一端、以及产生该第二电压信号的第二端，其中，该第一高电压源的电压值大于该第二高电压源的电压值。

本发明所述的输出驱动电路，该第二驱动信号与该第三驱动信号互为反相。

本发明所述的输出驱动电路，还包括二个反相器，连接于该电平移位器的输入端与该第三N型晶体管的第一端之间。

本发明所述的输出驱动电路，该第一高电压源的电压值为110伏特。

本发明所述的输出驱动电路，该第二高电压源的电压值为5伏特。

本发明所述的输出驱动电路，该第一驱动信号与该第二驱动信号具有相同相位。

本发明所述的输出驱动电路，该第一电压信号与该第二电压信号具有相同相位。

本发明所述的输出驱动电路，该第一高电压源的电压值为110伏特。

本发明所述的输出驱动电路，该第一电压信号的高电平的电压值大于该第二电压信号的高电平的电压值。

本发明所述的输出驱动电路，该第一N型晶体管的栅极氧化层的厚度小于该第一P型晶体管的栅极氧化层的厚度。

本发明更提供一种输出驱动电路，其接收输入信号且于输出节点提供输出信号。输出驱动电路包括分向器、电平移位器、第一N型晶体管、第二N型晶体管及第三N型晶体管、以及第一P型晶体管及第二P型晶体管。分向器接收输入信号，并根据输入信号产生第一驱动信号及第二驱动信号，其中，该第一驱动信号与该第二驱动信号互为反相。电平移位器耦接于第一高电压源与低电压源之间，且具有接收第一驱动信号的输入端、以及输出第一电压信号的输出端。第一N型晶体管具有接收第二高电压源的控制端、耦接电平移位器的输入端的第一端、以及产生第二电压信号的第二端，其中，第一高电压源的电压值大于第二高电压源的电压值，该第一电压信号与该第二电压信号具有相同相位，且该第一电压信号的高电平的电压值大于该第二电压信号的高电平的电压值。

第一P型晶体管具有接收第一电压信号的控制端、耦接第一高电压源的第一端、以及耦接第一节点的第二端。第二N型晶体管具有接收第二电压信号的控制端、耦接第一节点的第一端、以及耦接低电压源的第二端，其中，第一节点具有第三驱动信号，该第二驱动信号与该第三驱动信号具有相同相位，且该第三驱动信号的下降时间大于该第二驱动信号的下降时间。

第二P型晶体管具有接收第三驱动信号的控制端、耦接第一高电压源的第一端、以及耦接输出节点的第二端。第三N型晶体管具有接收第二驱动信号的控制端、耦接输出节点的第一端、以及耦接低电压源的第二端。

本发明所述的输出驱动电路，还包括二个反相器，串联于该电平移位器的输入端与该第一N型晶体管的第一端之间。

本发明所述的输出驱动电路，该第一高电压源的电压值为110伏特。

本发明所述的输出驱动电路，该第二高电压源的电压值为5伏特。

本发明所述的输出驱动电路，该第二N型晶体管的栅极氧化层的厚度小于该第一P型晶体管的栅极氧化层的厚度。

本发明可节省输出驱动电路的面积。

附图说明

图1表示已知输出驱动电路；

图2表示根据本发明实施例的输出驱动电路。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图2表示根据本发明实施例的输出驱动电路。参阅图2，输出驱动电路2包括分向器20、电平移位器21、反相器22、输出驱动器23及电压控制器24。输出驱动电路2接收输入信号IN，且于输出节点Nout提供输出信号OUT。分向器20接收输入信号IN，并根据输入信号IN产生互为反相的驱动信号DS20及驱动信号DS21。

电平移位器21耦接于高电压源VH与低电压源VSS之间，具有接收驱动信号DS20的输入端Tin以及输出端Tout。电平移位器21包括P型晶体管210及211、N型晶体管212及213、以及反相器214。驱动信号DS20提供至N型晶体管212的控制端(栅极)，且驱动信号DS20的反相信号提供至N型晶体管213的控制端(栅极)。透过P型晶体管210及211与N型晶体管212及213所组成的电路，当驱动信号DS20处于低电平时，电平移位器21根据低电压源VSS的电压透过输出端Tout产生低电平的电压信号VS20；当驱动信号DS20处于高电平时，电平移位器21根据高电压源VH的电压透过输出端Tout产生高电平的电压信号VS20，且电压信号VS20的高电平的电压值高于驱动信号DS20的高电平的电压值。根据上述，电压信号VS20与驱动信号DS20同相。

电压控制器24包括N型晶体管240及反相器241。N型晶体管240的控制端耦接高电压源VCC，其第一端耦接电平移位器21的输入端Tin，且其第二端产生电压信号VS21。参阅图2，N型晶体管的第一端透过反相器214与反相器241来耦接输入端Tin。因此，N型晶体管240的第一端接收的信号与驱动信号DS20同相。在此实施例中，N型晶体管240的控制端为栅极，而根据电流方向，N型晶体管240的第一端与第二端分别是漏极与源极或者分别是源极与漏极。高电压源VH的电压值大于高电压源VCC的电压值。由于高电压源VCC持续提供高电压给N型晶体管240的控制端(栅极)，因此N型晶体管240持续导通。电压信号VS21的电压电平则依据N型晶体管240的第一端的信号改变。因此可得知，电压信号VS20及VS21同相。

反相器22包括P型晶体管220及N型晶体管221。P型晶体管220控制端(栅极)接收电压信号VS20，其第一端(源极)耦接高电压源VH，且其第二端(漏极)耦接节点N20。N型晶体管221的控制端(栅极)接收电压信号VS21，其第一端(漏极)耦接节点N20，且其第二端(源极)耦接低电压源VSS。P型晶体管220及N型晶体管221分别根据电压信号VS20及VS21驱动而在节点N20产生驱动信号DS22。

在本发明的实施例中，高电压源VH的电压值大于高电压源VCC的电压值。假设高电压源VH提供110伏特电压，且高电压源VCC提供5伏特电压。在反相器22中，电压信号VS20的高电平的电压值约等于110伏特。另外，由于N型晶体管240的控制端(栅极)耦接小于高电压源VH(110V)的高电压源VCC(5V)，当电压信号VS21处于高电平时，其电压值(5V-0.7V)小于电压信号VS20的高电平的电压值。因此，P型晶体管220需具有较厚的栅极氧化层，而N型晶体管221可以薄的栅极氧化层来形成。换句话说，N型晶体管221的栅极氧化层的厚度小于P型晶体管220的栅极氧化层的厚度。

输出驱动器23包括P型晶体管230及N型晶体管231。P型晶体管230的控制端(栅极)接收驱动信号DS22，其第一端(源极)耦接高电压源VH，且其第二端(漏极)耦接输出节点Nout。N型晶体管231的控制端(栅极)接收驱动信号DS21，其第一端(漏极)耦接输出节点Nout，且其第二端(源极)耦接低电压源VSS。根据前述，驱动信号DS20传送至电平移位器21，再透过反相器22，使得驱动信号DS22与驱动信号DS20互为反相。因此，驱动信号DS22与驱动信号DS21同相。

由于电压信号VS21的高电平电压值较小，因此当N型晶体管221导通时，其栅-源极电压(Vgs)较小。根据公式I＝Kn(Vgs-Vth)²可得知，流经N型晶体管221的电流较小，使得驱动信号DS22由高电平转为低电平的时间较长。换句话说，驱动信号DS22的下降时间长于驱动信号DS21的下降时间。因此，当P型晶体管230根据驱动信号DS22而由关闭变为导通时，不会瞬间产生流经P型晶体管230的大电流。

根据本发明实施例，当P型晶体管230与N型晶体管231切换导通-关闭状态时，驱动信号DS22的下降时间长于驱动信号DS21的下降时间。因此P型晶体管230与N型晶体管231不会在一短时间内同时导通，避免了高电流流经输出节点Nout。此外，由于电压信号VS21的高电平的电压值相对小于高电压源VH的电压值，因此，N型晶体管221可以薄的栅极氧化层来形成，进而可节省输出驱动电路2的面积。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

1：输出驱动电路

10：分向器

11：电平移位器

12：反相器

13：输出驱动器

120：P型晶体管

121：N型晶体管

130：P型晶体管

131：N型晶体管

VH：高电压源

2：输出驱动电路

20：分向器

21：电平移位器

22：反相器

23：输出驱动器

24：电压控制器

210、211：P型晶体管

212、213：N型晶体管

214：反相器

220：P型晶体管

221：N型晶体管

230：P型晶体管

231：N型晶体管

240：N型晶体管

241：反相器

N20：节点

Nout：输出节点

Tin：输入端

Tout：输出端

VCC、VH：高电压源

VSS：低电压源。

Claims (5)

1.一种输出驱动电路，其特征在于，接收一输入信号，且于一输出节点提供一输出信号，包括：

一分向器，用以接收该输入信号，并根据该输入信号产生一第一驱动信号及一第二驱动信号，其中，该第一驱动信号与该第二驱动信号互为反相；

一电平移位器，耦接于一第一高电压源与一低电压源之间，具有接收该第一驱动信号的输入端、以及输出一第一电压信号的输出端；

一第一N型晶体管，具有接收一第二高电压源的控制端、耦接该电平移位器的输入端的第一端、以及产生一第二电压信号的第二端，其中，该第一高电压源的电压值大于该第二高电压源的电压值，该第一电压信号与该第二电压信号具有相同相位，且该第一电压信号的高电平的电压值大于该第二电压信号的高电平的电压值；

一第一P型晶体管，具有接收该第一电压信号的控制端、耦接该第一高电压源的第一端、以及耦接一第一节点的第二端；

一第二N型晶体管，具有接收该第二电压信号的控制端、耦接该第一节点的第一端、以及耦接该低电压源的第二端，其中，该第一节点具有一第三驱动信号，该第二驱动信号与该第三驱动信号具有相同相位，且该第三驱动信号的下降时间大于该第二驱动信号的下降时间；

一第二P型晶体管，具有接收该第三驱动信号的控制端、耦接该第一高电压源的第一端、以及耦接该输出节点的第二端；以及

一第三N型晶体管，具有接收该第二驱动信号的控制端、耦接该输出节点的第一端、以及耦接该低电压源的第二端。

2.根据权利要求1所述的输出驱动电路，其特征在于，还包括二个反相器，串联于该电平移位器的输入端与该第一N型晶体管的第一端之间。

3.根据权利要求1所述的输出驱动电路，其特征在于，该第一高电压源的电压值为110伏特。

4.根据权利要求1所述的输出驱动电路，其特征在于，该第二高电压源的电压值为5伏特。

5.根据权利要求1所述的输出驱动电路，其特征在于，该第二N型晶体管的栅极氧化层的厚度小于该第一P型晶体管的栅极氧化层的厚度。

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