KR20190114810A - 전원 공급 회로 - Google Patents

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KR20190114810A
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고타로 와타나베
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에이블릭 가부시키가이샤
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Abstract

전원 공급 회로는, 시리즈 레귤레이터형 강압 전원 회로와, 차지 펌프형 승압 전원 회로와, 입력 단자의 전압과 출력 단자의 전압이 입력되고 입력 단자의 전압과 출력 단자의 전압 중 높은 쪽의 전압을 출력하는 전압 선택 회로를 갖고, 출력 단자와 접지 단자 사이에 접속하는 제 1 저항과 제 2 저항의 접속점을 차동 증폭 회로의 입력에 접속하고, 차동 증폭 회로의 출력을 제 1 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 전압 선택 회로의 출력을 제 2 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 상기 전압 선택 회로의 출력을 상기 출력 트랜지스터의 기판 전극 단자에 접속하였다.

Description

전원 공급 회로{POWER SUPPLY CIRCUIT}
본 발명은, 복수의 전원 회로를 전환하여 부하에 전원 공급하는 전원 공급 회로에 관한 것이다.
종래의 전원 공급 회로에 대해서는, 특허문헌 1 에 나타내는 바와 같은 구성이 알려져 있다. 도 9 는, 특허문헌 1 에 나타나 있는 전원 공급 회로를 도시한 것이다.
특허문헌 1 에 나타나 있는 전원 공급 회로 (110) 는, 전원 회로 (120), 전원 회로 (140), 스위치 (111), 스위치 (112), 동작 모드 검출 수단 (160) 으로 구성되고, 전지 (101) 와 부하 (102) 사이에 직렬로 접속되어 있다.
부하에 흐르는 전류를 동작 모드 검출 수단 (160) 으로 검출하고, 부하 전류가 클 때에는 전원 회로 (120) 를 유효하게 하기 위해 스위치 (111), 스위치 (112) 를 온한다. 이로써, 전원 회로 (120) 와 전원 회로 (140) 의 양방으로부터 전원이 공급된다. 부하 전류가 작을 때에는, 전원 회로 (120) 를 무효, 전원 회로 (140) 를 유효로 하기 위해 스위치 (111), 스위치 (112) 를 오프한다. 이로써, 전원 회로 (140) 만으로부터 전원이 공급된다.
상기 동작에 의해, 부하에 따라 최적의 전원 회로를 선택할 수 있기 때문에, 효율이 양호해 진다.
전원 회로 (120) 는 스위칭 레귤레이터로 구성되어 있고, 전원 회로 (140) 는 시리즈 레귤레이터로 구성된다. 전원 회로 (140) 의 출력부에는 전원 회로 (120) 의 출력으로부터 전류가 역류하는 것을 방지하는 역류 방지용의 다이오드 (141) 가 부가되어 있다.
일본 공개특허공보 2002-112457호
종래의 전원 공급 회로는, 전원 회로를 전환하기 위한 스위치나 역류 방지 다이오드가 전지와 부하 사이에 직렬로 삽입되어 있고, 각 전원 회로에서 생성된 전압이 스위치의 온 저항 또는 다이오드의 순방향 강하 전압에 의해 전압 강하된 전압이 부하에 공급되어 있었다.
본 발명의 전원 공급 회로는, 입력 단자와, 출력 단자와, 접지 단자와, 입력이 입력 단자에 접속되고 출력이 출력 단자에 접속되고, P 채널형 MOSFET 의 출력 트랜지스터와, 차동 증폭 회로와, 제 1 저항과, 제 2 저항과, 제 1 스위치와 제 2 스위치를 갖는 시리즈 레귤레이터형 강압 전원 회로와, 입력이 입력 단자에 접속되고 출력이 출력 단자에 접속된 차지 펌프형 승압 전원 회로와, 입력 단자의 전압과 출력 단자의 전압을 입력하고, 입력 단자의 전압과 출력 단자의 전압 중 높은 쪽의 전압을 출력하는 전압 선택 회로를 갖고, 출력 단자와 접지 단자 사이에 제 1 저항과 제 2 저항을 직렬로 접속하고, 제 1 저항과 제 2 저항의 접속점을 차동 증폭 회로의 입력에 접속하고, 차동 증폭 회로의 출력을 제 1 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 전압 선택 회로의 출력을 제 2 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 전압 선택 회로의 출력을 출력 트랜지스터의 기판 전극 단자에 접속하였다.
본 발명의 다른 전원 공급 회로는, 입력 단자와, 출력 단자와, 접지 단자와, 입력이 입력 단자에 접속되고 출력이 출력 단자에 접속되고, N 채널형 MOSFET 의 출력 트랜지스터와, 차동 증폭 회로와, 제 1 저항과, 제 2 저항과, 제 1 스위치와 제 2 스위치를 갖는 시리즈 레귤레이터형 강압 전원 회로와, 입력이 입력 단자에 접속되고 출력이 출력 단자에 접속된 차지 펌프형 승압 전원 회로를 갖고, 출력 단자와 접지 단자 사이에 제 1 저항과 제 2 저항을 직렬로 접속하고, 제 1 저항과 제 2 저항의 접속점을 차동 증폭 회로의 입력에 접속하고, 차동 증폭 회로의 출력을 제 1 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 접지 단자를 제 2 스위치를 통하여 출력 트랜지스터의 게이트 단자에 접속하고, 접지 단자를 출력 트랜지스터의 기판 전극 단자에 접속하였다.
본 발명에 의해, 전압을 전환하기 위해 전지와 부하 사이에 직렬로 접속되는 스위치나 다이오드가 없고, 스위치나 다이오드에 의한 전압 강하가 없는 전원 공급 회로를 실현할 수 있다.
도 1 은, 제 1 실시형태의 전원 공급 회로를 나타내는 도면이다.
도 2 는, 제 1 실시형태의 제 1 전원 회로를 나타내는 도면이다.
도 3 은, 제 1 실시형태의 제 2 전원 회로를 나타내는 도면이다.
도 4 는, 제 1 실시형태의 전압 선택 회로를 나타내는 도면이다.
도 5 는, 제 2 실시형태의 전원 공급 회로를 나타내는 도면이다.
도 6 은, 제 2 실시형태의 전압 선택 회로를 나타내는 도면이다.
도 7 은, 제 3 실시형태의 전원 공급 회로를 나타내는 도면이다.
도 8 은, 제 3 실시형태의 제 3 전원 회로를 나타내는 도면이다.
도 9 는, 종래의 전원 공급 회로를 나타내는 도면이다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태의 전원 공급 회로 (10) 를 나타내는 도면이다. 전원 공급 회로 (10) 는, 제 1 전원 회로 (20), 제 2 전원 회로 (40a), 모드 선택 회로 (60), 전압 선택 회로 (80a), 입력 단자 (IN), 출력 단자 (OUT) 로 구성된다. 전원 공급 회로 (10) 는, 전지 (1) 와 부하 (2) 사이에 직렬로 접속되고, 전지 (1) 가 단자 (Vo) 로부터 입력 단자 (IN) 에 전압 (Vin) 을 공급하고, 부하 (2) 가 출력 단자 (OUT) 로부터 단자 (Lin) 에 전원 공급을 받는다. 입력 단자 (IN) 는, 노드 (N11) 를 통하여, 제 1 전원 회로 (20) 의 단자 (Q1in) 와, 제 2 전원 회로 (40a) 의 단자 (Q2in) 와, 전압 선택 회로 (80a) 의 단자 (Vs1in) 에 접속된다. 모드 선택 회로 (60) 는, 단자 (S1o) 가 제 1 전원 회로 (20) 의 단자 (S1in) 에 접속되고, 단자 (S2o) 가 제 2 전원 회로 (40a) 의 단자 (S2in) 에 접속된다. 전압 선택 회로 (80a) 는, 단자 (Vso) 가 제 2 전원 회로 (40a) 의 단자 (Vsin) 에 접속된다. 제 1 전원 회로 (20) 는, 단자 (Q1) 가 노드 (N12) 를 통하여, 전압 선택 회로 (80a) 의 단자 (Vs2in) 와, 제 2 전원 회로 (40a) 의 단자 (Q2) 와, 출력 단자 (OUT) 에 접속된다.
도 2 는, 제 1 실시형태의 제 1 전원 회로 (20) 를 나타내는 도면이다. 제 1 전원 회로 (20) 는, 스위치 소자로서 PMOS 트랜지스터 (P1, P2, P3), NMOS 트랜지스터 (N1) 와, 저항 (R1, R2) 과, 용량 (C1, C2) 과, 기준 전압 회로 (V1) 와, 차동 증폭 회로 (21) 와, 제어 회로 (22) 와, 단자 (Q1in, Q1, S1in) 로 구성된다.
단자 (Q1in) 는, PMOS 트랜지스터 (P2) 의 소스 단자와 PMOS 트랜지스터 (P3) 의 소스 단자에 접속된다. PMOS 트랜지스터 (P2) 는, 게이트 단자가 제어 회로 (22) 의 신호 (Φ1) 에 접속되고, 드레인 단자가 용량 (C1) 의 일방의 단자와 PMOS 트랜지스터 (P1) 의 소스 단자에 접속된다. PMOS 트랜지스터 (P1) 는, 게이트 단자가 제어 회로 (22) 의 신호 (Φ2) 에 접속되고, 드레인 단자가 용량 (C2) 의 일방의 단자와 저항 (R1) 의 일방의 단자와 단자 (Q1) 에 접속된다. PMOS 트랜지스터 (P3) 는, 게이트 단자가 제어 회로 (22) 의 신호 (Φ2) 에 접속되고, 드레인 단자가 용량 (C1) 의 타방의 단자와 NMOS 트랜지스터 (N1) 의 드레인 단자에 접속된다. NMOS 트랜지스터 (N1) 는, 게이트 단자가 제어 회로 (22) 의 신호 (Φ1) 에 접속되고, 소스 단자가 용량 (C2) 의 타방의 단자와 접지 단자 (GND) 에 접속된다. 저항 (R1) 은, 타방의 단자가 차동 증폭 회로 (21) 의 일방의 입력과 저항 (R2) 의 일방의 단자에 접속된다. 저항 (R2) 은, 타방의 단자가 접지 단자에 접속된다. 차동 증폭 회로 (21) 는, 타방의 입력이 기준 전압 회로 (V1) 에 접속되고, 출력이 제어 회로 (22) 에 접속된다. 제어 회로 (22) 는, 단자 (S1in) 로부터 신호를 받아, 신호 (Φ1) 가 트랜지스터 (P2, N1) 에, 신호 (Φ2) 가 트랜지스터 (P1, P2) 에 출력된다.
도 3 은 제 1 실시형태의 제 2 전원 회로 (40a) 를 나타내는 도면이다. 제 2 전원 회로 (40a) 는, 스위치 (SW1, SW2) 와, 출력 트랜지스터로서 PMOS 트랜지스터 (P4) 와, 저항 (R3, R4) 과, 기준 전압 회로 (V2) 와, 차동 증폭 회로 (41) 와, 인버터 (42) 와, 단자 (S2in, Q2in, Vsin, Q2) 로 구성된다.
단자 (Q2in) 는, PMOS 트랜지스터 (P4) 의 소스 단자에 접속된다. 단자 (Vsin) 는, PMOS 트랜지스터 (P4) 의 기판 전극 단자 (SE) 와 스위치 (SW2) 의 타방의 단자에 접속된다. 단자 (S2in) 는 인버터 (42) 의 입력과 스위치 (SW1) 의 제어 단자에 접속된다. 인버터 (42) 는, 출력이 스위치 (SW2) 의 제어 단자에 접속된다. PMOS 트랜지스터 (P4) 는, 드레인 단자가 단자 (Q2) 와 저항 (R3) 의 일방의 단자에 접속되고, 게이트 단자 (GT) 가 스위치 (SW1) 의 일방의 단자와 스위치 (SW2) 의 일방의 단자에 접속된다. 저항 (R3) 은, 타방의 단자가 차동 증폭 회로 (41) 의 일방의 입력 (OPin) 과 저항 (R4) 의 일방의 단자에 접속점 (N34) 에 있어서 접속된다. 저항 (R4) 은, 타방의 단자가 접지 단자 (GND) 에 접속된다. 차동 증폭 회로 (41) 는, 타방의 입력이 기준 전압 회로 (V2) 에 접속되고, 출력 (OPout) 이 스위치 (SW1) 의 타방의 단자에 접속된다.
도 4 는 제 1 실시형태의 전압 선택 회로 (80a) 를 나타내는 도면이다. 전압 선택 회로 (80a) 는, PMOS 트랜지스터 (P5, P6) 와, 차동 증폭 회로 (81) 와, 인버터 (82) 와, 단자 (Vs1in, Vs2in, Vso) 로 구성된다.
단자 (Vs1in) 는, 차동 증폭 회로 (81) 의 일방의 입력과 PMOS 트랜지스터 (P6) 의 소스 단자에 접속된다. 단자 (Vs2in) 는, 차동 증폭 회로 (81) 의 타방의 입력과 PMOS 트랜지스터 (P5) 의 소스 단자에 접속된다. PMOS 트랜지스터 (P5) 는, 드레인 단자가 PMOS 트랜지스터 (P6) 의 드레인 단자와 단자 (Vso) 와 차동 증폭 회로 (81) 의 전원 단자와 인버터 (82) 의 전원 단자에 접속된다. 차동 증폭 회로 (81) 는, 출력이 PMOS 트랜지스터 (P5) 의 게이트 단자와 인버터 (82) 의 입력에 접속된다. 인버터 (82) 는, 출력이 PMOS 트랜지스터 (P6) 의 게이트 단자에 접속된다.
상기와 같이 구성된 제 1 실시형태의 전원 공급 회로 (10) 의 동작에 대해 설명한다.
제 1 실시형태의 전원 공급 회로 (10) 는, 제 1 전원 회로 (20) 가 차지 펌프형의 2 배 승압 회로이고, 제 2 전원 회로 (40a) 가 시리즈 레귤레이터이다. 모드 선택 회로 (60) 는, 제 1 전원 회로 (20) 를 선택하는 신호 (S1) 를 단자 (S1o) 로부터 출력하고, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 를 단자 (S2o) 로부터 출력한다. 제 1 전원 회로 (20) 는, 단자 (S1in) 에 신호 (S1) 를 받으면, 단자 (Q1in) 로부터 입력된 전압 (Vin) 을 2 배 승압하고, 승압한 전압 (Vu) 을 단자 (Q1) 로부터 출력한다. 제 2 전원 회로 (40a) 는, 단자 (S2in) 에 신호 (S2) 를 받으면, 단자 (Q2in) 로부터 입력된 전압 (Vin) 을 강압하고, 강압한 전압 (Vd) 을 단자 (Q2) 로부터 출력한다. 제 1 전원 회로 (20) 가 출력하는 전압 (Vu) 과 제 2 전원 회로 (40a) 가 출력하는 전압 (Vd) 은, Vu ＞ Vd 의 관계가 있다. 전압 선택 회로 (80a) 는, 단자 (Vs1in) 와 단자 (Vs2in) 에 입력된 전압을 차동 증폭 회로 (81) 에서 비교하여, 어느 큰 쪽의 전압이 입력된 단자에 접속된 측의 PMOS 트랜지스터를 도통시켜, 큰 쪽의 전압을 단자 (Vso) 로부터 출력한다.
[제 1 전원 회로 선택시의 동작]
제 1 전원 회로 선택시에는, 모드 선택 회로 (60) 가 제 1 전원 회로 (20) 를 선택하는 신호 (S1) 를 출력하고, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 의 출력을 정지시킨다. 제 1 전원 회로 (20) 는, 제 1 전원 회로를 선택하는 신호 (S1) 의 입력에 의해 제어 회로 (22) 가 동작을 개시하여, 설정된 출력 전압이 되도록 PMOS 트랜지스터 (P1, P2, P3), NMOS 트랜지스터 (N1) 를 제어하여, 저항 (R1, R2) 과 기준 전압 회로 (V1) 의 전압에서 설정되는 출력 전압 (Vu) 을 제 1 전원 회로 (20) 의 단자 (Q1) 에 생성한다. 전압 선택 회로 (80a) 는, 단자 (Vs2in) 에 입력된 제 1 전원 회로 (20) 의 출력 전압 (Vu) 과 단자 (Vs1in) 에 입력된 전지 (1) 의 전압 (Vin) 을 비교하여, 큰 쪽의 전압 (Vu) 을 전압 선택 회로 (80a) 의 단자 (Vso) 로부터 출력한다.
한편, 도 3 에 나타내는 제 2 전원 회로 (40a) 는, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 가 입력되지 않기 때문에, 스위치 (SW1) 가 비도통 상태이고 스위치 (SW2) 가 도통 상태가 된다. 제 2 전원 회로 (40a) 는, 스위치 (SW1) 가 비도통 상태이기 때문에, 시리즈 레귤레이터로서의 동작을 실시하지 않는다. PMOS 트랜지스터 (P4) 는, 전압 선택 회로 (80a) 로부터 단자 (Vsin) 에 입력된 전압 (Vu) 이, 기판 전극 단자 (SE) 와 스위치 (SW2) 를 통하여 게이트 단자 (GT) 에 공급되기 때문에, 완전히 오프 상태가 된다. PMOS 트랜지스터 (P4) 는, 기판 전극 단자 (SE) 가 단독으로 인출되어 있으므로, 제 2 전원 회로 (40a) 는, 제 1 전원 회로 (20) 의 출력 전압 (Vu) (PMOS 트랜지스터 (P4) 의 드레인 단자 전압) 이 전지 (1) 의 전압 (Vin) (PMOS 트랜지스터 (P4) 의 소스 단자 전압) 보다 높은 전압이 된 경우에도 완전히 차단하는 것이 가능해져, 단자 (Q1) 와 단자 (Q2) 사이의 역류 방지 다이오드는 불필요해진다.
[제 2 전원 회로 선택시의 동작]
제 2 전원 회로 선택시에는, 모드 선택 회로 (60) 가 제 1 전원 회로 (20) 를 선택하는 신호 (S1) 의 출력을 정지시키고, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 를 출력한다. 제 1 전원 회로 (20) 는, 신호 (S1) 가 입력되지 않기 때문에, 제어 회로 (22) 가 동작을 정지시키고, PMOS 트랜지스터 (P1, P2, P3), NMOS 트랜지스터 (N1) 를 모두 오프 상태로 하여, 단자 (Q1) 에 대한 전압 출력을 정지시킨다. 전압 선택 회로 (80a) 는, 단자 (Vs2in) 에 입력되는 전압과 단자 (Vs1in) 에 입력되는 전지 (1) 의 전압 (Vin) 을 비교하지만, 제 1 전원 회로로부터 전압 (Vu) 이 입력되지 않기 때문에, 단자 (Vs1in) 에 입력되는 전압 (Vin) 을 전압 선택 회로 (80a) 의 단자 (Vso) 로부터 출력한다.
제 2 전원 회로 (40a) 는, 제 2 전원 회로를 선택하는 신호 (S2) 의 입력에 의해 스위치 (SW1) 가 도통 상태, 스위치 (SW2) 가 비도통 상태가 되고, 스위치 (SW1) 가 도통 상태이기 때문에, 시리즈 레귤레이터로서의 동작을 개시한다.
PMOS 트랜지스터 (P4) 는, 단자 (Vsin) 에 입력된 전압 선택 회로 (80a) 로부터의 전압 (Vin) 이 기판 전극 단자 (SE) 에 공급되어, 기판 전극 단자 (SE) 의 전위가 소스 단자와 동 (同) 전위가 된다. PMOS 트랜지스터 (P4) 는, 시리즈 레귤레이터의 출력 트랜지스터로서, 제 2 전원 회로 (40a) 의 단자 (Q2) 에 출력하는 전압 (Vd) 이 저항 (R3, R4) 과 기준 전압 회로 (V2) 의 전압에서 설정된 출력 전압이 되도록 동작을 개시한다.
제 1 전원 회로 (20) 는, 단자 (Q1in) (전지 (1) 의 전압 (Vin)) 와 단자 (Q1) (제 2 전원 회로의 출력 전압) 사이에 전위차가 발생하고 있지만, 제 1 전원 회로 (20) 의 PMOS 트랜지스터 (P2, P1) 는 완전히 오프되어 있어, 제 1 전원 회로 (20) 의 단자 (Q1in) 와 단자 (Q1) 를 경유하여 제 2 전원 회로 (40a) 의 단자 (Q2) 와 전지 (1) 의 단자 (Vo) 사이에서 전류를 흐르게 하는 경우는 없다.
이와 같은 구성으로 함으로써, 제 1 전원 회로 (20) 와 부하 (2) 사이, 및 제 2 전원 회로 (40a) 와 부하 (2) 사이에 전원 회로를 전환하기 위한 소자를 배치하지 않아도 되기 때문에, 전압 강하 없이 전압을 부하에 공급할 수 있다. 전원 회로를 전환하기 위한 소자가 불필요해지므로 칩 면적도 삭감할 수 있다.
도시하고 있지 않지만, 제 1 전원 회로 (20) 에 있어서 저항 (R2) 과 접지 사이에 스위치를 추가하여, 전류 패스를 차단하는 것이나, 차동 증폭 회로 (21) 를 정지시키는 것에 의해, 제 1 전원 회로가 동작하지 않는 경우의 소비 전류를 삭감해도 된다. 또, 제 2 전원 회로 (40a) 에 있어서 저항 (R4) 과 접지 단자 (GND) 사이에 스위치를 추가하여, 전류 경로를 차단하는 것이나, 차동 증폭 회로 (41) 를 정지시키는 것에 의해, 제 2 전원 회로가 동작하지 않는 경우의 소비 전류를 삭감해도 된다.
＜제 2 실시형태＞
도 5 는, 제 2 실시형태의 전원 공급 회로 (11) 를 나타내는 도면으로, 제 1 실시형태의 전원 공급 회로 (10) 의 전압 선택 회로 (80a) 를 전압 선택 회로 (80b) 로 치환한 것이다. 전압 선택 회로 (80b) 는, 단자 (Vsb1in) 가 노드 (N11) 를 통하여 입력 단자 (IN) 에 접속되고, 단자 (Vsb2in) 가 노드 (N12) 를 통하여 제 1 전원 회로의 단자 (Q1) 와 제 2 전원 회로의 단자 (Q2) 와 출력 단자 (OUT) 에 접속되고, 단자 (Sb1in) 가 노드 (N13) 를 통하여 모드 선택 회로 (60) 의 단자 (S1o) 에 접속되고, 단자 (Vsbo) 가 제 2 전원 회로 (40a) 의 단자 (Vsin) 에 접속된다. 그 밖의 접속은 제 1 실시형태의 전원 공급 회로 (10) 와 동일하다.
도 6 은 제 2 실시형태의 전압 선택 회로 (80b) 를 나타내는 도면이다. 전압 선택 회로 (80b) 는, PMOS 트랜지스터 (P7, P8) 와, 인버터 (84) 와, 단자 (Vsb1in, Vsb2in, Sb1in, Vsbo) 로 구성된다.
단자 (Vsb1in) 는, PMOS 트랜지스터 (P8) 의 소스 단자에 접속된다. 단자 (Vsb2in) 는, PMOS 트랜지스터 (P7) 의 소스 단자에 접속된다. 단자 (Sb1in) 는, PMOS 트랜지스터 (P7) 의 게이트 단자와 인버터 (84) 의 입력에 접속된다. 인버터 (84) 는, 출력이 PMOS 트랜지스터 (P8) 의 게이트 단자에 접속된다. PMOS 트랜지스터 (P7) 는, 드레인 단자가 PMOS 트랜지스터 (P8) 의 드레인 단자와 단자 (Vsbo) 에 접속된다.
상기와 같이 구성된 제 2 실시형태의 전원 공급 회로 (11) 의 동작에 대해 설명한다.
전압 선택 회로 (80b) 는, 단자 (Vsb1in) 와 단자 (Vsb2in) 에 입력된 전압 중 어느 일방을, 단자 (Sb1in) 에 입력된 신호에 기초하여 단자 (Vso) 로부터 출력한다.
[제 1 전원 회로 선택시의 동작]
제 2 실시형태의 전원 공급 회로 (11) 의 동작은 기본적으로 제 1 실시형태의 전원 공급 회로 (10) 와 동일하기 때문에, 제 1 실시형태의 전원 공급 회로 (10) 와 상이한 동작만 설명한다.
제 1 전원 회로 선택시에는, 모드 선택 회로 (60) 가 제 1 전원 회로 (20) 를 선택하는 신호 (S1) 를 출력하고, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 의 출력을 정지시킨다. 전압 선택 회로 (80b) 는, PMOS 트랜지스터 (P7) 가 온 상태, PMOS 트랜지스터 (P8) 가 오프 상태가 되고, 전압 선택 회로 (80b) 의 단자 (Vsbo) 로부터는 제 1 전원 회로의 출력 전압 (Vu) 이 출력된다. 이후의 동작은 제 1 실시형태와 동일하다.
[제 2 전원 회로 선택시의 동작]
제 2 전원 회로 선택시에는, 모드 선택 회로 (60) 가 제 1 전원 회로 (20) 를 선택하는 신호 (S1) 의 출력을 정지시키고, 제 2 전원 회로 (40a) 를 선택하는 신호 (S2) 를 출력한다. 전압 선택 회로 (80b) 는, PMOS 트랜지스터 (P7) 가 오프, PMOS 트랜지스터 (P8) 가 온이 되고, 전압 선택 회로 (80b) 의 단자 (Vsbo) 로부터는 전압 (Vin) 이 출력된다. 이후의 동작은 제 1 실시형태와 동일하다.
이 구성은, 제 1 전원 회로 및 제 2 전원 회로를 동작시키는 타이밍이 미리 정해져 있는 경우에 유효하고, 차동 증폭 회로 (81) 가 없기 때문에 제 1 실시형태의 전원 공급 회로 (10) 보다 소비 전류가 낮아, 칩 면적을 더욱 삭감하는 것이 가능해진다.
＜제 3 실시형태＞
도 7 은, 제 3 실시형태의 전원 공급 회로 (12) 를 나타내는 도면으로, 제 1 실시형태의 제 2 전원 회로 (40a) 를 제 3 전원 회로 (40b) 로 치환하고, 전압 선택 회로 (80a) 를 삭제한 것이다.
도 8 은, 제 3 전원 회로 (40b) 를 나타내는 도면이다. 제 3 전원 회로 (40b) 는, 제 2 전원 회로 (40a) 의 PMOS 트랜지스터 (P4) 를 NMOS 트랜지스터 (N2) 로 치환한 것이다.
단자 (Q3in) 는, NMOS 트랜지스터 (N2) 의 드레인 단자에 접속된다. 단자 (Sb2in) 는 인버터 (42) 의 입력과 스위치 (SW1) 의 제어 단자에 접속된다. 인버터 (42) 는, 출력이 스위치 (SW2) 의 제어 단자에 접속된다. NMOS 트랜지스터 (N2) 는, 소스 단자가 단자 (Q3) 와 저항 (R3) 의 일단에 접속되고, 게이트 단자 (GT) 가 스위치 (SW1) 의 일단과 스위치 (SW2) 의 일단에 접속된다. 스위치 (SW2) 의 타방의 단자는 접지 단자 (GND) 에 접속된다. 저항 (R3) 은, 타방의 단자가 차동 증폭 회로 (41) 의 일방의 입력 (OPin) 과 저항 (R4) 의 일방의 단자에 접속점 (N34) 에 있어서 접속된다. 저항 (R4) 은, 타방의 단자가 접지 단자 (GND) 에 접속된다. 차동 증폭 회로 (41) 는, 타방의 입력이 기준 전압 회로 (V2) 에 접속되고, 출력 (OPout) 이 스위치 (SW1) 의 타방의 단자에 접속된다.
상기와 같이 구성된 제 3 실시형태의 전원 공급 회로 (12) 의 동작에 대해 설명한다.
제 3 실시형태의 전원 공급 회로 (12) 의 동작은 기본적으로 제 1 실시형태의 전원 공급 회로 (10) 와 동일하기 때문에, 제 1 실시형태의 전원 공급 회로 (10) 와 상이한 동작만 설명한다.
본 실시형태의 전원 공급 회로 (12) 의 제 3 전원 회로 (40b) 는, 출력 트랜지스터에 NMOS 트랜지스터 (N2) 를 사용하였다. NMOS 트랜지스터 (N2) 는, 기판 전극 단자 (SE) 를 접지 단자 (GND) 의 전압으로 하고, 스위치 (SW2) 가 도통한 경우에는 게이트 단자 (GT) 의 전압도 접지 단자 (GND) 의 전압이 되도록 했기 때문에, 제 3 전원 회로 (40b) 를 동작시키지 않는 경우에 NMOS 트랜지스터 (N2) 를 완전히 오프로 할 수 있다.
NMOS 트랜지스터 (N2) 는, 기판 전극 단자 (SE) 가 단독으로 인출되어 있으므로, 제 3 전원 회로 (40b) 는, 제 1 전원 회로 (20) 의 출력 전압 (Vu) (NMOS 트랜지스터 (N2) 의 소스 단자 전압) 이 전지 (1) 의 전압 (Vin) (NMOS 트랜지스터 (N2) 의 드레인 단자 전압) 보다 높은 전압이 된 경우에도 완전히 차단하는 것이 가능해져, 단자 (Q1) 와 단자 (Q3) 사이의 역류 방지 다이오드는 불필요해진다.
이와 같은 구성으로 함으로써, 전압 선택 회로 (80a) 가 불필요해지기 때문에, 소비 전류의 삭감이 가능해져, 추가적인 칩 면적의 삭감이 가능해진다.
도시하고 있지 않지만, 제 3 전원 회로 (40b) 에 있어서 저항 (R4) 과 접지 단자 (GND) 사이에 스위치를 추가하여, 전류 패스를 차단하는 것이나, 차동 증폭 회로 (41) 를 정지시키는 것에 의해, 제 3 전원 회로가 동작하지 않는 경우의 소비 전류를 삭감해도 된다. 여기서는 2 개의 전원 회로를 예로서 들었지만, 3 개 이상의 복수의 전원 회로로 해도 된다. 제 1 ∼ 3 의 실시형태의 전원 공급 회로의 구성은 일례이며, 청구의 범위를 일탈하지 않는 범위에서 변형이 가능하다.
1 : 전지
2 : 부하
10, 11, 12 : 전원 공급 회로
20 : 제 1 전원 회로
40a : 제 2 전원 회로
40b : 제 3 전원 회로
60 : 모드 선택 회로
80a, 80b : 전압 선택 회로
101 : 전지
102 : 부하
110 : 전원 공급 회로
120 : 전원 회로
140 : 전원 회로
160 : 동작 모드 검출 수단

Claims (2)

  1. 입력 단자와,
    출력 단자와,
    접지 단자와,
    입력이 상기 입력 단자에 접속되고 출력이 상기 출력 단자에 접속되고, P 채널형 MOSFET 의 출력 트랜지스터와, 차동 증폭 회로와, 제 1 저항과, 제 2 저항과, 제 1 스위치와 제 2 스위치를 갖는 시리즈 레귤레이터형 강압 전원 회로와,
    입력이 상기 입력 단자에 접속되고 출력이 상기 출력 단자에 접속된 차지 펌프형 승압 전원 회로와,
    상기 입력 단자의 전압과 상기 출력 단자의 전압을 입력하고, 상기 입력 단자의 전압과 상기 출력 단자의 전압 중 높은 쪽의 전압을 출력하는 전압 선택 회로를 갖고,
    상기 시리즈 레귤레이터형 강압 전원 회로는,
    상기 출력 단자와 상기 접지 단자 사이에 상기 제 1 저항과 상기 제 2 저항을 직렬로 접속하고,
    상기 제 1 저항과 상기 제 2 저항의 접속점을 상기 차동 증폭 회로의 입력에 접속하고,
    상기 차동 증폭 회로의 출력을 상기 제 1 스위치를 통하여 상기 출력 트랜지스터의 게이트 단자에 접속하고,
    상기 전압 선택 회로의 출력을 상기 제 2 스위치를 통하여 상기 출력 트랜지스터의 게이트 단자에 접속하고,
    상기 전압 선택 회로의 출력을 상기 출력 트랜지스터의 기판 전극 단자에 접속한 것을 특징으로 하는 전원 공급 회로.
  2. 입력 단자와,
    출력 단자와,
    접지 단자와,
    입력이 상기 입력 단자에 접속되고 출력이 상기 출력 단자에 접속되고, N 채널형 MOSFET 의 출력 트랜지스터와, 차동 증폭 회로와, 제 1 저항과, 제 2 저항과, 제 1 스위치와 제 2 스위치를 갖는 시리즈 레귤레이터형 강압 전원 회로와,
    입력이 상기 입력 단자에 접속되고 출력이 상기 출력 단자에 접속된 차지 펌프형 승압 전원 회로를 갖고,
    상기 시리즈 레귤레이터형 강압 전원 회로는,
    상기 출력 단자와 상기 접지 단자 사이에 상기 제 1 저항과 상기 제 2 저항을 직렬로 접속하고,
    상기 제 1 저항과 상기 제 2 저항의 접속점을 상기 차동 증폭 회로의 입력에 접속하고,
    상기 차동 증폭 회로의 출력을 상기 제 1 스위치를 통하여 상기 출력 트랜지스터의 게이트 단자에 접속하고,
    상기 접지 단자를 상기 제 2 스위치를 통하여 상기 출력 트랜지스터의 게이트 단자에 접속하고,
    상기 접지 단자를 상기 출력 트랜지스터의 기판 전극 단자에 접속한 것을 특징으로 하는 전원 공급 회로.
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