KR100696231B1

KR100696231B1 - 반도체 장치

Info

Publication number: KR100696231B1
Application number: KR1020057005578A
Authority: KR
Inventors: 구니히로 이토
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-31
Filing date: 2003-02-27
Publication date: 2007-03-21
Also published as: KR20050105163A

Abstract

제1 전원 전압(VDD1)의 진폭을 갖는 입력 신호(IN)를, 제1 전원 전압보다 고전압의 제2 전원 전압(VDD2)으로 동작하는 PMOS 트랜지스터(PM51)의 게이트 단자에 입력할 때, PMOS 트랜지스터(PM1 내지 PM4)로 레벨 변환을 한다. 상기 트랜지스터(PM1, PM3 및 PM2, PM4)의 소스 단자는 제1 전원 전압 및 제2 전원 전압에 접속되고, PM4의 게이트 단자는 PM1, PM2의 드레인 단자에 접속된다. PM2의 게이트 단자는 PM3, PM4의 드레인 단자에 접속된다. PM1 및 PM2의 게이트 단자에는 입력 신호(IN)의 반전 신호 및 입력 신호(IN)가 입력된다. 입력 신호(IN)에 있어서의 기준 전압(VSS)과 제1 전원 전압(VDD1)과의 사이의 진폭은 제1 및 제2 전원 전압 사이의 진폭으로 레벨 변환되고 PM1, PM2로부터 출력되어, PM51을 도통 제어시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 자신의 전원 전압보다 높은 전압 레벨로 신호를 레벨 변환하는 인터페이스를 갖는 반도체 장치에 관한 것으로, 특히 높은 전압 레벨로의 신호의 레벨 변환을 정상적(定常的)인 전류 소비를 동반하지 않고서 행하는 것이 가능한 반도체 장치에 관한 것이다.

자신의 전원 전압에 비해 높은 전압 레벨의 신호를 출력하는 것이 가능한 출력 버퍼 회로로서, 하기의 특허문헌 1에 개시되어 있는 것이 있다. 특허문헌 1에는, 도 15에 도시한 바와 같이, 순차로 높은 전압 레벨의 전원 전압으로 동작하는 4개의 중간 인버터를 이용하여, 출력 신호(OUT)의 전압 레벨을 낮은 전압 레벨(VDD)에서 순차 보다 높은 전압 레벨((VL1, VH1), (VL2, VH2), (VL3, VH3), (VL3, VDD2))로 증대시킴으로써, 높은 전압 레벨(VDD2)의 출력 신호(OUT)를 얻는다.

여기서, 중간 인버터의 전원 전압에 있어서, 전압 레벨(VL1 내지 VL3, VH1 내지 VH3)은 높은 전압 레벨(VDD2)을 저항 소자(105 내지 111)로 분압함으로써 얻게 된다.

한편, 선행 기술 문헌은 다음과 같다.

[특허문헌 1] : 일본 특허 공개 평10-22810호 공보

상기 특허문헌 1에 개시된 출력 버퍼 회로는, 출력 신호(OUT)의 출력 가능 상태에 있어서, 중간 인버터에 공급하여야 할 전압 레벨(VL1 내지 VL3, VH1 내지 VH3)을, 저항 소자(105 내지 111)로 전원 전압(VDD2)을 분압함으로써 얻게 된다. 이 때문에, 입력 신호(IN)의 논리 레벨의 천이가 중간 인버터를 통해 전파한 후에는, 중간 인버터에서의 입출력 신호의 논리 상태는 고정되어, 중간 인버터에 있어서 전류 소비가 이루어지지 않음에도 불구하고, 전원 전압(VDD2)으로부터 저항 소자(105 내지 111)를 통해 정상적인 전류 소비가 발생해 버린다.

휴대 기기 등을 비롯한 저소비 전류 동작이 요구되는 기술 분야에 이용할 경우, 정상적인 전류 소비는 문제가 된다.

본 발명은, 종래 기술이 갖는 문제점을 해결하기 위해서 이루어진 것이다. 그 목적은 제1 전원 전압으로 동작하는 제1 회로군과, 제1 전원 전압보다 고전압의 제2 전원 전압으로 동작하는 제2 회로군과의 사이에서 신호의 인터페이스를 행할 때, 정상적인 전류 소비를 동반하지 않고서 레벨 변환을 하는 것이 가능한 반도체 장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 청구항 1에 따른 반도체 장치는, 전원으로서 기준 전압과 제1 전원 전압 사이에서 동작하는 제1 회로군과, 기준 전압과 제1 전원 전압에 비해 높은 전압 레벨의 제2 전원 전압 사이에서 동작하는 제2 회로군을 구비하고, 제2 회로군의 입력단에 있어서 제2 전원 전압을 출력 제어하는 제1 도전형의 전압 제어형 하이-사이드 소자와, 제1 회로군에서 제2 회로군으로의 인터페이스이며, 전원으로서 제1 전원 전압과 제2 전원 전압 사이에서 동작하여 전압 제어형 하이-사이드 소자를 도통 제어하는 레벨 변환 회로로서, 전압 제어형 하이-사이드 소자와 제1 전원 전압 사이에 구비되어, 전압 제어형 하이-사이드 소자를 도통할 때, 제1 전원 전압을 공급하는 제1 도전형의 전압 제어형 제1 소자와, 전압 제어형 하이-사이드 소자와 제2 전원 전압 사이에 구비되어, 전압 제어형 하이-사이드 소자를 비도통으로 할 때, 제2 전원 전압을 공급하는 제1 도전형의 전압 제어형 제2 소자를 구비하는 것을 특징으로 한다.

청구항 1의 반도체 장치에서는, 제1 회로군과 제2 회로군과의 인터페이스를 위해, 제1 전원 전압과 제2 전원 전압 사이에서 동작하는 레벨 변환 회로를 사용할 수 있다. 이 레벨 변환 회로는 제1 도전형의 전압 제어형 소자인 제1 및 제2 소자에 의해, 제1 및 제2 전원 전압을 공급하여, 제1 도전형의 전압 제어형 소자인 제2 회로군의 하이-사이드 소자를 도통 및 비도통되게 한다.

이에 따라, 레벨 변환 회로가 기준 전압에 대해서가 아니라, 제1 전원 전압에 대하여 제2 전원 전압을 공급함으로써 구성되기 때문에, 인가되는 전압차는 제1 및 제2 전원 전압 사이의 전압차가 된다. 제2 전원 전압의 전압차에서는 내압을 확보할 수 없는 구성 소자를 사용하여 인터페이스를 구성할 수 있다. 또한, 내압 확보를 위해 제1 및 제2 전원 전압의 안분(按分)에 의해 중간적인 제3 전원 전압을 발생할 필요가 없다. 이 때문에, 전원 전압의 안분에 따른 전류 소비는 없다.

제2 전원 전압을 기준으로 하여, 공급되는 전압 레벨에 따라서 도통 및 비도통이 제어되는 하이-사이드 소자에, 정상적인 전류 소비를 동반하는 일없이 소자 내압의 범위 내에서 제1 및 제2 전원 전압을 공급하여, 도통 제어를 할 수 있다.

여기서, 레벨 변환 회로에 구비되는 제1 및 제2 소자는 하이-사이드 소자와 동일한 도전형인 제1 도전형으로 구성되기 때문에, 레벨 변환 회로로서, 기준 전압에 대하여 부유 전압인, 제1 및 제2 전원 전압의 도통 제어를 용이하게 구성할 수 있다.

또한, 청구항 2에 따른 반도체 장치는, 청구항 1에 기재한 반도체 장치에 있어서, 전압 제어형 제1 소자에 있어서 제1 회로군과 인터페이스되는 것이 바람직하다. 이에 따라, 제1 회로군으로부터의 전압 신호를 레벨 변환 회로에 그대로 입력할 수 있다.

또한, 청구항 3에 따른 반도체 장치는, 청구항 1에 기재한 반도체 장치에 있어서, 레벨 변환 회로에는, 또한 전압 제어형 제2 소자와 제1 전원 전압 사이에 구비되어, 전압 제어형 제2 소자를 도통할 때, 제1 전원 전압을 공급하는 제1 도전형의 전압 제어형 제3 소자와, 전압 제어형 제2 소자와 제2 전원 전압 사이에 구비되어, 전압 제어형 제2 소자를 비도통으로 할 때, 제2 전원 전압을 공급하는 제1 도전형의 전압 제어형 제4 소자를 구비하는 것을 특징으로 한다.

청구항 3에 따른 반도체 장치에서는, 전압 제어형의 제2 소자는, 전압 제어형의 제3 및 제4 소자에 의해 제1 및 제2 전원 전압이 공급되어, 도통 및 비도통이 제어된다. 여기서, 제3 및 제4 소자도 제1 도전형이며, 레벨 변환 회로의 구성 소자로서 제1 전원 전압과 제2 전원 전압 사이에서 동작한다.

삭제

또한, 청구항 6에 따른 반도체 장치는, 제1 전원 전압으로 동작하는 제1 회로군과, 제1 전원 전압에 비해 높은 전압 레벨의 제2 전원 전압으로 동작하는 제2 회로군을 구비하고, 게이트 단자에의 제1 전원 전압의 공급에 의해 도통하여 제2 전원 전압을 출력하는, 제2 회로군의 입력단에 구비되는 출력 PMOS 트랜지스터와, 제1 회로군에서 제2 회로군으로의 인터페이스이며, 전원으로서 제1 전원 전압과 제2 전원 전압 사이에서 동작하고, 출력 PMOS 트랜지스터를 도통 제어하는 레벨 변환 회로에 대해서는, 제1 전원 전압에서 출력 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자에의 제1 회로군으로부터의 제1 신호의 공급에 의해 도통 제어되는 제1 PMOS 트랜지스터와, 제2 전원 전압에서 출력 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자에의 제1 전원 전압의 공급에 의해 도통하는 제2 PMOS 트랜지스터와, 제1 전원 전압에서 제2 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자에의 제1 회로군으로부터의 제2 신호의 공급에 의해 도통 제어되는 제3 PMOS 트랜지스터와, 제2 전원 전압에서 제2 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자에의, 제1 또는 제2 PMOS 트랜지스터를 통해 제1 또는 제2 전원 전압의 공급에 의해 도통 또는 비도통으로 되는 제4 PMOS 트랜지스터를 구비하며, 제1 및 제3 PMOS 트랜지스터는 어느 한 쪽이 도통으로 제어되는 것을 특징으로 한다.

청구항 6에 따른 반도체 장치에서는, 제1 PMOS 트랜지스터가 도통하고, 출력 PMOS 트랜지스터의 게이트 단자 및 제4 PMOS 트랜지스터의 게이트 단자에 제1 전원 전압이 공급되어 양 트랜지스터는 도통한다. 제4 PMOS 트랜지스터의 도통에 의해, 제2 PMOS 트랜지스터의 게이트 단자에 제2 전원 전압이 공급되어 제2 PMOS 트랜지스터는 비도통된다. 이 때, 제3 PMOS 트랜지스터는 비도통된다. 반대로, 제1 PMOS 트랜지스터가 비도통하고 제3 PMOS 트랜지스터는 도통하는 경우에는 제2 PMOS 트랜지스터가 도통하고, 출력 PMOS 트랜지스터 및 제4 PMOS 트랜지스터가 비도통된다.

여기서, 각 트랜지스터의 단자 사이는 직결되어 있어도 좋고, 또한 저항 소자나 다이오드 소자 등의 강압 기능을 갖는 회로 요소를 통해 접속되어 있더라도 좋다. 게이트 단자에 제1 전원 전압이 공급될 경우 게이트 ·소스 단자 사이에 임계치 전압 이상의 전압이 인가되는 구성이면 된다.

또한, 제1 회로군으로부터 공급되는 제1 및 제2 신호의 하이 레벨 전압은 제1 전원 전압 외에, 제1 전원 전압에 대하여 승압된 전압, 또는 보다 높은 전압으로 레벨 변환된 전압이라도 좋다. 제1 및 제2 신호에 있어서의 하이 레벨 전압에서 제1 및 제3 PMOS 트랜지스터가 비도통으로 된다.

이에 따라, 레벨 변환 회로가 기준 전압에 대해서가 아니라 제1 전원 전압에 대하여 제2 전원 전압을 공급함으로써 구성되기 때문에, 인가되는 전압차는 제1 및 제2 전원 전압 사이의 전압차가 된다. 제1 내지 제4 PMOS 트랜지스터로서 제2 전원 전압의 내압을 확보할 필요는 없으며, 보다 낮은 내압의 소자로 구성할 수 있다. 레벨 변환시에, 제1 및 제2 전원 전압의 안분에 의해 중간적인 제3 전원 전압을 발생할 필요가 없어, 안분에 따른 전류 소비는 없다.

게이트·소스 단자 사이에 임계치 전압 이상의 전압이 인가됨으로써, PMOS 트랜지스터는 도통한다. 출력, 제1, 및 제4 PMOS 트랜지스터의 소스 단자에는 제2 전원 전압이 공급되고 있기 때문에, 제1 및 제2 전원 전압을 임계치 전압 이상의 전압차를 가지고 구성하면, 게이트 단자에 제1 또는 제2 전원 전압을 공급함으로써 도통 및 비도통이 제어된다. 또한, 이 때의 전압 공급은 하이 레벨측의 전압을 도통 제어하는 데에 알맞은 PMOS 트랜지스터에 의해 용이하게 구성할 수 있다. PMOS 트랜지스터로 구성하기 때문에, 기준 전압에 대하여 부유 전압인 제1 전원 전압과 제2 전원 전압 사이에서, 레벨 변환 회로가 용이하게 구성된다.

또한, 청구항 7에 따른 반도체 장치는 청구항 6에 기재한 반도체 장치에 있어서, 제1 및 제2 신호는 서로 반전된 논리 신호인 것이 바람직하다. 이에 따라, 제1 및 제3 PMOS 트랜지스터의 어느 한 쪽만을 도통으로 할 수 있다.

또한, 청구항 8에 따른 반도체 장치는 청구항 6에 기재한 반도체 장치에 있어서, 게이트 단자에 정상적으로 소정의 바이어스 전압이 인가되는 제1 및 제2 NMOS 트랜지스터가 제1 및 제3 PMOS 트랜지스터에서부터, 제2 및 제4 PMOS 트랜지스터에 이르는 경로 중, 출력 및 제4 PMOS 트랜지스터의 게이트 단자 또는 상기 게이트 단자에의 분기점에 이르기까지의 경로 내에 배치되는 것을 특징으로 한다.

청구항 8에 따른 반도체 장치에서는, 제1 또는 제2 신호에 의해, 제1 또는 제3 PMOS 트랜지스터가 도통할 때, 제1 및 제2 NMOS 트랜지스터는 도통하고, 제1 또는 제2 신호에 의해, 제1 또는 제3 PMOS 트랜지스터가 비도통의 제어를 받을 때, 제1 또는 제2 NMOS 트랜지스터는 제1 또는 제2 NMOS 트랜지스터의 드레인 단자의 전압을 강압하여 제1 또는 제3 PMOS 트랜지스터에 공급한다.

이에 따라, 제1 또는 제3 PMOS 트랜지스터가 도통할 경우, 출력 및 제4 PMOS 트랜지스터의 게이트 단자, 또는 제2 PMOS 트랜지스터의 게이트 단자에의 제1 전원 전압의 공급을 가능하게 하면서, 비도통일 경우, 제1 또는 제3 PMOS 트랜지스터에는 제2 전원 전압에서 강압된 전압이 공급되게 된다. 출력 PMOS 트랜지스터나 제2 및 제4 PMOS 트랜지스터와 동일한 임계치 전압을 가지고 제1 또는 제3 PMOS 트랜지스터가 구성되는 경우에도, 제1 또는 제3 PMOS 트랜지스터를 비도통으로 제어할 수 있다.

삭제

또한, 청구항 13에 따른 반도체 장치는, 청구항 6에 기재한 반도체 장치에 있어서, 제1 및 제3 PMOS 트랜지스터는 출력 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제4 PMOS 트랜지스터에 비해, 깊은 임계치 전압을 갖는 것을 특징으로 한다. 이에 따라, 제1 및 제2 NMOS 트랜지스터를 구비하지 않는 경우에도, 출력 PMOS 트랜지스터나 제2 및 제4 PMOS 트랜지스터의 도통에 상관없이, 제1 또는 제3 PMOS 트랜지스터를 비도통으로 제어할 수 있다. 또한, 제1 및 제2 NMOS 트랜지스터를 구비하는 경우에는, 소정의 바이어스 전압의 전압 범위를 보다 넓게 할 수 있다.

또한, 청구항 14에 따른 반도체 장치는 청구항 6에 기재한 반도체 장치에 있어서, 제1 및 제3 PMOS 트랜지스터의 각각의 게이트 단자의 전압을 제어하는 게이트 전압 제어부를 구비하는 것을 특징으로 한다.

청구항 14에 따른 반도체 장치에서는, 게이트 전압 제어부는 제1 또는 제3 PMOS 트랜지스터의 게이트 단자의 전압을, 제1 또는 제3 PMOS 트랜지스터의 드레인 단자에 인가되는 제2 전원 전압이 제1 전원 전압에 제1 소정 전압을 더한 전압 이상의 전압인 경우에는, 제2 전원 전압으로 설정하고, 제1 전원 전압에 제1 소정 전압을 더한 전압 미만의 전압인 경우에는, 제1 전원 전압으로 설정한다.

이에 따라, 제1 또는 제3 PMOS 트랜지스터의 비도통 제어 시에, 드레인 단자에 제2 전원 전압이 직접 인가되더라도, 제1 전원 전압에 대한 제2 전원 전압의 전압치에 따라서 게이트 단자에 인가하는 전압을 제어할 수 있어, 제1 또는 제3 PMOS 트랜지스터는 비도통으로 유지된다. 제1 또는 제3 PMOS 트랜지스터를 통해 제1 전원 전압으로 향하여 불필요한 전류 경로가 형성되는 일이 없어, 불필요한 전류 소비를 방지할 수 있다.

출력 PMOS 트랜지스터나 제2 및 제4 PMOS 트랜지스터의 임계치 전압이 다름에 상관없이, 제1 또는 제3 PMOS 트랜지스터를 비도통으로 제어할 수 있다.

삭제

또한, 청구항 27에 따른 반도체 장치는 청구항 6에 기재한 반도체 장치에 있어서, 제2 전원 전압이 드레인 단자에 인가될 때의, 제1, 제3, 제5 및 제6 PMOS 트랜지스터의 N 웰 전위를 제2 전원 전압의 전압 레벨에 따라서 설정하는 N 웰 전위 제어부를 구비하는 것을 특징으로 한다.

청구항 27에 따른 반도체 장치에서는, N 웰 전위 제어부에 의해, 제2 전원 전압이 제1 전원 전압에 제2 소정 전압을 더한 전압 이상의 전압인 경우에는, 제1, 제3, 제5 및 제6 PMOS 트랜지스터의 N 웰 전위가 제2 전원 전압으로 설정되고, 제2 전원 전압이 제1 전원 전압에 제2 소정 전압을 더한 전압 미만의 전압인 경우에는, N 웰 전위가 제1 전원 전압으로 설정된다.

이에 따라, PMOS 트랜지스터의 N 웰 전위는 제2 전원 전압의 전압 레벨에 따라서 적절한 전압이 설정되기 때문에, 특정한 전압 레벨에서 부유 상태가 되는 일은 없다. 제2 전원 전압의 전압 레벨에 따라서 N 웰 전위를 설정할 수 있어, 항상 안정된 회로 동작을 얻을 수 있다.

또한, 청구항 33에 따른 반도체 장치는, 청구항 6에 기재한 반도체 장치에 있어서, 제2 전원 전압이 드레인 단자에 인가될 때의, 제1, 제3, 제5 및 제6 PMOS 트랜지스터의 N 웰 전위를 제2 전원 전압으로 설정하는, N 웰 전위 제어부를 구비하는 것을 특징으로 한다.

삭제

청구항 33에 따른 반도체 장치에서는, N 웰 전위 제어부에 의해, 제2 전원 전압이 드레인 단자에 인가될 때는, 제1, 제3, 제5 및 제6 PMOS 트랜지스터의 N 웰 전위가 제2 전원 전압으로 설정된다.

이에 따라, PMOS 트랜지스터의 드레인 단자에 제2 전원 전압이 인가됨으로써, N 웰 전위는 제2 전원 전압으로 설정되기 때문에, 특정한 전압 레벨에 있어서 부유 상태가 되는 일은 없다.

삭제

도 1은 본 발명의 실시형태를 도시하는 회로도이다.

도 2는 레벨 변환 회로를 구성하는 PMOS 트랜지스터가 잘못 도통하는 것을 방지하기 위한 제1 방책을 도시하는 회로도이다.

도 3은 레벨 변환 회로를 구성하는 PMOS 트랜지스터가 잘못 도통하는 것을 방지하기 위한 제2 방책을 도시하는 회로도이다.

도 4는 레벨 변환 회로를 구성하는 PMOS 트랜지스터가 잘못 도통하는 것을 방지하기 위한 제3 방책을 도시하는 회로도이다.

도 5는 도 4에 도시하는 제3 방책에 관한 구체예이다.

도 6은 레벨 변환 회로를 구성하는 PMOS 트랜지스터가 잘못 도통하는 것을 방지하기 위한 제4 방책을 도시하는 회로도이다.

도 7은 제4 방책에 따른 PMOS 트랜지스터(PM5)의 게이트 단자 전압의 특성을 도시한 도면이다.

도 8은 제4 방책에 따른 PMOS 트랜지스터(PM1)의 게이트 단자 전압의 특성을 도시한 도면이다.

도 9는 제4 방책에 따른 N 웰 전위 제어부의 제1 구체예를 도시하는 회로도이다.

도 10은 제4 방책에 따른 N 웰 전위 제어부의 제2 구체예를 도시하는 회로도이다.

도 11은 제1 및 제2 구체예의 N 웰 전위 제어부에 의한 웰 전위의 전환을 도시한 도면이다.

도 12는 제4 방책에 따른 N 웰 전위 제어부의 제3 구체예를 도시하는 회로도이다.

도 13은 제3 구체예의 N 웰 전위 제어부에 의한 웰 전위의 전환을 도시한 도면이다.

도 14는 실시형태의 레벨 변환 회로 중 NMOS 트랜지스터(NM51)를 구동하는 로우측의 레벨 변환부를 도시하는 회로도이다.

도 15는 종래 기술의 레벨 변환 회로를 도시하는 회로도이다.

이하, 본 발명의 반도체 장치에 관해서 구체화한 실시형태를 도 1 내지 도 14에 기초하여 도면을 참조하면서 상세히 설명한다.

도 1에 본 발명을 적용한 반도체 장치에 관한 실시형태를 도시한다. 기준 전압(VSS)에 대하여 제1 전원 전압(VDD1)이 공급되어 동작하는 제1 회로군(3)과, 기준 전압(VSS)에 대하여 제1 전원 전압(VDD1)보다 높은 전압 레벨을 갖는 제2 전원 전압(VDD2)이 공급되어 동작하는 제2 회로군(5)을 구비하고 있다.

제1 회로군(3)은 고속의 처리 속도가 요구되는 회로 부분이다. 고기능화·고속화가 진전되고 있는 전자 기기 분야의 제어나 연산 처리 등에 적용하기에 적합한 회로 부분이다. 고기능성·고속성을 실현하기 위해서 미세화가 진행된 프로세스 기술에 의해 실현되는 것이 일반적이다. 따라서, 인버터 게이트(I31)로 예시되는 제1 회로군(3)의 구성 소자는 저전압 동작이 요구된다. 제1 전원 전압(VDD1)은 이 사양에 적합한 저전원 전압이다. 제1 회로군(3)을 구성하는 소자는 저전원 전압의 제1 전원 전압(VDD1)에 있어서 내압이 확보되어 있으면 되며, 제1 전원 전압(VDD1)에 비해 고전압의 제2 전원 전압(VDD2)에 대해서는 내압이 보장되어 있지 않은 경우가 있다. 이 경우, 이들 소자에 제2 전원 전압(VDD2)을 인가할 수는 없다.

제2 회로군(5)은 보다 높은 전원 전압인 제2 전원 전압(VDD2)으로 동작하는 회로 부분이다. 기존의 전원 전압 체계에 있어서 동작하는 기기 등의 제어 부분, 소정의 전압에 있어서 동작하는 다른 소자, 장치 등의 제어나 구동 등에 적용하는 회로 부분이다. 이들 회로 부분에서는, 고기능화나 고속화에 필요하게 되는 제1 전 원 전압(VDD1)과는 다른 전압치의 제2 전원 전압(VDD2)이 필요하게 된다. 더욱이, 제2 전원 전압(VDD2)은 제1 전원 전압(VDD1)에 비해 고전압인 경우가 있다.

도 1에서는, 제1 회로군(3)에서 제1 전원 전압(VDD1)의 진폭을 갖는 입력 신호(IN)가, 제2 회로군(5)에서 제2 전원 전압(VDD2)의 진폭을 갖는 출력 신호(OUT)로서 출력되는 경우이다. 여기서, 입력 신호(IN)는 제1 회로군(3)에서의, 제어 처리나 연산 처리 등을 행한 결과 신호이다. 또한, 출력 신호(OUT)는 이대로 반도체 장치의 외부로 출력되어, 다른 소자나 장치의 구동 신호나 제어 신호가 되는 경우 외에, 제2 회로군(5)으로의 입력 신호가 되는 것도 생각할 수 있다.

제2 회로군(5)의 입력 부분은 하이-사이드 스위치로서 소스 단자가 제2 전원 전압(VDD2)에 접속된 PMOS 트랜지스터(PM51)와, 로우-사이드 스위치로서 소스 단자가 기준 전압(VSS)에 접속된 NMOS 트랜지스터(NM51)를 구비한다. 각각의 게이트 단자에는 후술하는 레벨 변환 회로(1)로부터 신호가 입력되어, 배타적으로 스위칭 제어된다. PMOS 트랜지스터(PM51) 및 NMOS 트랜지스터(NM51)의 각각의 드레인 단자는 출력 단자(OUT)로서 서로의 드레인 단자가 접속되어 있는 PMOS/NMOS 트랜지스터(PM52/NM52)의 소스 단자에 접속되어 있다. PMOS/NMOS 트랜지스터(PM52/NM52)의 게이트 단자는 제1 전원 전압(VDD1)에 접속되고 있다.

PMOS/NMOS 트랜지스터(PM52/NM52)는 각각, PMOS/NMOS 트랜지스터(PM51/NM51)가 도통일 경우 도통한다. 이 때 비도통되는 NMOS/PMOS 트랜지스터(NM52/PM52)는 각각의 드레인 단자에 제2 전원 전압(VDD2)/기준 전압(VSS)이 인가되어 포화 특성의 바이어스 상태가 된다. 따라서, NMOS/PMOS 트랜지스터(NM51/PM51)의 드레인 단 자에는, 각각 제1 전원 전압(VDD1)으로부터 NMOS 트랜지스터(NM52)의 임계치 전압만큼 낮은 전압/제1 전원 전압(VDD1)으로부터 PMOS 트랜지스터(PM52)의 임계치 전압만큼 높은 전압이 인가된다. 이로써, 기준 전압(VSS)에 대하여 제2 전원 전압(VDD2)이 인가되는 제2 회로군(5)에 있어서도, PMOS/NMOS 트랜지스터(PM51,52/NM51,52)에는 제2 전원 전압(VDD2)과 제1 전원 전압(VDD1)과의 전압차/제1 전원 전압(VDD1)의 전압밖에 인가되지 않는다.

이에 따라, 높은 전압치를 갖는 제2 전원 전압(VDD2)이 공급되는 제2 회로군(5)에 있어서도, 저내압 트랜지스터로 구성할 수 있다.

또한, 실시형태에서는, 내압 확보용의 트랜지스터로서, 1단의 PMOS/NMOS 트랜지스터(PM52/NM52)로 구성하는 경우를 나타냈지만, 2단 이상의 다단 구성으로 하는 것도 가능하다. 이 경우, 각 MOS 트랜지스터의 게이트 단자에 인가하는 전압을 적절히 조정하여, 단계적으로 인가 전압을 시프트하도록 구성하는 것이 바람직하다. 다단 구성으로 함으로써, 더욱 높은 전압의 제2 전원 전압(VDD2)이 공급되는 경우에도 저내압의 트랜지스터로 회로를 구성하는 것이 가능해진다.

제1 회로군(3)과 제2 회로군(5) 사이에 구비되어 제1 전원 전압(VDD1)에서 제2 전원 전압(VDD2)으로 신호를 레벨 변환하는 회로가 레벨 변환 회로(1)이다.

레벨 변환 회로(1) 중, 하이-사이드 스위치의 PMOS 트랜지스터(PM51)의 게이트 단자를 구동 제어하는 회로는 하이측의 레벨 변환부(4)로서 4개의 PMOS 트랜지스터(PM1 내지 PM4)로 구성된다. PMOS 트랜지스터(PM1, PM3 및 PM2, PM4)의 소스 단자는 각각, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)에 접속되어 있다. PMOS 트랜지스터(PM4)의 게이트 단자는 PMOS 트랜지스터(PM1 및 PM2)의 드레인 단자에 접속되는 동시에, PMOS 트랜지스터(PM51)의 게이트 단자에 접속되어 있다(노드 N3). 또한, PMOS 트랜지스터(PM2)의 게이트 단자는 PMOS 트랜지스터(PM3 및 PM4)의 드레인 단자에 접속되어 있다(노드 N4). 더욱이, PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1)는 인버터 게이트(I31)의 출력 노드(N1)에 접속되고, PMOS 트랜지스터(PM3)의 게이트 단자(노드 N2)는 입력 신호(IN)에 접속되어 있다.

한편, 로우-사이드 스위치의 NMOS 트랜지스터(PM51)의 게이트 단자를 구동 제어하는 신호는 입력 신호(IN)에 대하여 전압 레벨이 변환된 신호이다. 후술(도 14)하는 로우측의 레벨 변환부(6)로부터 출력된다.

입력 신호(IN)가 제1 전원 전압(VDD1)의 전압 레벨을 갖는 하이 레벨 신호인 경우, 인버터 게이트(I31)에 의해 노드(N1)는 기준 전압(VSS)의 전압 레벨을 갖는 로우 레벨이 된다. 입력 신호(IN)는 PMOS 트랜지스터(PM3)의 게이트 단자(노드 N2)에 입력되어, 게이트 단자에 제1 전원 전압(VDD1)을 공급한다. 노드 N1은 PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1)에 접속되어 있으며, 게이트 단자에 기준 전압(VSS)을 공급한다. PMOS 트랜지스터(PM1)의 소스 단자는 제1 전원 전압(VDD1)에 접속되어 있기 때문에, PMOS 트랜지스터(PM1)는 도통된다.

PMOS 트랜지스터(PM1)의 도통에 의해, 그 드레인 단자가 접속되어 있는 노드(N3)에 제1 전원 전압(VDD1)이 공급되어, PMOS 트랜지스터(PM4, PM51)의 게이트 단자에 공급된다. PMOS 트랜지스터(PM4, PM51)의 소스 단자는 제2 전원 전압(VDD2)에 접속되어 있기 때문에, PMOS 트랜지스터(PM4, PM51)의 게이트·소스 단자 사이에는 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 인가되게 된다. 따라서, 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 PMOS 트랜지스터(PM4, PM51)의 임계치 전압 이상인 것을 조건으로 하여, PMOS 트랜지스터(PM4, PM51)가 도통한다.

PMOS 트랜지스터(PM4)의 도통에 의해, 그 드레인 단자가 접속되어 있는 노드 N4에 제2 전원 전압(VDD2)이 공급된다. 이에 따라, PMOS 트랜지스터(PM2)는 비도통으로 되어, PMOS 트랜지스터(PM1)를 통해 제1 전원 전압(VDD1)이 공급되고 있는 노드(N3)에 제2 전원 전압(VDD2)이 접속되는 일은 없다. 또한, 노드(N4)는 PMOS 트랜지스터(PM3)의 드레인 단자에 접속되어 있기 때문에, PMOS 트랜지스터(PM3)에서는, 게이트 단자(노드 N2)에 제1 전원 전압(VDD1)이 공급되고, 드레인 단자에 제2 전원 전압(VDD2)이 공급되는 상태가 된다. 게이트·드레인 단자 사이에 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 인가되게 된다. 따라서, 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 PMOS 트랜지스터(PM3)의 임계치 전압 미만인 것을 조건으로 하여, PMOS 트랜지스터(PM3)는 비도통된다. PMOS 트랜지스터(PM4)를 통해 제2 전원 전압(VDD2)이 공급되는 노드(N4)에 제1 전원 전압(VDD1)이 접속되는 일은 없다.

입력 신호(IN)가 기준 전압(VSS)의 전압 레벨을 갖는 로우 레벨 신호인 경우에는 인가되는 전압 레벨이 역전하여 상기와 반대의 동작 상태가 된다.

즉, 게이트 단자에 기준 전압(VSS)이 인가되어 PMOS 트랜지스터(PM3)가 도통으로 되고, 이에 따라, 게이트 단자에 제1 전원 전압(VDD1)이 인가되어 PMOS 트랜지스터(PM2)가 도통으로 된다. 여기서, 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 PMOS 트랜지스터(PM2)의 임계치 전압 이상이라고 하자. 노드(N3)에는 제2 전 원 전압(VDD2)이 공급되기 때문에, PMOS 트랜지스터(PM4, PM51)는 비도통된다. 이에 따라, 출력 단자(OUT)에 제2 전원 전압(VDD2)이 공급되는 일은 없으며, PMOS 트랜지스터(PM3)를 통해 제1 전원 전압(VDD1)이 공급되는 노드(N4)에도 제2 전원 전압(VDD2)이 접속되는 일은 없다.

또한, 게이트·드레인 단자 사이에 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 인가되는 PMOS 트랜지스터(PM1)는 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차가 임계치 전압 미만인 것을 조건으로 하여 비도통된다. 이에 따라, PMOS 트랜지스터(PM2)를 통해 제2 전원 전압(VDD2)이 공급되는 노드(N3)에 제1 전원 전압(VDD1)이 접속되는 일은 없다.

한편, NMOS 트랜지스터(NM51)는 후술(도 14)하는 로우측의 레벨 변환부(6)에 의해, 입력 신호(IN)에 동상의 신호가 게이트 단자에 공급됨으로써, PMOS 트랜지스터(PM51)와는 배타적으로 도통 제어된다.

PMOS 트랜지스터(PM51)가 도통함으로써, 그 드레인 단자에 제2 전원 전압(VDD2)이 공급된다. PMOS 트랜지스터(PM52)도 동일한 임계치 전압을 갖게 되면 도통하여, 출력 단자(OUT)에 제2 전원 전압(VDD2)이 공급된다. 여기서, NMOS 트랜지스터(NM51)는 비도통이기 때문에, 제2 전원 전압(VDD2)의 전압 레벨을 갖는 출력 신호(OUT)가 출력된다.

PMOS 트랜지스터(PM51)가 비도통인 경우에는 NMOS 트랜지스터(NM51)가 도통하고, 그 드레인 단자에 기준 전압(VSS)이 공급된다. NMOS 트랜지스터(NM52)도 마찬가지로 도통하여, 출력 단자(OUT)에 기준 전압(VSS)이 공급된다. 기준 전압(VSS) 의 전압 레벨을 갖는 출력 신호(OUT)가 출력된다.

실시형태에 나타내는 레벨 변환 회로(1) 중 하이측의 레벨 변환부(4)에 따르면, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)의 전압차가 PMOS 트랜지스터(PM2, PM4, PM51, PM52)의 임계치 전압 이상이기 때문에, 게이트 단자를 제1 및 제2 전원 전압(VDD1, VDD2)으로 제어하면, 도통 및 비도통으로 할 수 있다. 레벨 변환부(4)를 PMOS 트랜지스터로 용이하게 구성할 수 있다.

PMOS 트랜지스터(PM51)를 도통 제어하기 위해서, 기준 전압(VSS)과 제1 전원 전압(VDD1) 사이에서 진폭이 변하는 입력 신호(IN)를 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 사이에서 진폭이 변하는 신호로 레벨 변환함에 있어서, 제2 전원 전압(VDD2)에서 제1 전원 전압(VDD1)으로의 정상적인 전류 경로가 형성되는 일은 없다. 더욱이, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 사이의 중간적인 전압 레벨을 갖는 제3 전원 전압은 필요하지 않으며, 제1 및 제2 전원 전압(VDD1, VDD2)의 분압에 따른 정상적인 전류 소비도 없다.

또한, 기준 전압(VSS)에 대해서가 아니라, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 사이에서 회로가 구성되기 때문에, 인가되는 전압차는 제1 및 제2 전원 전압(VDD1, VDD2) 사이의 전압차가 된다. 제1 내지 제4 PMOS 트랜지스터인 PMOS 트랜지스터(PM1 내지 PM4)는 제2 전원 전압(VDD2)의 내압을 확보할 필요가 없으며, 낮은 내압의 소자로 구성할 수 있다.

더욱이, 제2 회로군(5)의 입력단인 PMOS/NMOS 트랜지스터(PM51/NM51)에는 내압 확보용의 트랜지스터로서 PMOS/NMOS 트랜지스터(PM52/NM52)가 구비되어 있고, 각 트랜지스터(PM51,52/NM51,52)에는 제2 전원 전압(VDD2)과 제1 전원 전압(VDD1)과의 차전압/제1 전원 전압(VDD1)의 전압밖에 인가되지 않아, 낮은 내압의 소자로 구성할 수 있다.

이들 저내압의 MOS 트랜지스터는 게이트 산화막 두께도 얇고, 회로 동작의 고속화를 도모할 수 있다.

여기서, PMOS 트랜지스터(PM2 또는 PM4)가 도통하여 노드 N3 또는 N4에 제2 전원 전압(VDD2)이 공급될 때, 노드 N3 또는 N4에서 제1 전원 전압(VDD1)으로의 경로를 PMOS 트랜지스터(PM1 또는 PM3)로 차단할 필요가 있다. 이 방책으로서 제1 내지 제4 방책을 이하에 제시한다.

도 2에 제1 방책을 도시한다. PMOS 트랜지스터(PM1, PM3)가 PMOS 트랜지스터(PM2, PM4, PM51, PM52)와는 다른 구성의 트랜지스터로 구성되는 경우이다. PMOS 트랜지스터(PM1 또는 PM3)가 비도통으로 제어되는 경우, 게이트 단자에는 제1 회로군(3)으로부터의 신호에 의해 제1 전원 전압(VDD1)이 인가되는 것이 일반적이다. 드레인 단자에 인가되는 제2 전원 전압(VDD2)을 차단하기 위해서는, PMOS 트랜지스터(PM1, PM3)의 임계치 전압은 제1 및 제2 전원 전압(VDD1, VDD2)의 전압차보다 깊은 임계치 전압으로 할 필요가 있다. PMOS 트랜지스터(PM2, PM4, PM51, PM52)를 구성하는 트랜지스터 대신에, 보다 깊은 임계치 전압을 갖는 트랜지스터로 구성하면 된다.

도 3에 제2 방책을 나타낸다. PMOS 트랜지스터(PM1, PM3)가 PMOS 트랜지스터(PM2, PM4, PM51, PM52)와 동일한 트랜지스터로 구성되는 경우이다. PMOS 트랜지스 터(PM1, PM3)의 게이트 단자(노드 N1, N2)에는 전압 레벨 변환 회로(LS)가 접속되어 있다. 제1 회로군(3)으로부터의 신호는 변환 회로(LS)를 통해 게이트 단자에 입력된다. PMOS 트랜지스터(PM1, PM3)가 비도통으로 제어되는 경우, 게이트 단자에는 제1 전원 전압(VDD1)에 비해 높은 전압 레벨(VH)을 갖는 신호가 공급된다. 제2 전원 전압(VDD2)과 전압 레벨(VH)과의 전압차가 임계치 전압 미만이 되도록 변환 회로(LS)가 설정되면, 드레인 단자에 제2 전원 전압(VDD2)이 인가될 때, PMOS 트랜지스터(PM1, PM3)를 비도통으로 유지할 수 있다.

도 4에 제3 방책을 나타낸다. 제3 방책에서는, PMOS 트랜지스터 PM1과 PM2 사이/PM3과 PM4 사이에, NMOS 트랜지스터(NM1/NM2)가 배치되는 구성이다. PMOS 트랜지스터(PM1/PM3)의 드레인 단자는 NMOS 트랜지스터(NM1/NM2)의 소스 단자에 접속되고(노드 3A/4A), PMOS 트랜지스터(PM2/PM4)의 드레인 단자는 NMOS 트랜지스터(NM1/NM2)의 드레인 단자에 접속된다(노드 3/4). NMOS 트랜지스터(NM1, NM2)의 게이트 단자에는 공통으로 소정의 바이어스 전압(VG)이 공급된다. 바이어스 전압(VB)이 직접 공급되는 경우 외에, 전압 강압부(7)를 통해 공급되는 구성으로 할 수도 있다.

전압 강압부(7)는, 예컨대 도 5와 같은 구성이다. 제2 전원 전압(VDD2)과 NMOS 트랜지스터(NM1, NM2)의 게이트 단자와의 사이에, 다이오드 접속된 NMOS 트랜지스터가 소정 단수 접속되는 강압부(71)가 배치되어 있다. 강압부(71)에 의한 강압 전압(VDN)만큼 제2 전원 전압(VDD2)이 강압되어 게이트 단자에 공급된다(VG = VDD2-VDN). 강압부(71) 외에도, 접합 다이오드나 저항 소자 등, 강압이나 분압을 할 수 있는 구성이면 적용할 수 있으며, 더욱 이들을 적절히 조합한 구성으로도 할 수도 있다.

도 4로 되돌아가, 구체적인 동작을 설명한다. PMOS 트랜지스터(PM1)가 도통하는 경우, 노드(3A)에는 제1 전원 전압(VDD1)이 공급된다. 이 때의 NMOS 트랜지스터(NM1)의 게이트 단자 전압(VG)은 제1 전원 전압(VDD1)에 더하여 NMOS 트랜지스터(NM1)의 임계치 전압(VthN1) 이상의 전압일 필요가 있다(VG-VDD1 ≥VthN1). 이에 따라, NMOS 트랜지스터(NM1)는 도통하여, 노드(N3)에 제1 전원 전압(VDD1)이 공급된다. 이로써, PMOS 트랜지스터(PM4, PM51)가 도통한다.

PMOS 트랜지스터(PM1)가 비도통인 경우, 노드(3)에는 PMOS 트랜지스터(PM2)를 통해 제2 전원 전압(VDD2)이 공급된다. 이 때, NMOS 트랜지스터(NM1)는 포화 영역에서 동작한다. 노드(3A)에는 게이트 단자 전압(VG)에서 임계치 전압(VthN1)을 감한 전압(VG-VthN1)이 공급된다. PMOS 트랜지스터(PM1)가 비도통으로 유지되기 위해서는, 노드(3A)에 공급되는 전압(VG-VthN1)과, PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1)에 공급되는 제1 전원 전압(VDD1)과의 전압차가 PMOS 트랜지스터(PM1)의 임계치 전압(VthP1) 미만일 것이 요청된다[(VG-VthN1)-VDD1 < VthP1].

PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM2)에 대해서도 같은 동작이 이루어진다.

도 4의 방책(3)에 따르면,

VthN1 ≤VG-VDD1 < VthP1+VthN1 … (1)

(VthN2 ≤VG-VDD1 < VthP3+VthN2)

의 조건이 만족되면, PMOS 트랜지스터(PM1, PM3)의 도통, 비도통을 제어할 수 있다. 상기한 조건(1)은, 바이어스 전압(VB)이 제2 전원 전압(VDD2)이며, 게이트 단자 전압(VG)으로서 직접 인가되는 경우(VG=VDD2)에는, VthN1 ≤VDD2-VDD1 < VthP1+VthN1이다.

제2 전원 전압(VDD2)이 강압 전압부(71)를 통해 강압 전압(VDN)의 강압을 받아 게이트 단자 전압(VG)으로서 인가되는 경우(VG = VDD2-VDN)에는 VthN1+VDN ≤VDD2-VDD1 < VthP1+VthN1+VDN이 된다.

더욱이, 제1 및 제2 전원 전압(VDD1, VDD2) 이외 그 밖의 전압원이 있는 경우에는 그것을 사용하는 것도 생각된다.

여기서, 전압 강압부(71)나 그 밖의 전압원을 사용함으로써, 게이트 단자 전압(VG)을 낮게 설정할 수 있으면, 보다 낮은 임계치 전압(VthN1)을 갖는 NMOS 트랜지스터를 사용할 수 있다. NMOS 트랜지스터(NM1, NM2)로서 적용 가능한 트랜지스터의 종류를 넓일 수 있다.

PMOS 트랜지스터(PM1, PM3)가 비도통일 때, PMOS 트랜지스터(PM1 또는 PM3)에는 제1 전원 전압(VDD1)으로부터 강압된 전압이 공급되게 된다. PMOS 트랜지스터(PM2, PM4, PM51)와 동일한 임계치 전압을 가지고 PMOS 트랜지스터(PM1, PM3)가 구성되는 경우에도, PMOS 트랜지스터(PM1, PM3)를 비도통으로 제어할 수 있다.

또한, 제1 내지 제3 방책의 어느 경우도, PMOS 트랜지스터(PM2, PM4, PM51)의 임계치 전압에 비해 높은 임계치 전압을 가진 PMOS 트랜지스터(PM1, PM3)가 구성되면, PMOS 트랜지스터(PM1, PM3)의 비도통 제어를 용이하게 행할 수 있다. 특 히, NMOS 트랜지스터(NM1, NM2)를 구비하는 경우에는 바이어스 전압(VB)의 전압 범위를 보다 넓게 할 수 있다.

도 6에 제4 방책을 나타낸다. PMOS 트랜지스터(PM1, PM3)의 드레인 단자에 공급되는 전압에 따라서, 게이트 단자의 전압을 제어하는 구성이다. 아울러, N 웰 전위도 조정한다. PMOS 트랜지스터(PM1, PM3)는 각각에 동일한 회로 구성을 갖출 수 있다. 이하에는 PMOS 트랜지스터(PM1)를 예로 들어 설명한다.

우선, 게이트 전압 제어부(11)에 관해서 설명한다. PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1A)와 드레인 단자(노드 N3) 사이에는 게이트 단자가 제1 전원 전압(VDD1)에 접속되어 있는 PMOS 트랜지스터(PM7)가 접속되어 있다. 제2 전원 전압(VDD2)이 제1 전원 전압(VDD1)보다 임계치 전압 이상 높은 전압인 경우에, PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1A)에 제2 전원 전압(VDD2)을 공급하여 PMOS 트랜지스터(PM1)를 비도통으로 유지하는 기능을 갖고 있다.

또한, 제1 회로군으로부터의 신호는, PMOS/NMOS 트랜지스터(PM5/PM3)를 통해 PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1A)에 입력된다. NMOS 트랜지스터(NM3)의 게이트 단자는 제1 전원 전압(VDD1)과 접속되어 있다. PMOS 트랜지스터(PM5)의 게이트 단자(노드 N11)는 제1 전원 전압(VDD1)이 게이트 단자에 접속되어 있는 PMOS 트랜지스터(PM6)와, 게이트 단자(노드 N13)에 제1 회로군으로부터의 신호 또는 그 동상 신호가 입력되는 NMOS 트랜지스터(NM4)를 통해, PMOS 트랜지스터(PM1)의 드레인 단자(노드 N3)에 접속되어 있다.

여기서, NMOS 트랜지스터(NM4)의 게이트 단자(노드 N13)에는 제1 회로군의 신호로서, 제1 전원 전압(VDD1)의 하이 레벨을 갖는 신호가 입력되는 것 외에, 강압 회로(B11)를 통해 강압된 신호가 입력되는 것도 생각할 수 있다.

더욱이, 게이트 단자(노드 N11)는 NMOS 트랜지스터(NM5)를 통해 기준 전압(VSS)에 접속되어 있다. NMOS 트랜지스터(NM5)의 게이트 단자에는 제1 회로군으로부터의 신호가 인버터 게이트(I11)에 의해 반전되어 입력된다.

제1 회로군으로부터의 신호가 로우 레벨인 경우, 신호가 PMOS/NMOS 트랜지스터(PM5/NM3)를 통해 PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1A)에 공급될 필요가 있다. NMOS 트랜지스터(NM3)에 대해서는, 게이트 단자가 제1 전원 전압(VDD1)에 접속되어 있기 때문에, 입력되는 신호가 제1 전원 전압(VDD1)에 대하여 NMOS 트랜지스터(NM3)의 임계치 전압 이하의 전압 레벨이면 도통한다.

PMOS 트랜지스터(PM5)에 있어서, 게이트 단자는 PMOS/NMOS 트랜지스터(PM6/NM4)를 통해 노드(N3)에 접속되어 있다. NMOS 트랜지스터(NM4)는 게이트 단자에 로우 레벨의 신호가 입력되기 때문에 비도통된다. PMOS 트랜지스터(PM6)도 게이트 단자가 제1 전원 전압(VDD1)에 접속되어 있으며, 노드(N3)가 PMOS 트랜지스터(PM1)의 도통에 따라 제1 전원 전압(VDD1)으로 이행함으로써 비도통으로 되어, 노드(N3)로부터의 경로는 차단된다. 이에 대하여, NMOS 트랜지스터(NM5)에는 게이트 단자에 반전된 하이 레벨의 신호가 입력되기 때문에 도통한다. 이에 따라, PMOS 트랜지스터(PM5)도 도통된다. 노드(N1A)에 로우 레벨의 신호가 공급되어, PMOS 트랜지스터(PM1)는 도통한다.

제1 회로군으로부터의 신호가 하이 레벨인 경우, 노드(N3)의 전압 레벨은 PMOS 트랜지스터(PM2)의 도통에 의해 제2 전원 전압(VDD2)까지 상승한다.

노드(N3)에 공급되는 제2 전원 전압(VDD2)의 전압 레벨에 대한, 노드(N1A) 및 노드(N11)의 전압 레벨의 특성을 도 7 및 도 8에 각각 도시한다. 여기서, NMOS 트랜지스터(NM5)는 게이트 단자에 로우 레벨 전압이 공급되기 때문에 비도통된다. 또한, PMOS 트랜지스터(PM1, PM6, PM7)는 동일한 임계치 전압(VthP)을 갖게 된다. 노드(N13)에 제1 전원 전압(VDD1)의 전압 레벨이 공급되는 것으로 보고 설명한다.

노드(N3)의 전압 V(N3)가 제1 전원 전압(VDD1)에 PMOS 트랜지스터(PM6)의 임계치 전압(VthP)을 더한 전압 미만인 경우[V(N3) < VDD+VthP], PMOS 트랜지스터(PM6)는 비도통인 바, NMOS 트랜지스터(NM4)는 포화 영역에서 도통한다. 따라서, 노드(N11)에는 제1 전원 전압(VDD1)에서 NMOS 트랜지스터(NM4)의 임계치 전압(VthN)을 감한 전압이 공급된다[V(N11) = VDD1-VthN](도 7의 (I)). 여기서, PMOS 트랜지스터(PM5)에 비해 NMOS 트랜지스터(NM4)가 높은 임계치 전압(VthN)을 갖는다고 한다면, PMOS 트랜지스터(PM5)는 도통한다.

상기한 설명에서는, 노드(N13)의 전압 V(N13)로서 제1 전원 전압(VDD1)이 공급되는 것으로 설명하였지만, 전압 V(N13)는 강압 회로(B11)를 통해 강압된 전압으로 할 수도 있다. 이 경우, 노드(N11)에는 더욱 강압된 전압[V(N13)-VthN]이 공급되어(도 7의 (II)), PMOS 트랜지스터(PM5)의 임계치 전압에 비해 NMOS 트랜지스터(NM4)의 임계치 전압이 동등하거나 또는 낮은 경우에도, PMOS 트랜지스터(PM5)를 도통시킬 수 있다.

또한, PMOS 트랜지스터(PM7)도 비도통이며, 노드(N3)에 공급되는 제2 전원 전압(VDD2)이 노드(N1A)에 공급되는 일은 없다.

따라서, PMOS 트랜지스터(PM1)의 게이트 단자(노드 N1A)에는 PMOS 트랜지스터(PM5)를 통해 제1 회로군으로부터 하이 레벨의 신호가 공급된다. 통상, 이 신호는 제1 전원 전압(VDD1)의 전압 레벨을 갖는다(도 8). PMOS 트랜지스터(PM1)는 게이트·드레인 단자 사이에 인가되는 전압차가 임계치 전압 미만이 되어, 비도통으로 유지된다. 노드(N3)에서 제1 전원 전압(VDD1)으로의 전류 경로가 형성되는 일은 없다.

노드(N3)의 전압 V(N3)가 제1 전원 전압(VDD1)에 PMOS 트랜지스터(PM6)의 임계치 전압(VthP)을 더한 전압 이상인 경우[V(N3) ≥VDD+VthP], PMOS 트랜지스터(PM6)는 임계치 전압(VthP) 이상의 전압이 인가되어 도통하고, 노드(N11)는 노드(N3)와 도통한다[V(N11) = V(N3)](도 7). 전압 V(N11)는 제2 전원 전압(VDD2)으로 되어, PMOS 트랜지스터(PM5)는 비도통된다. 한편, 동일한 임계치 전압(VthP)을 갖는 PMOS 트랜지스터(PM7)는 도통하여, 노드(N1A)가 노드(N3)와 도통한다(V(N1A) = V(N3))(도 8). 전압 V(N1A)는 제2 전원 전압(VDD2)이 된다. PMOS 트랜지스터(PM1)는 게이트 단자와 드레인 단자가 동전위가 되어 비도통으로 유지된다. 노드 N3에서 제1 전원 전압(VDD1)으로의 전류 경로가 형성되는 일은 없다.

이상에 설명한 바와 같이, 제4 방책에 따른 게이트 전압 제어부(11)(도 6)에 따르면, PMOS 트랜지스터(PM1(PM3))가 비도통일 경우 드레인 단자(노드 N3(N4))에 제2 전원 전압(VDD2)이 직접 인가되더라도, 제1 전원 전압(VDD1)에 대한 제2 전원 전압(VDD2)의 전압치에 따라서 게이트 단자(노드 N1A)에 인가하는 전압을 전환할 수 있어, PMOS 트랜지스터(PM1(PM3))는 비도통으로 유지된다. 드레인 단자(노드 N3(N4))에서 제1 전원 전압(VDD1)으로 향하여 불필요한 전류 경로가 형성되는 일은 없어, 불필요한 전류 소비를 방지할 수 있다. 게이트 단자(노드 N1A)에 인가하는 전압의 전환은 PMOS 트랜지스터(PM1(PM3))와, PMOS 트랜지스터(PM6, PM7)의 임계치 전압(VthP)을 같게 해 두면, 드레인 단자(노드 N3(N4))의 전압에 의해 PMOS 트랜지스터(PM1(PM3))가 드레인 단자측에서 제1 전원 전압측으로 도통하기 시작하는 전압으로 전환할 수 있다.

또한, PMOS 트랜지스터(PM1(PM3))의 비도통의 유지는 PMOS 트랜지스터(PM1(PM3))와, PMOS 트랜지스터(PM2, PM4, PM51)의 임계치 전압이 다름에 상관없이 안정적으로 이루어질 수 있다.

제1 회로군으로부터의 신호의 노드(N1A)로의 전파 제어는 PMOS 트랜지스터(PM5)의 도통 제어로써 행할 수 있다. 노드(N1A)에 공급되는 제2 전원 전압(VDD2)은 PMOS 트랜지스터(PM5)가 비도통됨으로써 제1 회로군에 인가되는 일은 없다. 더욱이, NMOS 트랜지스터(NM3)의 포화 영역 동작에 의해, 제1 회로군에 인가되는 전압은 제1 전원 전압(VDD1)에서 임계치 전압을 감한 전압으로 제한되어 과전압이 인가되는 일은 없다.

이어서, N 웰 전위 제어부(9)에 대해서 설명한다. 도 6에 도시한 바와 같이, 레벨 변환 회로(1) 중 하이측의 레벨 변환부(4) 및 게이트 전압 제어부(11)에서, 전원 전압은 제1 전원 전압(VDD1)이며, N 웰 전위도 제1 전원 전압(VDD1)을 바이어스하는 것이 일반적이다. 그러나, PMOS 트랜지스터(PM1(PM3), PM5 내지 PM7)에 대 해서는, 노드(N3, N1A)에 제2 전원 전압(VDD2)이 공급될 때, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)과의 전압차에 따라서는, P형의 드레인 단자로부터 N 웰(NW)로 향해서 순바이어스된 접합을 통해 순방향 전류가 흘러 버리는 경우가 있다. 이 동작을 피하기 위해서 N 웰 전위를 제어할 필요가 있다.

도 9에 도시하는 제1 구체예의 N 웰 전위 제어부(9A)는 소스 단자가 제1 전원 전압(VDD1)에 접속되고, 드레인 단자 및 백 게이트 단자가 N 웰(NW)에 접속되는 PMOS 트랜지스터(PM8A)와, 소스 단자가 노드(N3)에 접속되고, 드레인 단자 및 백 게이트 단자가 N 웰(NW)에 접속되며, 또한 게이트 단자가 제1 전원 전압(VDD1)에 접속되는 PMOS 트랜지스터(PM9A)를 구비한다.

PMOS 트랜지스터(PM8A)는 게이트 단자(노드 P1)에 접속되는 PMOS 트랜지스터 제어부에 의해 도통·비도통이 제어된다.

PMOS 트랜지스터 제어부는 NMOS 트랜지스터(NM6A), PMOS 트랜지스터(PM10A), 그리고, 필요에 따라서 제1 전압 강압부(91)를 구비한다. NMOS 트랜지스터(NM6A)는 드레인 단자가 노드(N3)에 접속되고, 소스 단자가 제1 전압 강압부(91)를 통해 PMOS 트랜지스터(PM8A)의 게이트 단자(노드 P1)에 접속되고, 게이트 단자가 제1 전원 전압(VDD1)에 접속되어 있다. PMOS 트랜지스터(PM10A)는 소스 단자가 노드(N3)에 접속되고, 드레인 단자가 PMOS 트랜지스터(PM8A)의 게이트 단자에 접속되고, 백 게이트 단자는 N 웰(NW)에 접속되고, 게이트 단자가 제1 전원 전압(VDD1)에 접속되어 있다.

제1 전압 강압부(91)는 NMOS 트랜지스터(NM6A)의 소스 단자로부터의 전압을 강압하여, PMOS 트랜지스터(PM8A)의 게이트 단자(노드 P1)에 공급한다.

도 9는 또한 제1 전압 강압부(91)의 구체예를 도시하고 있다. 구체예(A)는 소정수의 다이오드를 직렬 접속하여 강압한다. 다이오드의 소정수를 적절히 설정함으로써, PMOS 트랜지스터(PM8A)를 도통할 때는, PMOS 트랜지스터(PM8A)의 게이트 단자(노드 P1)에, 제1 전원 전압(VDD1)으로부터 임계치 전압을 감한 전압 이하의 전압이 공급된다. 구체예(B)는 NMOS 트랜지스터(NM6A)의 소스 단자의 전압을 저항 소자로써 분압한다. 분압비를 적절히 설정해 주면, PMOS 트랜지스터(PM8A)의 게이트 단자(노드 P1)에, 제1 전원 전압(VDD1)으로부터 임계치 전압을 감한 전압 이하의 전압이 공급된다.

도 10에 도시하는 제2 구체예의 N 웰 전위 제어부(9B)는 PMOS 트랜지스터 제어부에 대해서, 제1 구체예(9A)(도 9)의 제1 전압 강압부(91) 대신에 제2 전압 강압부(92)를 구비한다.

PMOS 트랜지스터 제어부에 있어서, NMOS 트랜지스터(NM6B)는 소스 단자가 PMOS 트랜지스터(PM8B)의 게이트 단자(노드 P1)에 직접 접속되는 동시에, 게이트 단자가 제2 전압 강압부(92)를 통해 제1 전원 전압(VDD1)에 접속되어 있다.

제2 전압 강압부(92)는 제1 전원 전압(VDD1)을 강압하여 NMOS 트랜지스터(NM6B)의 게이트 단자를 바이어스한다. 이에 따라, NMOS 트랜지스터(NM6B)의 소스 단자에 적절히 강압된 전압이 출력되어 노드(P1)에 공급할 수 있다.

도 10에 도시하는 제2 전압 강압부(92)의 구체예는, 제1 전압 강압부(91)의 구체예와 마찬가지다. 소정수의 다이오드를 직렬 접속함으로써(구체예(A)), 또 제1 전원 전압(VDD1)을 저항 소자에 의해 분압함으로써(구체예(B)), 강압된 전압을 얻을 수 있다.

도 11는 N 웰 전위 제어부(9A, 9B)(도 9, 도 10)에서, 노드(N3)의 전압 V(N3)에 대하여, N 웰(NW)의 전위 V(NW)의 전환 파형을 PMOS 트랜지스터(PM8A)의 게이트 단자 전압 V(P1)와 함께 나타낸다. 도 11는 NMOS/PMOS 트랜지스터의 임계치 전압이 대략 같은 경우(VthN ≒ VthP)를 예로 하여 도시하고 있다.

전압 V(N3)가 제1 전원 전압(VDD1)에 임계치 전압(VthP)을 더한 전압 이상인 경우[V(N3) ≥VDD1+VthP]에는, PMOS 트랜지스터(PM10A, PM10B)가 도통하고, 전압 V(P1)를 전압 V(N3)에 바이어스하여 제2 전원 전압(VDD2)으로서, PMOS 트랜지스터(PM8A, PM8B)는 비도통된다. 한편, PMOS 트랜지스터(PM9A, PM9B)는 도통하여, N 웰 전위 V(NW)는 전압 V(N3)가 된다. 즉, 제2 전원 전압(VDD2)이 된다.

전압 V(N3)가 제1 전원 전압(VDD1)에 임계치 전압(VthP)을 더한 전압 미만으로 강압하면[V(N3)<VDD1+VthP], PMOS 트랜지스터(PM9A, PM10A, PM9B, PM10B)는 비도통된다. 한편, NMOS 트랜지스터(NM6A, NM6B)는 도통한다.

전압 V(N3)가 NMOS 트랜지스터(NM6A, NM6B)의 게이트 단자의 전압에서 임계치 전압(VthN)을 감한 전압으로 강압할 때까지는, NMOS 트랜지스터(NM6A, NM6B)는 포화 동작을 하기 때문에, 소스 단자의 전압은 게이트 단자의 전압에서 임계치 전압(VthN)을 감한 전압으로 대략 고정된다. 그 이상으로 강압하면, NMOS 트랜지스터(NM6A, NM6B)는 선형 동작하여 도통하게 되어, NMOS 트랜지스터(NM6A, NM6B)의 소스 단자에는 전압 V(N3)가 그대로 출력된다.

여기서, NMOS 트랜지스터(NM6A, NM6B)의 게이트 단자에 공급되는 전압은 제1 전원 전압(VDD1)(도 9), 또는 제1 전원 전압(VDD1)으로부터 강압된 전압(도 10)이다. 이 전압이 직접(도 10) 또는 강압되어(도 9), PMOS 트랜지스터(PM8A, PM8B)의 게이트 단자(노드 P1)에 공급된다. 제1 및 제2 전압 강압부(91, 92)가 없는 경우에, 제1 전원 전압(VDD1)으로부터 NMOS 트랜지스터(NM6A, NM6B)의 임계치 전압(VthN)을 감한 전압이 되는 것을 상한으로 하여, 노드 P1의 전압 V(P1)가 설정된다.

NMOS 트랜지스터(NM6A, NM6B)와 PMOS 트랜지스터(PM8A, PM8B)의 임계치 전압이 대략 같다면, PMOS 트랜지스터(PM8A, PM8B)는 게이트·소스 사이의 전위차가 임계치 전압(VthP) 이상으로 인가되게 된다. 도통하여 N 웰(NW)에 제1 전원 전압(VDD1)이 공급된다.

또한, NMOS 트랜지스터(NM6A, NM6B)와 PMOS 트랜지스터(PM8A, PM8B)의 임계치 전압이 다른 경우에도, 제1 또는 제2 전압 강압부(91, 92)의 적어도 어느 한 쪽을 구비함으로써, 노드(P1)의 전압 V(P1)를 충분히 강압하여, PMOS 트랜지스터(PM8A, PM8B)를 도통할 수 있다.

도 12에 도시하는 제3 구체예의 N 웰 전위 제어부(9C)에서는, 제1, 제2 구체예(9A, 9B)(도 9, 도 10)에 있어서, PMOS 트랜지스터 제어부에 의해 PMOS 트랜지스터(PM8A, PM8B)를 제어하여, PMOS 트랜지스터(PM9A, PM9B)의 게이트 단자를 제1 전원 전압(VDD1)에 접속한 접속 관계를 역전시킨 구성이다. 즉, NMOS 트랜지스터(NM6C) 및 PMOS 트랜지스터(PM10C)를 PMOS 트랜지스터(PM9C)의 게이트 단자(노드 P2)와 제1 전원 전압(VDD1) 사이에 구비하여, NMOS 트랜지스터(NM6C)의 게이트 단자를 노드(N3)에 접속한다. 또한, PMOS 트랜지스터(PM8C, PM10C)의 게이트 단자는 노드(N3)에 접속한다. 이 경우, 제1 전압 강압부(91), 제2 전압 강압부(92)에 대해서는 제1, 제2 구체예(9A, 9B)와 같은 식으로 접속할 수 있다. 즉, 제1 전압 강압부(91)를 NMOS 트랜지스터(NM6C)와 노드(P2) 사이에 구비할 수 있다. 제2 전압 강압부(92)는 NMOS 트랜지스터(NM6C)의 게이트 단자와 노드(N3) 사이에 접속될 수 있다.

제3 구체예(9C)에 대해서, 전압 V(N3)에 대한 N 웰 전위 V(NW) 및 노드(P2)의 전압 V(P2)의 관계를 도시한 파형을 도 13에 도시한다. 제1, 제2 전압 강압부(91, 92)를 구비하지 않는 경우에는 전압 V(N3)가 제1 전원 전압(VDD1)에 임계치 전압(VthN)을 더한 전압 미만에서, NMOS 트랜지스터(NM6C)가 포화 동작한다. PMOS 트랜지스터(PM9C)의 게이트 단자(노드 P2)의 전압 V(P2)는 전압 V(N3)에서 임계치 전압(VthN)을 감한 전압이 공급된다. NMOS/PMOS의 양 임계치 전압이 대략 같다고 할 때(VthN ≒ VthP), PMOS 트랜지스터(PM9C)가 도통하여, N 웰 전위 V(NW)를 전압 V(N3)로 한다. 이 때의 전압 V(N3)는 제2 전원 전압(VDD2)이기 때문에, N 웰 전위 V(NW)도 제2 전원 전압(VDD2)이 된다.

전압 V(N3)가 제1 전원 전압(VDD1)에 임계치 전압(VthN)을 더한 전압 이상이 되면, NMOS 트랜지스터(NM6C)는 선형 동작한다. PMOS 트랜지스터(PM9C)의 게이트 단자(노드 P2)에는 제1 전원 전압(VDD1)이 공급된다. PMOS 트랜지스터(PM9C)가 도통되어, N 웰(NW)에는 전압 V(N3), 즉 제2 전원 전압(VDD2)이 공급된다.

한편, 제1, 제2 전압 강압부(91, 92)를 갖춘 경우의 작용·효과는 제1, 제2 구체예(9A, 9B)의 경우와 마찬가지이기 때문에, 여기서의 설명은 생략한다. 여기서, 제1 전압 강압부(91)에 의한 전압 강하의 효과에 따르면, 전압 V(N3)가 제1 전원 전압(VDD1)에 임계치 전압(VthN)을 가산한 전압 이상의 전압에 있어서는, 제1 전원 전압(VDD1)에서 제1 전압 강압부(91)에 의해 강압된 전압 레벨로 전압 V(P2)가 설정되고(도 13의 (II)), 제2 전압 강압부(92)에 의한 전압 강하의 효과에 따르면, 전압 V(P2)는 제1 전원 전압(VDD1)에서 제2 전압 강압부(92)에 의해 강압된 전압 레벨을 감하고, 또 임계치 전압(VthN)을 감한 전압 레벨로 설정된다(도 13의 (I)).

이상에 설명한 바와 같이, N 웰 전위 제어부의 제1, 제2 구체예(도 9, 도 10) 및 제3 구체예(도 12)에 따르면, 제1 전압 강압부(91)를 구비하면, NMOS 트랜지스터(NM6A) 내지 PM6C의 소스 단자로부터 출력되는 전압을 강압시킬 수 있다.

제2 전압 강압부(92)를 구비하면, NMOS 트랜지스터(NM6A 내지 PM6C)에 있어서, 게이트 단자에 인가하는 소정의 전압을 제1 전원 전압(VDD1)보다 강압시킬 수 있어, 포화 동작하는 소스 단자의 전압치를 강압시킬 수 있다.

제1 또는 제2 전압 강압부(91, 92)에 의해, 노드(P1, P2)에 공급되는 전압이 제1 전원 전압(VDD1)으로부터, 임계치 전압(VthN) 및 강압 전압을 감한 전압까지 강압될 수 있다. 더욱이, 제1 전압 강압부(91)에 의한 강압은 일정 전압치가 되기 때문에, NMOS 트랜지스터(NM6A 내지 NM6C)가 선형 동작을 하는 영역에 있어서도, 소정 전압을 강압할 수 있다.

제1 전압 강압부(91)와 제2 전압 강압부(92)를 함께 구비하게 되면, 각각의 강압이 가산되어, PMOS 트랜지스터(PM8A, PM8B, PM9C)의 도통시에 게이트 단자(노드 P1, P2)에 인가되는 전압 V(P1), V(P2)를 유효하게 강압시킬 수 있다. 제1 전압 강압부(91)와 제2 전압 강압부(92)는 양자를 함께 구비하더라도 각각을 단독으로 구비하더라도 동일한 효과를 발휘할 수 있다.

PMOS 트랜지스터(PM1(PM3), PM5 내지 PM7)의 N 웰(NW)의 전위 V(NW)는 노드 N3(N4)에 인가되는 전압 V(N3)(V(N4))에 따라서 제어된다. V(N3)(V(N4)) < VDD1+VthP인 경우에는 제1 전원 전압(VDD1)에, V(N3)(V(N4)) ≥ VDD1+VthP인 경우에는 전압 V(N3)(V(N4))에, 잘린 곳 없이 바이어스된다. 이에 따라, N 웰(NW)이 부유 상태가 되는 일은 없다. 또한, 드레인 단자와의 접합 사이에서 순바이어스가 인가되는 일도 없다. 따라서, 제1 회로군(3)에서 제2 회로군(5)으로의 레벨 변환시, N 웰(NW)의 전위 V(NW)가 확실하게 설정되는 동시에, 불필요한 순바이어스 전류가 흐르는 일도 없다. 안정된 회로 동작을 저소비 전류로 얻을 수 있다.

도 14는 실시형태의 레벨 변환 회로(1) 중 로우측의 레벨 변환부(6)의 구체예를 도시하고 있다. 제1 전원 전압(VDD1)의 진폭을 갖는 입력 신호(IN)를, 바이어스 전압(VB)의 진폭을 갖는 신호로 레벨 변환한다.

입력 신호(IN)는 PMOS 트랜지스터(PM62) 및 NMOS 트랜지스터(NM62)로 구성되는 인버터 게이트와, NMOS 트랜지스터(NM61)와의 게이트 단자에 입력된다. 인버터 게이트의 출력 단자는 NMOS 트랜지스터(NM63)의 게이트 단자에 접속되어 있다. NMOS 트랜지스터(NM61, NM63)는 소스 단자가 기준 전압(VSS)에 접속되는 동시에, 드레인 단자는 각각, PMOS 트랜지스터(PM61, PM63)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(PM61, PM63)의 게이트 단자는 서로 다른 트랜지스터의 드레인 단자에 접속되고, 소스 단자는 함께, 필요에 따라서 강압부(71)를 통해 바이어스 전압(VB)에 접속되어 있다. PMOS 트랜지스터(PM63)와 NMOS 트랜지스터(NM63)와의 접속점으로부터 레벨 변환된 신호가 출력된다.

하이 레벨의 입력 신호(IN)가 입력된다고 할 때, NMOS 트랜지스터(NM61)가 도통하여 PMOS 트랜지스터(PM63)의 게이트 단자 전압을 기준 전압(VSS)으로 함으로써, PMOS 트랜지스터(PM63)가 도통한다. 또한, 인버터 게이트에 의해 반전된 로우 레벨의 신호가 NMOS 트랜지스터(NM63)의 게이트 단자에 입력되어, NMOS 트랜지스터(NM63)는 비도통된다. 따라서, 출력되는 신호는 PMOS 트랜지스터(PM63)를 통해 바이어스 전압(VB) 또는 그 강압 전압이 된다. 여기서, 출력되는 신호는 PMOS 트랜지스터(PM61)의 게이트 단자에 입력되어, PMOS 트랜지스터(PM61)를 비도통시킨다.

입력 신호(IN)로서, 기준 전압(VSS)의 로우 레벨 신호가 입력된다고 상정하면, 이 경우에는, NMOS 트랜지스터(NM61)가 비도통되어, PMOS 트랜지스터(PM63)의 게이트 단자에서 기준 전압(VSS)으로의 경로는 차단된다. 한편, 인버터 게이트에 의해 반전된 하이 레벨의 신호가 NMOS 트랜지스터(NM63)의 게이트 단자에 입력되기 때문에, NMOS 트랜지스터(NM63)는 도통한다. 따라서, 출력되는 신호는 NMOS 트랜지스터(NM63)를 통해 기준 전압(VSS)이 된다. 출력되는 신호는 PMOS 트랜지스터(PM61)의 게이트 단자에 입력되어, PMOS 트랜지스터(PM61)가 도통하여, PMOS 트랜지스터(PM63)를 비도통으로 유지한다.

출력되는 신호의 하이 레벨은 바이어스 전압(VB) 또는 그 강압 전압이다. 이 전압 레벨을 제1 전원 전압(VDD1)보다 높은 전압 레벨로 함으로써, NMOS 트랜지스터(NM51)는 게이트 단자가 깊게 바이어스되는 곳이라도, 구동 능력의 향상에 따른 고속 동작을 기대할 수 있다.

본 발명에 따르면, 제1 전원 전압으로 동작하는 제1 회로군과, 제1 전원 전압보다 고전압의 제2 전원 전압으로 동작하는 제2 회로군과의 사이에서 신호를 인터페이스할 때, 제1 전원 전압과 제2 전원 전압에 의해 끼워진 전원으로 동작하는 레벨 변환 회로를 구비함으로써, 정상적인 전류 소비를 동반하지 않고서 레벨 변환을 하는 것이 가능한 반도체 장치를 제공할 수 있다.

Claims

반도체 장치로서,

전원으로서 기준 전압과 제1 전원 전압 사이에서 동작하는 제1 회로군과,

전원으로서 상기 기준 전압과 상기 제1 전원 전압에 비해 높은 전압 레벨을 갖는 제2 전원 전압 사이에서 동작하는 제2 회로군과,

상기 제2 회로군의 입력단에서 상기 제2 전원 전압의 출력을 제어하는 제1 도전형의 전압 제어형 하이-사이드 소자와,

상기 제1 회로군에서 상기 제2 회로군으로의 상호 연결로써 제공되고, 전원으로서 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 동작하여, 상기 전압 제어형 하이-사이드 소자를 도통 제어하는 레벨 변환 회로

를 포함하고,

상기 레벨 변환 회로는,

상기 전압 제어형 하이-사이드 소자와 상기 제1 전원 전압 사이에 제공되어, 상기 전압 제어형 하이-사이드 소자가 도통할 때, 상기 제1 전원 전압을 상기 전압 제어형 하이-사이드 소자에 공급하는 제1 도전형의 전압 제어형 제1 소자와,

상기 전압 제어형 하이-사이드 소자와 상기 제2 전원 전압 사이에 구비되어, 상기 전압 제어형 하이-사이드 소자가 비도통할 때, 상기 제2 전원 전압을 상기 전압 제어형 하이-사이드 소자에 공급하는 제1 도전형의 전압 제어형 제2 소자를 구비하는 것인, 반도체 장치.
제1항에 있어서, 상기 레벨 변환 회로는 상기 전압 제어형 제1 소자를 통해 상기 제1 회로군과 상호 연결되는 것인, 반도체 장치.
제1항에 있어서, 상기 레벨 변환 회로는,

상기 전압 제어형 제2 소자와 상기 제1 전원 전압 사이에 제공되어, 상기 전압 제어형 제2 소자가 도통할 때, 상기 제1 전원 전압을 상기 전압 제어형 제2 소자에 공급하는 제1 도전형의 전압 제어형 제3 소자와,

상기 전압 제어형 제2 소자와 상기 제2 전원 전압 사이에 제공되어, 상기 전압 제어형 제2 소자가 비도통할 때, 상기 제2 전원 전압을 상기 전압 제어형 제2 소자에 공급하는 제1 도전형의 전압 제어형 제4 소자를 더 포함하는 것인, 반도체 장치.
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반도체 장치로서,

전원으로서 기준 전압과 제1 전원 전압 사이에서 동작하는 제1 회로군과,

전원으로서 상기 기준 전압과 상기 제1 전원 전압에 비해 높은 전압 레벨을 갖는 제2 전원 전압 사이에서 동작하는 제2 회로군과,

게이트 단자로의 상기 제1 전원 전압의 공급에 의해 도통하여 상기 제2 전원 전압을 출력하는, 상기 제2 회로군의 입력단에 구비되는 출력 PMOS 트랜지스터와,

상기 제1 회로군에서 상기 제2 회로군으로의 상호 연결로써 제공되고, 전원으로서 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 동작하여, 상기 출력 PMOS 트랜지스터를 도통 제어하는 레벨 변환 회로를 포함하고,

상기 레벨 변환 회로는,

상기 제1 전원 전압에서부터 상기 출력 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자로의 상기 제1 회로군으로부터의 제1 신호의 공급에 의해 도통 제어되는 제1 PMOS 트랜지스터와,

상기 제2 전원 전압에서부터 상기 출력 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자로의 상기 제1 전원 전압의 공급에 의해 도통하는 제2 PMOS 트랜지스터와,

상기 제1 전원 전압에서부터 상기 제2 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자로의 상기 제1 회로군으로부터의 제2 신호의 공급에 의해 도통 제어되는 제3 PMOS 트랜지스터와,

상기 제2 전원 전압에서부터 상기 제2 PMOS 트랜지스터의 게이트 단자에 이르는 경로 내에 배치되어, 게이트 단자로의, 상기 제1 또는 제2 PMOS 트랜지스터를 통해 상기 제1 또는 제2 전원 전압의 공급에 의해 도통 또는 비도통하는 제4 PMOS 트랜지스터를 구비하고,

상기 제1 및 제3 PMOS 트랜지스터는 어느 한 쪽이 도통으로 제어되는 것인, 반도체 장치.
제6항에 있어서, 상기 제1 신호와 상기 제2 신호는 서로 반전된 논리 신호인 것인, 반도체 장치.
제6항에 있어서, 상기 제1 PMOS 트랜지스터에서 상기 제2 PMOS 트랜지스터로 이르는 경로 중, 상기 출력 PMOS 트랜지스터의 게이트 단자 또는 상기 게이트 단자에의 분기점에 이르기까지의 경로 내에 배치되는 제1 NMOS 트랜지스터와,

상기 제3 PMOS 트랜지스터에서 상기 제4 PMOS 트랜지스터에 이르는 경로 중, 상기 제2 PMOS 트랜지스터의 게이트 단자 또는 상기 게이트 단자로의 분기점에 이르기까지의 경로 내에 배치되는 제2 NMOS 트랜지스터를 포함하고,

상기 제1 또는 제2 NMOS 트랜지스터는,

상기 게이트 단자에 정상적으로 소정의 바이어스 전압이 인가되고,

상기 제1 또는 제2 신호에 의해, 상기 제1 또는 제3 PMOS 트랜지스터가 도통할 때, 도통하고,

상기 제1 또는 제2 신호에 의해, 상기 제1 또는 제3 PMOS 트랜지스터가 비도통의 제어를 받을 때, 상기 제1 또는 제2 NMOS 트랜지스터의 드레인 단자의 전압을 강압하여 상기 제1 또는 제3 PMOS 트랜지스터에 공급하는 것인, 반도체 장치.
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제6항에 있어서, 상기 제1 및 제3 PMOS 트랜지스터는 상기 출력 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터에 비해, 깊은 임계치 전압을 갖는 것인, 반도체 장치.
제6항에 있어서, 상기 제1 및 제3 PMOS 트랜지스터의 각각의 게이트 단자에 제공되고, 상기 제1 또는 제3 PMOS 트랜지스터의 각 게이트 단자에 인가되는 전압을,

상기 제1 또는 제3 PMOS 트랜지스터의 드레인 단자에 인가되는 상기 제2 전원 전압이 상기 제1 전원 전압에 제1 소정 전압을 더한 전압 이상의 전압인 경우에는 상기 제2 전원 전압으로 설정하고, 또는

상기 제1 또는 제3 PMOS 트랜지스터의 드레인 단자에 인가되는 상기 제2 전원 전압이 상기 제1 전원 전압에 제1 소정 전압을 더한 전압 미만의 전압인 경우에는 상기 제1 전원 전압으로 설정하는 게이트 전압 제어부를 더 포함하는 것인, 반도체 장치.
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제6항에 있어서, 상기 제2 전원 전압이 드레인 단자에 인가될 때의, 상기 제1, 및 제3 PMOS 트랜지스터의 N 웰 전위를,

상기 제2 전원 전압이 상기 제1 전원 전압에 제2 소정 전압을 더한 전압 이상의 전압인 경우에는 상기 제2 전원 전압으로,

상기 제2 전원 전압이 상기 제1 전원 전압에 제2 소정 전압을 더한 전압 미만의 전압인 경우에는 상기 제1 전원 전압으로 설정하는 N 웰 전위 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
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제6항에 있어서, 상기 제2 전원 전압이 드레인 단자에 인가될 때의, 상기 제1, 및 제3 PMOS 트랜지스터의 N 웰 전위를, 상기 제2 전원 전압으로 설정하는 N 웰 전위 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
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