JPS6269719A - レベル変換論理回路 - Google Patents

レベル変換論理回路

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JPS6269719A
JPS6269719A JP60208855A JP20885585A JPS6269719A JP S6269719 A JPS6269719 A JP S6269719A JP 60208855 A JP60208855 A JP 60208855A JP 20885585 A JP20885585 A JP 20885585A JP S6269719 A JPS6269719 A JP S6269719A
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JP
Japan
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turned
input
output
mos transistor
gate
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JP60208855A
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English (en)
Inventor
Kazunori Tsugaru
一範 津軽
Yasuhiro Sugimoto
泰博 杉本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

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  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術的分野〕 この発明は、ある電圧振幅を更に大きい電圧振幅に変換
するレベル変換論理回路に関する。
［発明の技術的背景とその問題点〕 従来のレベル変換回路は、第３図に示す如く、ＴＴＬイ
ンバータ回路２とエミッタ接地バイポーラトランジスタ
回路３て構成されていた。入力端子にＴＴＬレベル「１
」の論理信号（振幅０−ｖｃｃｌ［Ｖｌ）が入力される
とパイボーラトランジスタＱ１はＯＦＦ、バイポーラト
ランジスタＱ２はＯＮするので第１の電源Ｖｃｃｌから
の電流がＱ２のコレクタからエミッタへと流れ、バイポ
ーラトランジスタＱ３もＯＮする。これによりＴＴＬイ
ンバータ回路２の出力は０レベルとなる。
論理信号「０」かエミッタ接地のトランジスタＱ４に入
るとＱ４は０ＦＦＬ、Ｑ４のコレクターエミッタ間が高
抵抗となるので出力端子には、第２の電源Ｖｃｃ２のレ
ベルの信号があられれる。
また入力端子に「０」の論理信号が入力されるとＱｌは
ＯＮ、、Ｑ２はＯＦＦするのでＱ３もＯＦＦし、ＴＴＬ
インバータ回路２の出力にはＶ、ｃｃｌのレベル信号が
あられれる。これによりＱ４はＯＮしてＱ４のコレクタ
ーエミッタ間は導通状態となり、出力端子は０レベルと
なる。
以上のようにして従来は、Ｑ−Ｖｃｃｌの振幅を持つ入
力信号からＱ−Ｖｃｃ２の振幅を持つ信号へのレベル変
換を行なっていたか、上記の通り、バイポーラトランジ
スタを用いているため＠繁に電流が流れ、その分消費電
力が大きく、面積を広くとってしまうという欠点があっ
た。
また、電源電圧の異なる回路を直接接続する場合、それ
ぞれの回路のしきい電圧が異なるために前段回路が動作
しても後段回路が動作しないというように安定した動作
が得られなかった。
〔発明の目的〕
この発明は、コンピュータ本体内でＣＰＵの駆動などに
必要なＴＴＬレベル信号をその周辺機器（プリンタなと
）の駆動に必要な更に高いレベルの信号へ低消費電力で
変換できるインタフェース回路を提供することを目的と
する。
〔発明の概要〕
この発明によるレベル変換回路はＣＭＯＳインバータ回
路と、出力回路部分から構成されている。
入力端子は、２個の異なるチャネルのＭＯ３Ｉ−ランジ
スタからなるＣ　Ｍ　ＯＳインバー２日路に接続され、
一方のＭＯＳトランジスタは、第１の電源（Ｖｃｃｌ）
に他方のＭＯＳトランジスタは、第２の電源（ｅａｒｔ
ｈ　）に接続されている。ＣＭ　ＯＳインバータ回路の
出力は、出力回路を通して出力される。すなわち、ＣＭ
ＯＳインバータ回路の出力は、第１のＮチャネルＭＯＳ
トランジスタのゲートに接続され、このトランジスタの
ソースは前記第２の電源に、ドレインは第１のＰチャネ
ルＭＯＳトランジスタのドレインとゲート及び第２のＰ
チャネルＭＯＳトランジスタのゲートに接続されている
。第１、第２のＰチャネルＭＯＳトランジスタのソース
は、それぞれ第３の電源（Ｖｃｃ２）に接続されている
。また、入力端子は第２のＮチャネルＭＯＳトランジス
タのゲートにも接続され、このソースは前記第２の電源
にドレインは第２ＰチャネルＭＯ３）ランジスタのドレ
インとともに出力端子に接続されている。
以」二の構成により、電源電圧の異なる回路系を容易に
接続し、ＣＭＯ３による低消費電力のレベル変換が可能
となる。
〔発明の実施例〕
この発明の実施例を第１図に示す。入力端子は、ＣＭＯ
Ｓインバータ回路１を構成するＰチャネルＭＯＳトラン
ジスタＱｌｌとＮチャネルＭＯ８）ランジスタＱ１２の
ゲート及びＮチャネルＭＯ８Ｉ−ランジスタＱ１６のゲ
ートに接続されている。Ｑｌ２のソースは、接地され、
ドレインはＱＬＩのドレインに接続され、Ｑｌｌのソー
スは電圧Ｖｃ、ｃｌ［Ｖ］の電源に接続されている。Ｃ
ＭＯＳインバータ回路の出力端子は、しきい値がおよそ
１　〔ｖ〕のＭＯＳトランジスタＱ１３のゲートに接続
され、Ｑｌ３のドレインは、ＰチャネルＭＯＳトランジ
スタＱ１４のドレインとゲート及びＰチャネルＭＯＳト
ランジスタＱ１５のゲートに接続されている。Ｐチャネ
ルＭＯＳトランジスタＱ１４、Ｑｌ５のソースは、入力
段電源電圧（Ｖｃｃｌ）よりレベルの高い電圧Ｖｃｃ２
［Ｖ）の電源に接続されている。ＮチャネルＭＯ５Ｉ−
ランジスタＱ１３、Ｑｌ６のソースは、アースに接続さ
れ、ＮチャネルＭＯ３）ランジスタＱｌＢのドレインと
、ＰチャネルＭＯＳトランジスタＱ１５のドレインは、
出力端子に接続されている。
変換する前段の電圧をＶｃｃ　１＝５　［Ｖ）　、変換
後の電圧をＶｃｃ２−１５　［Ｖ］とした場合の例を示
す。入力端子に振幅５　〔■〕の信号（論理信号「１」
）が入力され、信号が５　〔Ｖ〕から０〔Ｖ〕　（論理
信号「０」）になった場合ＱｌｌはＯＮしてＱ１２はＯ
ＦＦする。これによりＣＭＯＳインバータ回路１の出力
は、５　〔Ｖ〕となり、１〔■〕のしきい値のＱ１３は
ＯＮＬ、て導通状態となり、Ｑ１４とＱ１５のゲート電
位が下がりＯＮして導通状態となる。一方、人力が、５
　〔ｖ〕からＯ〔ｖ〕に落ちたことでしきい値１　〔Ｖ
〕のＱｌＢは、ＯＦＦして高抵抗となっているので出力
には電源電圧１５［Ｖ）があられれる。
同様にして入力が０　〔Ｖ〕から５　〔ｖ〕になった場
合ＱｌｌはＯＦＦ、Ｑ１２はＯＮする。これによりＣＭ
ＯＳインバータ回路の出力は、５　〔ｖ〕からＯＣＶＩ
に落ち、これにより１　〔Ｖ〕のしきい値のＱ１３はＯ
ＦＦして高抵抗となり、Ｑ１４のドレインとゲート、Ｑ
１５のゲートはＶｃｃ２［Ｖ］ｉ＝なる。これによりＱ
１４、Ｑ１５はＯＦＦして高抵抗となる。一方入力が０
　〔ｖ〕から５　〔■〕になったことで、１　〔■〕付
近でＱｌＢはＯＮして導通状態になっているで出力は、
０　〔Ｖ〕に落ちる。
第２図に５ＰＩＣＥシミユレーシヨンにより得られた本
発明の回路の過度解析の結果の一例を示す。第２図から
も０−５［Ｖ］のレベルが０−１５　〔■〕のレベルに
変換されている様子がわかる。
従って電源電圧５　〔■〕及び１５［Ｖ〕の相違でしき
い値がおよそ２．５　［Ｖ）とおよそ７．５ＥＶ］のよ
うに違ってしまって動作が伝わらなかった状態をＭＯＳ
トランジスタのしきい値（約１〔Ｖ〕）を利用して低消
費電力で動作するＣＭＯ８で構成されたレベル変換（０
−５［Ｖ）　を０−１５［Ｖ］に）が行なうことができ
た。
尚、本発明のトランジスタのチャネル形はこの実施例に
限定されるものではな（、ＣＭＯ５構成であれば逆の組
合せが可能であることは、ごうまでもない。
〔発明の効果〕
以上の実施例の通り、この発明の回路を用いると回路の
しきい電圧の違いに関係なく回路系が接続できる。また
回路のしきい電圧を考えてＭ　ＯＳトランジスタのチャ
ン−ネルのＷ／Ｌ値を操作する必要もなく同じ形状のＰ
チャネル、ＮチャネルＭＯＳトランジスタで構成できる
。
更に、０ＭＯ５で構成するので低消費電力で小面積の集
積化に適したインタフェースが得られるという効果があ
る。
第１図は、この発明の実施例７、第２図は、この発明の
ＳＰ　Ｉ　ＣＥシミュレーションによる過渡解１は、Ｃ
ＭＯＳインバータ回路、２はＴＴＬインバータ回路、３
はエミッタ接地のバイポーラトランジスタ回路を示し、
Ｑｌｌ〜Ｑｌ［ｉはＭｏＳトランジスタ、Ｑ１〜Ｑ４は
、バイポーラトランジスタを示す。
（７３１７）　　代理人　弁理士　則　近　憲　佑（８
１７３）　　　　　同　　　弁理士　　大　　胡　　典
　　末弟１図 時間　　にｉｏ　　［ＳＥＣつ 第２図

Claims (1)

  1. 【特許請求の範囲】 ある電圧レベルの振幅を持つ信号が入力される入力端子
    と、 この入力端子に各々のゲートが接続され、第１の電源と
    第２の電源が接続されるＣＭＯＳインバータ回路と、 このインバータ回路の出力にゲートが接続され、ソース
    が前記第２の電源に接続された第１チャネル形の第１Ｍ
    ＯＳトランジスタと、 ドレインとゲートが短絡され、これが前記第１ＭＯＳト
    ランジスタのドレインと共通接続され、第３の電源にソ
    ースが接続された第２チャネル形の第２ＭＯＳトランジ
    スタと、 前記第２ＭＯＳトランジスタのドレインにゲートが接続
    され、前記第３の電源にソースが接続された第２チャネ
    ル形の第３ＭＯＳトランジスタと、前記入力端子にゲー
    トが接続され、前記第２の電源にソースが接続され、前
    記第３ＭＯＳトランジスタのドレインにそのドレインが
    接続された第１チャネル形の第４ＭＯＳトランジスタと
    、この第４ＭＯＳトランジスタのドレインに接続され、
    前記入力端子に入力した信号に対応してその電圧レベル
    の振幅と異なる振幅の信号を出力する出力端子と、 で構成されることを特徴とするレベル変換論理回路。
JP60208855A 1985-09-24 1985-09-24 レベル変換論理回路 Pending JPS6269719A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258269A (ja) * 1988-04-07 1989-10-16 Rohm Co Ltd Ｆｍ記録回路及びｆｍ再生回路
JPH028230U (ja) * 1988-06-29 1990-01-19
JPH0225108A (ja) * 1988-07-14 1990-01-26 Toshiba Corp 半導体集積回路
EP0608977A1 (en) * 1993-01-25 1994-08-03 National Semiconductor Corporation Low power digital signal buffer circuit
WO2004077674A1 (ja) * 2003-02-27 2004-09-10 Fujitsu Limited 半導体装置
JP2006140928A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体装置
KR100696231B1 (ko) 2005-03-31 2007-03-21 후지쯔 가부시끼가이샤 반도체 장치

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187685A (en) * 1985-11-22 1993-02-16 Hitachi, Ltd. Complementary MISFET voltage generating circuit for a semiconductor memory
JPS62230222A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 入力回路
JPH0740050B2 (ja) * 1987-05-20 1995-05-01 松下電器産業株式会社 電圧検知回路
US4779015A (en) * 1987-05-26 1988-10-18 International Business Machines Corporation Low voltage swing CMOS receiver circuit
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
GB2214333B (en) * 1988-01-13 1992-01-29 Motorola Inc Voltage sources
JPH0626308B2 (ja) * 1988-07-08 1994-04-06 株式会社東芝 出力回路
JPH0748172B2 (ja) * 1988-12-19 1995-05-24 三菱電機株式会社 マイクロコンピュータ
KR920006251B1 (ko) * 1989-10-26 1992-08-01 삼성전자 주식회사 레벨변환기
JPH03225402A (ja) * 1990-01-31 1991-10-04 Fujitsu Ltd 定電圧発生回路
KR100188821B1 (ko) * 1990-08-20 1999-06-01 사와무라 시코 정전압발생회로
US5045772A (en) * 1990-10-01 1991-09-03 Altera Corporation Reference voltage generator
KR920009078A (ko) * 1990-10-15 1992-05-28 김광호 이중전압원 인터페이스회로
JP3094465B2 (ja) * 1991-01-16 2000-10-03 ソニー株式会社 レベル変換回路
US5117177A (en) * 1991-01-23 1992-05-26 Ramtron Corporation Reference generator for an integrated circuit
US5103160A (en) * 1991-04-25 1992-04-07 Hughes Aircraft Company Shunt regulator with tunnel oxide reference
US5436585A (en) * 1994-05-16 1995-07-25 Intel Corporation BiNMOS driver circuit with integrated voltage supply conversion
US5883538A (en) * 1996-11-13 1999-03-16 Micron Technology, Inc. Low-to-high voltage CMOS driver circuit for driving capacitive loads
TW265489B (en) * 1994-07-20 1995-12-11 Micron Technology Inc Low-to-high voltage cmos driver circuit for driving capacitive loads
US5525934A (en) * 1994-08-24 1996-06-11 National Semiconductor Corporation Output circuit with short circuit protection for a CMOS comparator
US5467044A (en) * 1994-11-28 1995-11-14 Analog Devices, Inc. CMOS input circuit with improved supply voltage rejection
US5939922A (en) * 1995-09-13 1999-08-17 Kabushiki Kaisha Toshiba Input circuit device with low power consumption
US5841309A (en) * 1996-12-19 1998-11-24 International Business Machines Corporation Low voltage input buffer for asymmetrical logic signals
JP3586073B2 (ja) 1997-07-29 2004-11-10 株式会社東芝 基準電圧発生回路
US6191636B1 (en) * 1999-09-22 2001-02-20 Cypress Semiconductor Corp. Input buffer/level shifter
US6384643B1 (en) * 1999-12-16 2002-05-07 Texas Instruments Incorporated Temperature and process compensated LDMOS drain-source voltage
JP2003060495A (ja) * 2001-08-10 2003-02-28 Seiko Epson Corp 半導体集積回路
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
US7649398B2 (en) * 2005-07-20 2010-01-19 Samsung Electronics Co., Ltd. Level shifter with single input and liquid crystal display device using the same
JP2017073742A (ja) 2015-10-09 2017-04-13 株式会社東芝 レベルシフト回路、半導体装置および電池監視装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3636381A (en) * 1971-02-16 1972-01-18 Gte Sylvania Inc Transistorized load control circuit comprising high- and low-parallel voltage sources
US3801831A (en) * 1972-10-13 1974-04-02 Motorola Inc Voltage level shifting circuit
JPS546179A (en) * 1977-06-17 1979-01-18 Hitachi Ltd Apparatus for reducing windage loss of high-speed rotary bodies
JPS5467363A (en) * 1977-11-08 1979-05-30 Sharp Corp C-mos circuit of high voltage operation
US4357571A (en) * 1978-09-29 1982-11-02 Siemens Aktiengesellschaft FET Module with reference source chargeable memory gate
US4216390A (en) * 1978-10-04 1980-08-05 Rca Corporation Level shift circuit
JPS5793731A (en) * 1980-12-02 1982-06-10 Nec Corp Logical level conversion circuit
JPS58209A (ja) * 1981-06-23 1983-01-05 Nippon Denso Co Ltd 複合濾過エレメント
JPS5891680A (ja) * 1981-11-26 1983-05-31 Fujitsu Ltd 半導体装置
JPS6020394A (ja) * 1983-07-14 1985-02-01 Ricoh Co Ltd 電源切換回路
JPH0773205B2 (ja) * 1983-12-20 1995-08-02 株式会社日立製作所 レベル変換回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258269A (ja) * 1988-04-07 1989-10-16 Rohm Co Ltd Ｆｍ記録回路及びｆｍ再生回路
JPH028230U (ja) * 1988-06-29 1990-01-19
JPH0225108A (ja) * 1988-07-14 1990-01-26 Toshiba Corp 半導体集積回路
EP0608977A1 (en) * 1993-01-25 1994-08-03 National Semiconductor Corporation Low power digital signal buffer circuit
US5359240A (en) * 1993-01-25 1994-10-25 National Semiconductor Corporation Low power digital signal buffer circuit
WO2004077674A1 (ja) * 2003-02-27 2004-09-10 Fujitsu Limited 半導体装置
JP2006140928A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体装置
KR100696231B1 (ko) 2005-03-31 2007-03-21 후지쯔 가부시끼가이샤 반도체 장치

Also Published As

Publication number Publication date
EP0220833A2 (en) 1987-05-06
US4713600A (en) 1987-12-15
EP0220833A3 (en) 1988-07-27

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