JP2647923B2 - 論理回路 - Google Patents
論理回路Info
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- JP2647923B2 JP2647923B2 JP63239231A JP23923188A JP2647923B2 JP 2647923 B2 JP2647923 B2 JP 2647923B2 JP 63239231 A JP63239231 A JP 63239231A JP 23923188 A JP23923188 A JP 23923188A JP 2647923 B2 JP2647923 B2 JP 2647923B2
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- Japan
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- mos transistor
- transistor
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- power supply
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路、特に、クロックパルスを制御信号
とするダイナミック回路に用いられる論理回路に関す
る。
とするダイナミック回路に用いられる論理回路に関す
る。
次に従来の論理回路について図面を参照して詳細に説
明する。
明する。
第３図は従来の論理回路の一例を示す回路図である。
第３図に示す論理回路は、クロックパルスφがロウレ
ベルのとき、出力信号O00〜O50はすべてハイレベルにな
るクロックパルスφがハイレベルのときは出力信号O00
〜O50は入力信号I00〜I20の論理演算結果に相当するも
のとなる。
ベルのとき、出力信号O00〜O50はすべてハイレベルにな
るクロックパルスφがハイレベルのときは出力信号O00
〜O50は入力信号I00〜I20の論理演算結果に相当するも
のとなる。
第４図は第３図に示すインバータ回路a,NAND回路b,c
の詳細回路図である。
の詳細回路図である。
クロックパルスφがロウレベルのとき、Ｐチャンネル
のトランジスタTp20,Tp40はオン状態になり、Ｎチャン
ネルのトランジスタTn20,Tn40はオフ状態になるので、
出力信号O00,O10はそれぞれトランジスタTp20,Tp40を通
じて電源電位に引あげられハイレベルになる。
のトランジスタTp20,Tp40はオン状態になり、Ｎチャン
ネルのトランジスタTn20,Tn40はオフ状態になるので、
出力信号O00,O10はそれぞれトランジスタTp20,Tp40を通
じて電源電位に引あげられハイレベルになる。
クロックパルスφがハイレベルのとき、トランジスタ
Tp20,Tp40はオフ状態になり、トランジスタTn20,Tn40は
オン状態になる。
Tp20,Tp40はオフ状態になり、トランジスタTn20,Tn40は
オン状態になる。
ここで、入力信号I00がロウレベルの場合、トランジ
スタTp30はオン状態，トランジスタTn30はオフ状態のた
め出力信号O10はハイレベルになる。さらに、入力信号I
00がロウレベルのためトランジスタTp00はオン状態にな
り、トランジスタTn00はオフ状態になるため、Ａ点はト
ランジスタTp00を通じて電源電位に引あげられハイレベ
レルになる。結果として、Ａ点をゲート入力とするトラ
ンジスタTp10はオフ状態，トランジスタTn10はオン状態
になるので、出力信号O00はトランジスタTn10,Tn20を通
じて接地電位に引さげられるので、ロウレベルになる。
スタTp30はオン状態，トランジスタTn30はオフ状態のた
め出力信号O10はハイレベルになる。さらに、入力信号I
00がロウレベルのためトランジスタTp00はオン状態にな
り、トランジスタTn00はオフ状態になるため、Ａ点はト
ランジスタTp00を通じて電源電位に引あげられハイレベ
レルになる。結果として、Ａ点をゲート入力とするトラ
ンジスタTp10はオフ状態，トランジスタTn10はオン状態
になるので、出力信号O00はトランジスタTn10,Tn20を通
じて接地電位に引さげられるので、ロウレベルになる。
次に、入力信号I00がロウレベルの場合、トランジス
タTp00〜Tp40,Tn00〜Tn40のオン・オフ状態が反転する
ため、出力信号O00はトランジスタTp10を通じて電源電
位に引あげられるのでハイレベルとなり、一方出力信号
O10はトランジスタTn30〜Tn40を通じて接地されロウレ
ベルになる。
タTp00〜Tp40,Tn00〜Tn40のオン・オフ状態が反転する
ため、出力信号O00はトランジスタTp10を通じて電源電
位に引あげられるのでハイレベルとなり、一方出力信号
O10はトランジスタTn30〜Tn40を通じて接地されロウレ
ベルになる。
上述した従来の論理回路は、素子数が多いという欠点
があった。
があった。
本発明の論理回路は、 （Ａ）入力信号が共通ゲートに供給され、第１の電源母
線に一導電型MOSトランジスタのソースが接続され、第
２の電源母線に他導電型MOSトランジスタのソースが接
続された第１の相補型回路、 （Ｂ）前記入力信号が他導電型MOSトランジスタのソー
スに供給され、クロックパルス信号が共通ゲートに供給
され、第１の電源母線に一導電型MOSトランジスタのソ
ースが接続され、共通ドレインから第１の出力信号が取
り出される第２の相補型回路、 （Ｃ）前記第１の相補型回路の共通ドレインに他導電型
MOSトランジスタのソースが接続され、クロックパルス
信号が共通ゲートに供給され、第１の電源母線に一導電
型MOSトランジスタのソースが接続され、共通ドレイン
から第２の出力信号が取り出される第３の相補型回路、 とを含んで構成される。
線に一導電型MOSトランジスタのソースが接続され、第
２の電源母線に他導電型MOSトランジスタのソースが接
続された第１の相補型回路、 （Ｂ）前記入力信号が他導電型MOSトランジスタのソー
スに供給され、クロックパルス信号が共通ゲートに供給
され、第１の電源母線に一導電型MOSトランジスタのソ
ースが接続され、共通ドレインから第１の出力信号が取
り出される第２の相補型回路、 （Ｃ）前記第１の相補型回路の共通ドレインに他導電型
MOSトランジスタのソースが接続され、クロックパルス
信号が共通ゲートに供給され、第１の電源母線に一導電
型MOSトランジスタのソースが接続され、共通ドレイン
から第２の出力信号が取り出される第３の相補型回路、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
第１図に示す論理回路は、 （Ａ）入力信号I0が共通ゲートに供給され、第１の電源
母線（VCC）にＰチャンネルMOSトランジスタのソースが
接続され、第２の電源母線（GND）にＮチャンネルMOSト
ランジスタのソースが接続された第１の相補型回路、 （Ｂ）入力信号I0がＮチャンネルMOSトランジスタのソ
ースに供給され、クロックパルス信号φが共通ゲートに
供給され、電源母線（VCC）にＰチャンネルMOSトランジ
スタのソースが接続され、共通ドレインから第１の出力
信号O0が取り出される第２の相補型回路、 （Ｃ）前記第１の相補型回路の共通ドレインに他導電型
MOSトランジスタのソースが接続され、クロックパルス
信号φが共通ゲートに供給され、電源母線（VCC）にＰ
チャンネルMOSトランジスタのソースが接続され、共通
ドレインから第２の出力信号Ｏ′０が取り出される第３
の相補型回路、 とを含んで構成される。
母線（VCC）にＰチャンネルMOSトランジスタのソースが
接続され、第２の電源母線（GND）にＮチャンネルMOSト
ランジスタのソースが接続された第１の相補型回路、 （Ｂ）入力信号I0がＮチャンネルMOSトランジスタのソ
ースに供給され、クロックパルス信号φが共通ゲートに
供給され、電源母線（VCC）にＰチャンネルMOSトランジ
スタのソースが接続され、共通ドレインから第１の出力
信号O0が取り出される第２の相補型回路、 （Ｃ）前記第１の相補型回路の共通ドレインに他導電型
MOSトランジスタのソースが接続され、クロックパルス
信号φが共通ゲートに供給され、電源母線（VCC）にＰ
チャンネルMOSトランジスタのソースが接続され、共通
ドレインから第２の出力信号Ｏ′０が取り出される第３
の相補型回路、 とを含んで構成される。
クロックパルスφがロウレベルの場合、トランジスタ
Tp0,Tp2がオン状態になり、トランジスタTn0,Tn2がオフ
状態になるので、出力信号O0,O′０はハイレベル（１）
になる。
Tp0,Tp2がオン状態になり、トランジスタTn0,Tn2がオフ
状態になるので、出力信号O0,O′０はハイレベル（１）
になる。
クロックパルスφがハイレベルの場合、トランジスタ
Tp0,Tp2がオフ状態になり、トランジスタTn0,Tn2がオン
状態になる。このとき、入力信号I0がロウレベルなら
ば、出力信号O0は同じくロウレベルになり、出力信号
Ｏ′０はハイレベル（２）になる。
Tp0,Tp2がオフ状態になり、トランジスタTn0,Tn2がオン
状態になる。このとき、入力信号I0がロウレベルなら
ば、出力信号O0は同じくロウレベルになり、出力信号
Ｏ′０はハイレベル（２）になる。
クロックパルスφがハイレベルで入力信号I0がハイレ
ベルならば、出力信号O0は同じくハイレベル（２）にな
り、出力信号Ｏ′０はロウレベルになる。
ベルならば、出力信号O0は同じくハイレベル（２）にな
り、出力信号Ｏ′０はロウレベルになる。
ただし、トランジスタTn0,Tn2を介して入力信号I0が
出力側へ伝達される場合、すなわちハイレベル（２）の
レベルはＮチャンネルMOSトランジスタゲートしきい値
電圧分だけ低くなるが論理動作上は問題とならない。
出力側へ伝達される場合、すなわちハイレベル（２）の
レベルはＮチャンネルMOSトランジスタゲートしきい値
電圧分だけ低くなるが論理動作上は問題とならない。
第２図は本発明の一使用例を示す回路図であり、入力
信号I0〜Inに対応できるデコーダを示す。
信号I0〜Inに対応できるデコーダを示す。
使用素子数は従来の所要数の60％ですむ。
本発明の論理回路は、所要素子数が少なくできるとい
う効果がある。
う効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す論理回路の一使用例を示す回路図、第３図は従
来の一例を示す回路図、第４図は第３図の各機能素子の
詳細回路図である。 Tp0〜Tp4……ＰチャンネルMOSトランジスタ、Tn0〜Tn4
……ＮチャンネルMOSトランジスタ、I0……入力信号、O
0〜Ｏ′０……出力信号、φ……クロックパルス信号。
図に示す論理回路の一使用例を示す回路図、第３図は従
来の一例を示す回路図、第４図は第３図の各機能素子の
詳細回路図である。 Tp0〜Tp4……ＰチャンネルMOSトランジスタ、Tn0〜Tn4
……ＮチャンネルMOSトランジスタ、I0……入力信号、O
0〜Ｏ′０……出力信号、φ……クロックパルス信号。
Claims (1)
- 【請求項１】（Ａ）入力信号が共通ゲートに供給され、
第１の電源母線に一導電型MOSトランジスタのソースが
接続され、第２の電源母線に他導電型MOSトランジスタ
のソースが接続された第１の相補型回路、 （Ｂ）前記入力信号が他導電型MOSトランジスタのソー
スに供給され、クロックパルス信号が共通ゲートに供給
され、第１の電源母線に一導電型MOSトランジスタのソ
ースが接続され、共通ドレインから第１の出力信号が取
り出される第２の相補型回路、 （Ｃ）前記第１の相補型回路の共通ドレインに他導電型
MOSトランジスタのソースが接続され、クロックパルス
信号が共通ゲートに供給され、第１の電源母線に一導電
型MOSトランジスタのソースが接続され、共通ドレイン
から第２の出力信号が取り出される第３の相補型回路、 とを含むことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239231A JP2647923B2 (ja) | 1988-09-22 | 1988-09-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239231A JP2647923B2 (ja) | 1988-09-22 | 1988-09-22 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287718A JPH0287718A (ja) | 1990-03-28 |
| JP2647923B2 true JP2647923B2 (ja) | 1997-08-27 |
Family
ID=17041697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239231A Expired - Fee Related JP2647923B2 (ja) | 1988-09-22 | 1988-09-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647923B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104443979A (zh) * | 2014-10-11 | 2015-03-25 | 江苏全天智慧科技有限公司 | 一种储药及出药装置 |
-
1988
- 1988-09-22 JP JP63239231A patent/JP2647923B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104443979A (zh) * | 2014-10-11 | 2015-03-25 | 江苏全天智慧科技有限公司 | 一种储药及出药装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287718A (ja) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |