JPH0261821B2 - - Google Patents
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- JPH0261821B2 JPH0261821B2 JP57148821A JP14882182A JPH0261821B2 JP H0261821 B2 JPH0261821 B2 JP H0261821B2 JP 57148821 A JP57148821 A JP 57148821A JP 14882182 A JP14882182 A JP 14882182A JP H0261821 B2 JPH0261821 B2 JP H0261821B2
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- mos transistor
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- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、パターン面積を縮小でき、高速動
作が可能なCMOS論理回路に関する。
作が可能なCMOS論理回路に関する。
従来、CMOS論理回路においてアンド回路あ
るいはオア回路を構成する場合は、出力側にイン
バータ回路を設けた回路構成としている。第１図
はアンド回路で、入力信号Ａ，Ｂ，Ｃの論理積を
制御信号φに同期して出力するものである。すな
わち、電源VDDと接地点VSSとの間に、プリチヤ
ージ用MOSトランジスタQ1、入力信号Ａ，Ｂ，
Ｃで導通制御される論理設定用のMOSトランジ
スタQ2，Q3，Q4、およびプルダウン用のMOSト
ランジスタQ5を直列接続し、上記トランジスタ
Q1，Q5を制御信号φによつて導通制御する。そ
して、上記トランジスタQ1，Q2の接続点の電位
をトランジスタQ6，Q7から成るCMOSインバー
タ回路に供給し、入力信号Ａ，Ｂ，Ｃと制御信号
Ｕとの論理積出力OUT1を得る。
るいはオア回路を構成する場合は、出力側にイン
バータ回路を設けた回路構成としている。第１図
はアンド回路で、入力信号Ａ，Ｂ，Ｃの論理積を
制御信号φに同期して出力するものである。すな
わち、電源VDDと接地点VSSとの間に、プリチヤ
ージ用MOSトランジスタQ1、入力信号Ａ，Ｂ，
Ｃで導通制御される論理設定用のMOSトランジ
スタQ2，Q3，Q4、およびプルダウン用のMOSト
ランジスタQ5を直列接続し、上記トランジスタ
Q1，Q5を制御信号φによつて導通制御する。そ
して、上記トランジスタQ1，Q2の接続点の電位
をトランジスタQ6，Q7から成るCMOSインバー
タ回路に供給し、入力信号Ａ，Ｂ，Ｃと制御信号
Ｕとの論理積出力OUT1を得る。
上記のような構成において動作を説明する。
今、制御信号φが“０”レベルの時トランジスタ
Q1がオン状態、トランジスタQ5がオフ状態とな
るので、トランジスタQ1，Q2の接続点N1の電位
は“１”レベルにプリチヤージされる。この時、
入力信号Ａ，Ｂ，Ｃに“１”レベルの信号が供給
されていれば、制御信号φが“１”レベルになる
と接続点N1に蓄えられた電荷は放電され、イン
バータ回路の出力OUT1は“１”レベルとなる。
もし、入力信号Ａ，Ｂ，Ｃのうち少なくとも１つ
が“０”レベルであれば、接続点N1の電荷が放
電されないため出力信号OUT1は“０”レベルと
なる。
今、制御信号φが“０”レベルの時トランジスタ
Q1がオン状態、トランジスタQ5がオフ状態とな
るので、トランジスタQ1，Q2の接続点N1の電位
は“１”レベルにプリチヤージされる。この時、
入力信号Ａ，Ｂ，Ｃに“１”レベルの信号が供給
されていれば、制御信号φが“１”レベルになる
と接続点N1に蓄えられた電荷は放電され、イン
バータ回路の出力OUT1は“１”レベルとなる。
もし、入力信号Ａ，Ｂ，Ｃのうち少なくとも１つ
が“０”レベルであれば、接続点N1の電荷が放
電されないため出力信号OUT1は“０”レベルと
なる。
しかし、上記のような構成では、比較的素子数
が多いためパターン面積が大きく、インバータ回
路を介して出力を得るため動作速度も遅い欠点が
ある。特に第２図に示すように、前記第１図の回
路を多段接続したいわゆるドミノ回路において
は、上述したパターン面積および動作速度の点で
不利となる。この回路は、第１段目のアンド回路
の出力OUT1を次段のアンド回路における論理設
定部の入力信号とし、この信号OUT1と入力信号
Ｄ，Ｅおよび制御信号φの論理積を出力信号
OUT2として得、次段の論理設定部に供給するも
のである。
が多いためパターン面積が大きく、インバータ回
路を介して出力を得るため動作速度も遅い欠点が
ある。特に第２図に示すように、前記第１図の回
路を多段接続したいわゆるドミノ回路において
は、上述したパターン面積および動作速度の点で
不利となる。この回路は、第１段目のアンド回路
の出力OUT1を次段のアンド回路における論理設
定部の入力信号とし、この信号OUT1と入力信号
Ｄ，Ｅおよび制御信号φの論理積を出力信号
OUT2として得、次段の論理設定部に供給するも
のである。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、素子数の削減
によりパターン面積を縮小でき、かつ高速化も可
能なCMOS論理回路を提供することである。
もので、その目的とするところは、素子数の削減
によりパターン面積を縮小でき、かつ高速化も可
能なCMOS論理回路を提供することである。
すなわち、この発明においては、Ｎチヤンネル
形のデイプレツシヨン形MOSトランジスタによ
つて構成された論理設定部の一端に電源電圧を供
給し、上記論理設定部の他端と接地点間にＰチヤ
ネル形の電圧制御用MOSトランジスタおよび第
１導電形のプルダウン用MOSトランジスタを直
列接続する。そして、上記論理設定部に入力信号
を供給するとともに、上記電圧制御用およびプル
ダウン用MOSトランジスタに制御信号を供給し
て導通制御し、電圧制御用MOSトランジスタと
プルダウン用MOSトランジスタとの接続点から
出力を得るように構成したものである。
形のデイプレツシヨン形MOSトランジスタによ
つて構成された論理設定部の一端に電源電圧を供
給し、上記論理設定部の他端と接地点間にＰチヤ
ネル形の電圧制御用MOSトランジスタおよび第
１導電形のプルダウン用MOSトランジスタを直
列接続する。そして、上記論理設定部に入力信号
を供給するとともに、上記電圧制御用およびプル
ダウン用MOSトランジスタに制御信号を供給し
て導通制御し、電圧制御用MOSトランジスタと
プルダウン用MOSトランジスタとの接続点から
出力を得るように構成したものである。
以下、この発明の一実施例について図面を参照
して説明する。第３図はその構成を示すもので、
第１の電位供給源VCCと第２の電位供給源VSSと
の間に、入力信号Ａ，Ｂ，Ｃが供給され論理設定
を行なう第１導電形（Ｎチヤンネル形）のデイス
プレツシヨン形MOSトランジスタQ8，Q9，Q10
（論理設定部）、第２導電形（Ｐチヤンネル形）の
電圧制御用MOSトランジスタQ11、およびＮチヤ
ンネル形のプルダウン用MOSトランジスタQ12を
直列接続する。そして、上記トランジスタQ11，
Q12に制御信号を供給し、トランジスタQ11，
Q12の接続点N2から入力信号Ａ，Ｂ，Ｃおよび制
御信号の論理積出力OUT1を得る。
して説明する。第３図はその構成を示すもので、
第１の電位供給源VCCと第２の電位供給源VSSと
の間に、入力信号Ａ，Ｂ，Ｃが供給され論理設定
を行なう第１導電形（Ｎチヤンネル形）のデイス
プレツシヨン形MOSトランジスタQ8，Q9，Q10
（論理設定部）、第２導電形（Ｐチヤンネル形）の
電圧制御用MOSトランジスタQ11、およびＮチヤ
ンネル形のプルダウン用MOSトランジスタQ12を
直列接続する。そして、上記トランジスタQ11，
Q12に制御信号を供給し、トランジスタQ11，
Q12の接続点N2から入力信号Ａ，Ｂ，Ｃおよび制
御信号の論理積出力OUT1を得る。
上記のような構成において動作を説明する。入
力信号Ａ，Ｂ，Ｃが全て“１”レベルであれば、
トランジスタQ8，Q9，Q10はオン状態となり、ト
ランジスタQ10，Q11の接続点N2の電位は“１”
レベル（VCCレベル）となる。そして、制御信号
φが“０”レベルになると、トランジスタQ11が
オン状態、トランジスタQ12がオフ状態となり、
接続点N2から出力される信号OUT1は“１”レ
ベルとなる。次に、制御信号が“１”レベルに
なると、トランジスタQ11がオフ状態、トランジ
スタQ12がオン状態となり、出力信号OUT1は
“０”レベルとなる。また、入力信号Ａ，Ｂ，Ｃ
のうち例えばＡが“０”レベル、Ｂ，Ｃが“１”
レベルであつたとすると、接続点N3の電位は｜
VTHND｜（VTHNDはＮチヤネル形MOSトランジスタ
Q8，Q9，Q10のしきい値電圧）以下であり、 ｜VTHND｜＜｜VTHP｜ であれば、制御信号が“０”レベルの時、トラ
ンジスタQ11はオフ状態となり、出力信号OUT1
は“０”レベルとなる。ここで、VTHPはＰチヤン
ネル形MOSトランジスタQ11のしきい値電圧であ
る。
力信号Ａ，Ｂ，Ｃが全て“１”レベルであれば、
トランジスタQ8，Q9，Q10はオン状態となり、ト
ランジスタQ10，Q11の接続点N2の電位は“１”
レベル（VCCレベル）となる。そして、制御信号
φが“０”レベルになると、トランジスタQ11が
オン状態、トランジスタQ12がオフ状態となり、
接続点N2から出力される信号OUT1は“１”レ
ベルとなる。次に、制御信号が“１”レベルに
なると、トランジスタQ11がオフ状態、トランジ
スタQ12がオン状態となり、出力信号OUT1は
“０”レベルとなる。また、入力信号Ａ，Ｂ，Ｃ
のうち例えばＡが“０”レベル、Ｂ，Ｃが“１”
レベルであつたとすると、接続点N3の電位は｜
VTHND｜（VTHNDはＮチヤネル形MOSトランジスタ
Q8，Q9，Q10のしきい値電圧）以下であり、 ｜VTHND｜＜｜VTHP｜ であれば、制御信号が“０”レベルの時、トラ
ンジスタQ11はオフ状態となり、出力信号OUT1
は“０”レベルとなる。ここで、VTHPはＰチヤン
ネル形MOSトランジスタQ11のしきい値電圧であ
る。
このような構成によれば、素子数を削減できる
のでパターン面積を縮小でき、またインバータ回
路を介して出力信号を得る形式ではないので動作
速度も高速化できる。
のでパターン面積を縮小でき、またインバータ回
路を介して出力信号を得る形式ではないので動作
速度も高速化できる。
第４図は、上記第３図の回路を多段接続して構
成したドミノ回路で、このような構成によれば、
素子数を削減できるのみならず、段数を減らすた
め動作速度を大幅に向上できる。また、トランジ
スタのゲート数が減少するためリーク電流等も少
なくなり低消費電力化できる。
成したドミノ回路で、このような構成によれば、
素子数を削減できるのみならず、段数を減らすた
め動作速度を大幅に向上できる。また、トランジ
スタのゲート数が減少するためリーク電流等も少
なくなり低消費電力化できる。
なお、上記実施例では論理設定部がアンド回路
の場合について説明したがオア回路や他の論理回
路でも良い。また、上記第４図の回路におけるト
ランジスタQ11，Q12の接続点N2と接地点VSSとの
間に抵抗あるいはコンデンサを接続しても良い。
このような構成によれば、例えば入力信号Ａ，
Ｂ，Ｃのうち少なくとも１つが“０”レベルで、
制御信号が“１”レベルから“０”レベルに変
化し、入力信号Ｅが“０”レベルから“１”レベ
ルに変化した場合、トランジスタQ14とQ15との
接続点の電位が“１”レベル（VCCレベル）に上
昇し、トランジスタQ15のゲート電位がカツプリ
ングにより上昇するのを防止できるので、動作を
安定化できる。
の場合について説明したがオア回路や他の論理回
路でも良い。また、上記第４図の回路におけるト
ランジスタQ11，Q12の接続点N2と接地点VSSとの
間に抵抗あるいはコンデンサを接続しても良い。
このような構成によれば、例えば入力信号Ａ，
Ｂ，Ｃのうち少なくとも１つが“０”レベルで、
制御信号が“１”レベルから“０”レベルに変
化し、入力信号Ｅが“０”レベルから“１”レベ
ルに変化した場合、トランジスタQ14とQ15との
接続点の電位が“１”レベル（VCCレベル）に上
昇し、トランジスタQ15のゲート電位がカツプリ
ングにより上昇するのを防止できるので、動作を
安定化できる。
以上説明したようにこの発明によれば、素子数
の削減によりパターン面積を縮小でき、かつ高速
化も可能なCMOS論理回路が得られる。
の削減によりパターン面積を縮小でき、かつ高速
化も可能なCMOS論理回路が得られる。
第１図は従来のCMOS構成のアンド回路を示
す図、第２図は上記第１図の回路を多段接続して
構成したドミノ回路を示す図、第３図はこの発明
の一実施例に係るCMOS論理回路を示す図、第
４図はこの発明の他の実施例を示す回路図であ
る。 Q8，Q9，Q10…デイスプレツシヨン形MOSト
ランジスタ（論理設定部）、Q11…電圧制御用
MOSトランジスタ、Q12…プルダウン用MOSト
ランジスタ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ…入力信号、
…制御信号、OUT1，OUT2…出力信号、VCC…
第１電位供給源、VSS…第２電位供給源。
す図、第２図は上記第１図の回路を多段接続して
構成したドミノ回路を示す図、第３図はこの発明
の一実施例に係るCMOS論理回路を示す図、第
４図はこの発明の他の実施例を示す回路図であ
る。 Q8，Q9，Q10…デイスプレツシヨン形MOSト
ランジスタ（論理設定部）、Q11…電圧制御用
MOSトランジスタ、Q12…プルダウン用MOSト
ランジスタ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ…入力信号、
…制御信号、OUT1，OUT2…出力信号、VCC…
第１電位供給源、VSS…第２電位供給源。
Claims (1)
- １ Ｎチヤネル形のデイプレツシヨン形MOSト
ランジスタによつて構成され一端が高電位側の第
１の電位供給源に接続される論理設定部と、上記
論理設定部の他端に接続されるＰチヤネル形の電
圧制御用MOSトランジスタと、この電圧制御用
MOSトランジスタと低電位側の第２の電位供給
源との間に接続されるＮチヤネル形のプルダウン
用MOSトランジスタとを具備し、上記論理設定
部に入力信号を供給するとともに上記電圧制御用
およびプルダウン用MOSトランジスタに共通の
制御信号を供給し、電圧制御用MOSトランジス
タとプルダウン用MOSトランジスタとの接続点
から出力を得るように構成して成り、上記電圧制
御用MOSトランジスタの閾値電圧の絶対値は、
上記論理設定部を構成するMOSトランジスタの
閾値電圧の絶対値よりも大きいことを特徴とする
CMOS論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148821A JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148821A JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939124A JPS5939124A (ja) | 1984-03-03 |
| JPH0261821B2 true JPH0261821B2 (ja) | 1990-12-21 |
Family
ID=15461468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148821A Granted JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939124A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878219B2 (en) | 2008-01-11 | 2014-11-04 | Cree, Inc. | Flip-chip phosphor coating method and devices fabricated utilizing method |
| US9024349B2 (en) | 2007-01-22 | 2015-05-05 | Cree, Inc. | Wafer level phosphor coating method and devices fabricated utilizing method |
| US9041285B2 (en) | 2007-12-14 | 2015-05-26 | Cree, Inc. | Phosphor distribution in LED lamps using centrifugal force |
| US9093616B2 (en) | 2003-09-18 | 2015-07-28 | Cree, Inc. | Molded chip fabrication method and apparatus |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6556962B1 (en) | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| US6529861B1 (en) | 1999-07-02 | 2003-03-04 | Intel Corporation | Power consumption reduction for domino circuits |
| US6529045B2 (en) | 1999-09-28 | 2003-03-04 | Intel Corporation | NMOS precharge domino logic |
| US6492837B1 (en) | 2000-03-17 | 2002-12-10 | Intel Corporation | Domino logic with output predischarge |
| US6486706B2 (en) * | 2000-12-06 | 2002-11-26 | Intel Corporation | Domino logic with low-threshold NMOS pull-up |
| JP2007019811A (ja) * | 2005-07-07 | 2007-01-25 | Oki Electric Ind Co Ltd | ドミノｃｍｏｓ論理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959563A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS50133758A (ja) * | 1974-04-08 | 1975-10-23 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456Y2 (ja) * | 1973-09-10 | 1978-10-13 |
-
1982
- 1982-08-27 JP JP57148821A patent/JPS5939124A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959563A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS50133758A (ja) * | 1974-04-08 | 1975-10-23 |
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| US9093616B2 (en) | 2003-09-18 | 2015-07-28 | Cree, Inc. | Molded chip fabrication method and apparatus |
| US9024349B2 (en) | 2007-01-22 | 2015-05-05 | Cree, Inc. | Wafer level phosphor coating method and devices fabricated utilizing method |
| US9041285B2 (en) | 2007-12-14 | 2015-05-26 | Cree, Inc. | Phosphor distribution in LED lamps using centrifugal force |
| US8878219B2 (en) | 2008-01-11 | 2014-11-04 | Cree, Inc. | Flip-chip phosphor coating method and devices fabricated utilizing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939124A (ja) | 1984-03-03 |
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