JPS5939124A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS5939124A JPS5939124A JP57148821A JP14882182A JPS5939124A JP S5939124 A JPS5939124 A JP S5939124A JP 57148821 A JP57148821 A JP 57148821A JP 14882182 A JP14882182 A JP 14882182A JP S5939124 A JPS5939124 A JP S5939124A
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- signal
- voltage control
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、パターン面積を縮小でき、茜速動作が可能
なＣＭＯ８論理回路に関する。
なＣＭＯ８論理回路に関する。
従来、ＣＭＯ８論理回路におりてアンド回路あるいはオ
ア回路を構成する場合は、出力側にインバータ回路を設
けた回路構成とし・ている。第１図はアンド回路で、入
力信号Ａ 、 ＩＩ 、 Ｃの論理積を制御信号φに同
期して出力１もものである。すなわち、電源ｖＤＤと接
地点ｖ８８との間に、プリチャージ用ＭＯ８）ランソス
タＱ１％入力信号Ａ、Ｂ、Ｃで導通制御される論理設定
用のＭＯＳ ）ランジスタＱｔ ｌＱｑ ＃ Ｑ４
ｓおよびフ０ルダウン用のＭＯＳ）ランノスタＱ５を
直列接続し、上記トランジスタＱ１ｅＱｓを制御信号φ
によって導通制御する。そして、上記トランジスタＱｒ
、Ｑｍの接続点の電位をトランジスタＱＩｌｌ
、Ｑ７から成るＣＭＯＳイン７４−夕回路に供給し、入
力信号Ａ、Ｂ、Ｃと制御信号φとの論理積出力ＯＵＴ
、を得る。
ア回路を構成する場合は、出力側にインバータ回路を設
けた回路構成とし・ている。第１図はアンド回路で、入
力信号Ａ 、 ＩＩ 、 Ｃの論理積を制御信号φに同
期して出力１もものである。すなわち、電源ｖＤＤと接
地点ｖ８８との間に、プリチャージ用ＭＯ８）ランソス
タＱ１％入力信号Ａ、Ｂ、Ｃで導通制御される論理設定
用のＭＯＳ ）ランジスタＱｔ ｌＱｑ ＃ Ｑ４
ｓおよびフ０ルダウン用のＭＯＳ）ランノスタＱ５を
直列接続し、上記トランジスタＱ１ｅＱｓを制御信号φ
によって導通制御する。そして、上記トランジスタＱｒ
、Ｑｍの接続点の電位をトランジスタＱＩｌｌ
、Ｑ７から成るＣＭＯＳイン７４−夕回路に供給し、入
力信号Ａ、Ｂ、Ｃと制御信号φとの論理積出力ＯＵＴ
、を得る。
上記のような構成において動作を説明する。
今、制御信号φが＠Ｏ”レベルの時トランジスタＱｌが
オン状態、トランジスタＱ、がオフ状態となるので、ト
ランジスタＱｓ、ｔＱｘの接続点Ｎ１の電位は″′１″
レベルにノリチャーノされる。
オン状態、トランジスタＱ、がオフ状態となるので、ト
ランジスタＱｓ、ｔＱｘの接続点Ｎ１の電位は″′１″
レベルにノリチャーノされる。
この時、入力信号Ａ、Ｂ、Ｃ［″′１ｎレベルの信号が
イＪ（給）ＮＪｌ、・（い）目」゛、ｒｌ＋ｌｌ…ｎ
ｌｒ＋ ｌφが“警“＋１ルになると接続点Ｎ１に蓄え
られた電荷は放電され、−１ンパ一タ回路の出力ＯＵ”
Ｊ”、を、Ｖ″１″ｌ・ベルとなる。もし、入力信号Ａ
、Ｂ、Ｃのうち少なくとも１つがパ０”レベルであれば
、短続点Ｎ１の電荷が放電されないため出力信＋！ｒＯ
ＵＴＩは″″０＃０＃レベル。
イＪ（給）ＮＪｌ、・（い）目」゛、ｒｌ＋ｌｌ…ｎ
ｌｒ＋ ｌφが“警“＋１ルになると接続点Ｎ１に蓄え
られた電荷は放電され、−１ンパ一タ回路の出力ＯＵ”
Ｊ”、を、Ｖ″１″ｌ・ベルとなる。もし、入力信号Ａ
、Ｂ、Ｃのうち少なくとも１つがパ０”レベルであれば
、短続点Ｎ１の電荷が放電されないため出力信＋！ｒＯ
ＵＴＩは″″０＃０＃レベル。
しかし、上記のような構成では、比較的素子数が多いた
めパターン面積が大きく、インバータ回路を介して出力
を得るため動作速度も遅い欠点がある。特に第２図に示
すように、前記第１図の回路を多段接続したいわゆるド
ミノ回路においては、上述した・９タ一ン面積および動
作速度の点で不利となる。この回路は 第１段目のアン
ド回路の出力ＯＵＴ、を次段のアンド回路における論理
設定部の入力信号とし、この信号ＯＵＴ、と入力信号り
、Ｅおよび制御信号φの論理積を出力信号０ＵＴ２とし
て得、次段の論理設定部に供給するものである。
めパターン面積が大きく、インバータ回路を介して出力
を得るため動作速度も遅い欠点がある。特に第２図に示
すように、前記第１図の回路を多段接続したいわゆるド
ミノ回路においては、上述した・９タ一ン面積および動
作速度の点で不利となる。この回路は 第１段目のアン
ド回路の出力ＯＵＴ、を次段のアンド回路における論理
設定部の入力信号とし、この信号ＯＵＴ、と入力信号り
、Ｅおよび制御信号φの論理積を出力信号０ＵＴ２とし
て得、次段の論理設定部に供給するものである。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、素子数の削減によりパターン
面積を縮小でき、かつ高速化も可能なＣＭＯ８論理回路
を提供することである。
その目的とするところは、素子数の削減によりパターン
面積を縮小でき、かつ高速化も可能なＣＭＯ８論理回路
を提供することである。
すなわち、この発明に１．・い１は、第１導電形のディ
プレッション形ＭＯ８）ランジスタに上って構成された
論理設定部の一端に和゛、源電圧を供給し、上記論理設
定部の他端と接地点間に第２導電形の電圧制御用ＭＯ８
）ランノスタおよび第１導電形のノルダウン用ＭＯ８）
ランジスタを直列接続する。そし′Ｃ１上記論理設定部
に入力信号を供給するとともに、上記電圧制御用お上び
ゾルダウン用ＭＯ８）ランノスタに制御４８号を供給し
て導通制御し、電圧制御用１ｖｉ０８ トランジスタと
ゾルダウン用ＭＯ８）ランジスタとの接続点から出力を
得るように構成したものである・〔発明の実施例〕 以下−この発明の一実施例につい１１２１面を参照し゛
〔説明する。第３図はその構成を示すもので、第１の電
位供給源ｖｃｃと第２の電位供給源ｖ８［ｌとの間に、
人力信号Ａ 、 Ｂ 、 Ｃが供給され論理設定を行な
う第１導電形（Ｎチャネル形）のディプレッション形Ｍ
Ｏ８１ランジスタＱａ ＋Ｑ ９ｔ Ｑ ｔｏ （論
理設定部）、第２導電形（Ｐチャネル形）の電圧制御用
ＭＯＳトランゾスタＱｔｓ、およびＮチャネル形のプル
ダウン用ＭＯ８）ランジスタＱ１２を直列接続する。そ
して、上記トランジスタＱ１１．Ｑ１２に制御信号？を
供給し、トランジスタＱｌ、Ｑ１２の接続点ｐＪ２から
入力信号Ａ。
プレッション形ＭＯ８）ランジスタに上って構成された
論理設定部の一端に和゛、源電圧を供給し、上記論理設
定部の他端と接地点間に第２導電形の電圧制御用ＭＯ８
）ランノスタおよび第１導電形のノルダウン用ＭＯ８）
ランジスタを直列接続する。そし′Ｃ１上記論理設定部
に入力信号を供給するとともに、上記電圧制御用お上び
ゾルダウン用ＭＯ８）ランノスタに制御４８号を供給し
て導通制御し、電圧制御用１ｖｉ０８ トランジスタと
ゾルダウン用ＭＯ８）ランジスタとの接続点から出力を
得るように構成したものである・〔発明の実施例〕 以下−この発明の一実施例につい１１２１面を参照し゛
〔説明する。第３図はその構成を示すもので、第１の電
位供給源ｖｃｃと第２の電位供給源ｖ８［ｌとの間に、
人力信号Ａ 、 Ｂ 、 Ｃが供給され論理設定を行な
う第１導電形（Ｎチャネル形）のディプレッション形Ｍ
Ｏ８１ランジスタＱａ ＋Ｑ ９ｔ Ｑ ｔｏ （論
理設定部）、第２導電形（Ｐチャネル形）の電圧制御用
ＭＯＳトランゾスタＱｔｓ、およびＮチャネル形のプル
ダウン用ＭＯ８）ランジスタＱ１２を直列接続する。そ
して、上記トランジスタＱ１１．Ｑ１２に制御信号？を
供給し、トランジスタＱｌ、Ｑ１２の接続点ｐＪ２から
入力信号Ａ。
Ｂ、Ｃおよび制御信号φの論理積出力ｏｕ′ｒ、を得る
。
。
上記のような構成において動作を説明する。
入力信号Ａｅ Ｂ 、 Ｃが全て″′１″レベルであれ
ば、トランジスタＱｓ ｌＱ９ ＃Ｑ１Ｇはオン状
態となシ、トランジスタＱＩＯＩＱＩＩの接続点Ｎ ｔ
の電位ハ″′１＃レベル（ｖｃｃレベル）となる。そし
て、制御信号φが０”レベルになると、トランジスタＱ
ｌｌがオン状態、トランジスタＱｌｚがオフ状態となり
、接続点Ｎ２から出力される信号ＯＵＴ。
ば、トランジスタＱｓ ｌＱ９ ＃Ｑ１Ｇはオン状
態となシ、トランジスタＱＩＯＩＱＩＩの接続点Ｎ ｔ
の電位ハ″′１＃レベル（ｖｃｃレベル）となる。そし
て、制御信号φが０”レベルになると、トランジスタＱ
ｌｌがオン状態、トランジスタＱｌｚがオフ状態となり
、接続点Ｎ２から出力される信号ＯＵＴ。
は″″１″１″レベル。次に、制御信（（φが″１＃レ
ベルになると、トランジスタＱｌがオフ状態、トランジ
スタＱｌがオン状態となり、出力信号υＵ ’ｒ１は′
０”レベルとなる。また、人力信号Ａ。
ベルになると、トランジスタＱｌがオフ状態、トランジ
スタＱｌがオン状態となり、出力信号υＵ ’ｒ１は′
０”レベルとなる。また、人力信号Ａ。
Ｂ、Ｃのうち例えばＡが１０＃レベル、Ｂ、Ｃが′１”
レベルであったとすると、接続点Ｎ３の電位はＩ ｖＴ
ＨＮＤ Ｉ （ｖＴＨＮＤはＮ ｆ−ｙネル形ＭＯＳト
ランノスタＱｓ ｌＱ９ １ＱＩＯのしきい値電圧）
以下であり、 ｌ ｖＴＨＮＤ Ｉ ＜ Ｉ ｖＴＩＩＰ Ｉで
あれば、制御信号φがＯ”レベルの時、トランジスタＱ
ｌはオフ状態となり、出力信号ＯＵＴ、はＩ′０＃レベ
ルとなる。ココア、ｖＴＨＰはＰチャネル形ＭＯ８）ラ
ンジスタＱｔｓのしきい値電圧である。
レベルであったとすると、接続点Ｎ３の電位はＩ ｖＴ
ＨＮＤ Ｉ （ｖＴＨＮＤはＮ ｆ−ｙネル形ＭＯＳト
ランノスタＱｓ ｌＱ９ １ＱＩＯのしきい値電圧）
以下であり、 ｌ ｖＴＨＮＤ Ｉ ＜ Ｉ ｖＴＩＩＰ Ｉで
あれば、制御信号φがＯ”レベルの時、トランジスタＱ
ｌはオフ状態となり、出力信号ＯＵＴ、はＩ′０＃レベ
ルとなる。ココア、ｖＴＨＰはＰチャネル形ＭＯ８）ラ
ンジスタＱｔｓのしきい値電圧である。
このような構成によれば、素子数を削減できるのでパタ
ーン面積を縮小でき、またイン・々−タ回路を介して出
力信号を得る形式ではないので動作速度も高速化できる
。
ーン面積を縮小でき、またイン・々−タ回路を介して出
力信号を得る形式ではないので動作速度も高速化できる
。
第４図は、上記第３図の回路を多段接続して構成したド
ミノ回路で、このような構成によれば、素子数を削減で
きるのみならず、段数を減らせるため動作速度を大幅に
向上できる。また、トランジスタのケ９−ト数が減少す
るだめリーク電流等も少なくなり低消費電力化できる。
ミノ回路で、このような構成によれば、素子数を削減で
きるのみならず、段数を減らせるため動作速度を大幅に
向上できる。また、トランジスタのケ９−ト数が減少す
るだめリーク電流等も少なくなり低消費電力化できる。
なお、上記実施例では論理設定部がアンド回路の場合に
ついて説明したがオア回路や他の論理回路でも良い。ま
た、上記第４図の回路におけるトランジスタＱｔｔ＊Ｑ
ｔｚの接続点Ｎ、と接地点ｖｓｓとの間に抵抗あるいは
コンデンサを接続しても良い。このような構成によれば
、例えば入力信号Ａ、Ｂ 、Ｃのうち少なくとも１つが
０”レベルで、制御信号？が“１＃レベルから“Ｏ”レ
ベルに変化し、入力信号Ｅが０”レベルから′１”レベ
ルに変化した場合、トランジスタＱ１４とＱｔｇとの接
続点の電位が°′１”レベル（ｖＣＣレベル）に上昇し
、トランジスタＱｉｓのダート電位がカップリングによ
り上昇するのを防止できるので、動作を安定化できる。
ついて説明したがオア回路や他の論理回路でも良い。ま
た、上記第４図の回路におけるトランジスタＱｔｔ＊Ｑ
ｔｚの接続点Ｎ、と接地点ｖｓｓとの間に抵抗あるいは
コンデンサを接続しても良い。このような構成によれば
、例えば入力信号Ａ、Ｂ 、Ｃのうち少なくとも１つが
０”レベルで、制御信号？が“１＃レベルから“Ｏ”レ
ベルに変化し、入力信号Ｅが０”レベルから′１”レベ
ルに変化した場合、トランジスタＱ１４とＱｔｇとの接
続点の電位が°′１”レベル（ｖＣＣレベル）に上昇し
、トランジスタＱｉｓのダート電位がカップリングによ
り上昇するのを防止できるので、動作を安定化できる。
以上説明したようにこの発明によれば、素子数の削減に
よりパターン面積を縮小でき、かつ高速化も可能なＣＭ
Ｏ８論理回路が得られる。
よりパターン面積を縮小でき、かつ高速化も可能なＣＭ
Ｏ８論理回路が得られる。
第１図は従来の０ＭＯ８構成のアンド回路を示す図、第
２図は上記第１図の回路を多段接続して構成したドミノ
回路を示す図、第３図はこの発明の一実施例に係るＣＭ
Ｏ８論理回路を示す図、第４図はこの発明の他の実施例
を示す回路図である 。 Ｑｓ ｅ Ｑｓ ｔ Ｑｔｏ・・・ガイプレッショ
ン形ＭＯＳトランジスタ（論理設定部）、Ｑｔｔ・・・
電圧制御用ＭＯ８）ランノスタ、Ｑ１２・・・ゾルダウ
ン用ＭＯ８）ランノスタ、Ａ 、Ｂ、Ｃ１Ｉ）、Ｅ・・
・入力信号、７・・・制御信号＋ ＯＵ Ｔｌ ＋ Ｏ
Ｕ ”２・・・出力信号。 ｖｃｃ・・・第１電位供給源、■！Ｉｓ・・・第２曳位
供給源。
２図は上記第１図の回路を多段接続して構成したドミノ
回路を示す図、第３図はこの発明の一実施例に係るＣＭ
Ｏ８論理回路を示す図、第４図はこの発明の他の実施例
を示す回路図である 。 Ｑｓ ｅ Ｑｓ ｔ Ｑｔｏ・・・ガイプレッショ
ン形ＭＯＳトランジスタ（論理設定部）、Ｑｔｔ・・・
電圧制御用ＭＯ８）ランノスタ、Ｑ１２・・・ゾルダウ
ン用ＭＯ８）ランノスタ、Ａ 、Ｂ、Ｃ１Ｉ）、Ｅ・・
・入力信号、７・・・制御信号＋ ＯＵ Ｔｌ ＋ Ｏ
Ｕ ”２・・・出力信号。 ｖｃｃ・・・第１電位供給源、■！Ｉｓ・・・第２曳位
供給源。
Claims (1)
- 第１導電形の７ イブレノジョン形ＭＯ８）ランジスタ
によって構成され一端が第１の１６１位供給源に接続さ
れる論理設定部と、上記論理設定部の他端に接続される
第２導電形の電圧制御用ＭＯ８）ランノスタと、この電
圧制御用ＭＯ８）ランソスタと第２の電位供給源との間
に接続される第１導電形のプルダウン用ＭＯ８）ランノ
スタとを具備し、上記論理設定１５１ｉに入力信号を供
給するとともに上記電圧制御用およびプルダウン用ＭＯ
８）ランジスタに共通の制御信号を供給し、電圧制御用
ＭＯ８）ランジスタとプルダウン用ＭＯ８）ランソスタ
との接続点から出力を得るように構成したことを特徴と
するＣＭＯ８％３理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148821A JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148821A JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939124A true JPS5939124A (ja) | 1984-03-03 |
| JPH0261821B2 JPH0261821B2 (ja) | 1990-12-21 |
Family
ID=15461468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148821A Granted JPS5939124A (ja) | 1982-08-27 | 1982-08-27 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939124A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486706B2 (en) * | 2000-12-06 | 2002-11-26 | Intel Corporation | Domino logic with low-threshold NMOS pull-up |
| US6492837B1 (en) | 2000-03-17 | 2002-12-10 | Intel Corporation | Domino logic with output predischarge |
| US6529861B1 (en) | 1999-07-02 | 2003-03-04 | Intel Corporation | Power consumption reduction for domino circuits |
| US6529045B2 (en) | 1999-09-28 | 2003-03-04 | Intel Corporation | NMOS precharge domino logic |
| US6556962B1 (en) | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| JP2007019811A (ja) * | 2005-07-07 | 2007-01-25 | Oki Electric Ind Co Ltd | ドミノｃｍｏｓ論理回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915085B2 (en) | 2003-09-18 | 2011-03-29 | Cree, Inc. | Molded chip fabrication method |
| US9024349B2 (en) | 2007-01-22 | 2015-05-05 | Cree, Inc. | Wafer level phosphor coating method and devices fabricated utilizing method |
| US9041285B2 (en) | 2007-12-14 | 2015-05-26 | Cree, Inc. | Phosphor distribution in LED lamps using centrifugal force |
| US8878219B2 (en) | 2008-01-11 | 2014-11-04 | Cree, Inc. | Flip-chip phosphor coating method and devices fabricated utilizing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959563A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS5052855U (ja) * | 1973-09-10 | 1975-05-21 | ||
| JPS50133758A (ja) * | 1974-04-08 | 1975-10-23 |
-
1982
- 1982-08-27 JP JP57148821A patent/JPS5939124A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959563A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS5052855U (ja) * | 1973-09-10 | 1975-05-21 | ||
| JPS50133758A (ja) * | 1974-04-08 | 1975-10-23 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529861B1 (en) | 1999-07-02 | 2003-03-04 | Intel Corporation | Power consumption reduction for domino circuits |
| US6556962B1 (en) | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| US6529045B2 (en) | 1999-09-28 | 2003-03-04 | Intel Corporation | NMOS precharge domino logic |
| US6492837B1 (en) | 2000-03-17 | 2002-12-10 | Intel Corporation | Domino logic with output predischarge |
| US6653866B2 (en) | 2000-03-17 | 2003-11-25 | Intel Corporation | Domino logic with output predischarge |
| US6486706B2 (en) * | 2000-12-06 | 2002-11-26 | Intel Corporation | Domino logic with low-threshold NMOS pull-up |
| JP2007019811A (ja) * | 2005-07-07 | 2007-01-25 | Oki Electric Ind Co Ltd | ドミノｃｍｏｓ論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261821B2 (ja) | 1990-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02179028A (ja) | 論理レベル変換回路 | |
| JPS62221219A (ja) | 論理回路 | |
| JPS62284523A (ja) | Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 | |
| JPS58215827A (ja) | 論理回路 | |
| JPS5939124A (ja) | Ｃｍｏｓ論理回路 | |
| US5604417A (en) | Semiconductor integrated circuit device | |
| JPH0142167B2 (ja) | ||
| JPS63501468A (ja) | Ｃｍｏｓ対ｅｃｌインタフエ−ス回路 | |
| JPH0567963A (ja) | 論理集積回路 | |
| JPS598431A (ja) | バツフア回路 | |
| JPS6362411A (ja) | 半導体回路 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| US5426382A (en) | Complementary logic recovered energy circuit | |
| JP2001127615A (ja) | 分割レベル論理回路 | |
| JPS62145918A (ja) | 半導体集積回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH0574247B2 (ja) | ||
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JP2944255B2 (ja) | 論理回路 | |
| JPH0398314A (ja) | レベル変換回路 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JP2855796B2 (ja) | 半導体出力回路 | |
| JPS6225514A (ja) | 論理回路 | |
| JPH0441374Y2 (ja) |