JPH0574247B2 - - Google Patents
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- JPH0574247B2 JPH0574247B2 JP62328107A JP32810787A JPH0574247B2 JP H0574247 B2 JPH0574247 B2 JP H0574247B2 JP 62328107 A JP62328107 A JP 62328107A JP 32810787 A JP32810787 A JP 32810787A JP H0574247 B2 JPH0574247 B2 JP H0574247B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は同一基板上に形成されたバイポーラ
トランジスタとMOSFETとにより構成されるBi
−MOS論理回路に関し、特に出力負荷の大きい
回路を高速に動作させる半導体論理回路として使
用されるBi−MOS論理回路に関する。
トランジスタとMOSFETとにより構成されるBi
−MOS論理回路に関し、特に出力負荷の大きい
回路を高速に動作させる半導体論理回路として使
用されるBi−MOS論理回路に関する。
（従来の技術）
従来のBi−MOS論理回路の一例として２入力
NAND回路を第８図に示す。第８図の回路にお
いて、１はNPNバイポーラトランジスタＱ１，
Ｑ２より成るパイポーラトーテムポール出力バツ
フアであり、トランジスタＱ１はプルアツプ用、
トランジスタＱ２はプルダウン用として用いられ
る。２はCMOSプツシユプル論理回路による２
入力NANDゲートであり、２個のＰ型
MOSFETQ３，Ｑ４と、２個のＮ型MOSFETQ
５，Ｑ６より構成されている。この２入力
NANDゲート２の出力はプルアツプ用のNPNト
ランジスタＱ１のベースに接続されている。Ｎ型
MOSFETQ７〜Ｑ９はプルダウン用のNPNトラ
ンジスタＱ２をスイツチング制御するためのもの
で、Ｎ型MOSFETQ７，Ｑ８は、２入力NAND
ゲート２の放電側回路すなわちＮ型MOSFETQ
５，Ｑ６に対応するものである。つまり、Ｎ型
MOSFETQ５，Ｑ６が共にオン状態となつてプ
ルアツプ用のNPNトランジスタＱ１のベース電
流が引抜かれる時には、Ｎ型MOSFETQ７，Ｑ
８もそれぞれオンし、これによつてプルダウン用
のNPAトランジスタＱ２にベース電流を供給す
る構成になつている。また、Ｎ型MOSFETQ９
はNPNトランジスタＱ２のベース電流を引抜く
ためのもので、２入力NANDゲート２のＰ型
MOSFETQ３，Ｑ４のいずれかがオンしてNPN
トランジスタＱ１がオン状態に制御される時に、
出力端子の高レベル電位を受けてMOSFETQ９
がオンし、NPNトランジスタＱ２をオフさせる。
NAND回路を第８図に示す。第８図の回路にお
いて、１はNPNバイポーラトランジスタＱ１，
Ｑ２より成るパイポーラトーテムポール出力バツ
フアであり、トランジスタＱ１はプルアツプ用、
トランジスタＱ２はプルダウン用として用いられ
る。２はCMOSプツシユプル論理回路による２
入力NANDゲートであり、２個のＰ型
MOSFETQ３，Ｑ４と、２個のＮ型MOSFETQ
５，Ｑ６より構成されている。この２入力
NANDゲート２の出力はプルアツプ用のNPNト
ランジスタＱ１のベースに接続されている。Ｎ型
MOSFETQ７〜Ｑ９はプルダウン用のNPNトラ
ンジスタＱ２をスイツチング制御するためのもの
で、Ｎ型MOSFETQ７，Ｑ８は、２入力NAND
ゲート２の放電側回路すなわちＮ型MOSFETQ
５，Ｑ６に対応するものである。つまり、Ｎ型
MOSFETQ５，Ｑ６が共にオン状態となつてプ
ルアツプ用のNPNトランジスタＱ１のベース電
流が引抜かれる時には、Ｎ型MOSFETQ７，Ｑ
８もそれぞれオンし、これによつてプルダウン用
のNPAトランジスタＱ２にベース電流を供給す
る構成になつている。また、Ｎ型MOSFETQ９
はNPNトランジスタＱ２のベース電流を引抜く
ためのもので、２入力NANDゲート２のＰ型
MOSFETQ３，Ｑ４のいずれかがオンしてNPN
トランジスタＱ１がオン状態に制御される時に、
出力端子の高レベル電位を受けてMOSFETQ９
がオンし、NPNトランジスタＱ２をオフさせる。
つまり、第８図の回路は、Ａ，Ｂを入力信号と
し、NPNトランジスタＱ１とＱ２の接続点の電
位を出力信号とする２入力NAND回路として動
作する。
し、NPNトランジスタＱ１とＱ２の接続点の電
位を出力信号とする２入力NAND回路として動
作する。
このように構成されるBi−MOS論理回路は、
通常のCMOSプツシユプル論理回路と異なり、
論理回路の出力によつて負荷を直接充放電するの
でなく、バイポーラトランジスタを介して負荷を
充放電するため、バイポーラトランジスタの高周
波エミツタ接地電流増幅率βだけ出力負荷の駆動
電流が増加する。
通常のCMOSプツシユプル論理回路と異なり、
論理回路の出力によつて負荷を直接充放電するの
でなく、バイポーラトランジスタを介して負荷を
充放電するため、バイポーラトランジスタの高周
波エミツタ接地電流増幅率βだけ出力負荷の駆動
電流が増加する。
したがつて、第９図に示すように、フアンアウ
トすなわち出力負荷が大きくなるほど第８図の
Bi−MOS論理回路による負荷の充放電時間はプ
ツシユプルCMOS論理回路の充放電時間より速
くなる。
トすなわち出力負荷が大きくなるほど第８図の
Bi−MOS論理回路による負荷の充放電時間はプ
ツシユプルCMOS論理回路の充放電時間より速
くなる。
しかしながら、第８図に示すようなBi−MOS
論理回路では、入力ＡおよびＢに接続されるゲー
ト容量はプツシユプルCMOS論理回路比べ、Ｎ
型MOSFETQ７，Ｑ８の分だけ大きくなる。こ
のため、入力ＡまたはＢを駆動する回路の充放電
にその分時間がかかり、Bi−MOS論理回路の一
段あたりの遅延時間を増大させる欠点がある。
論理回路では、入力ＡおよびＢに接続されるゲー
ト容量はプツシユプルCMOS論理回路比べ、Ｎ
型MOSFETQ７，Ｑ８の分だけ大きくなる。こ
のため、入力ＡまたはＢを駆動する回路の充放電
にその分時間がかかり、Bi−MOS論理回路の一
段あたりの遅延時間を増大させる欠点がある。
このような入力ゲート容量を低減することを目
的とした回路としては、第１０図のようなものが
ある。
的とした回路としては、第１０図のようなものが
ある。
第１０図の回路は、ドレインを電源電位VDD端
子に接続したＰ型MOSFETQ１０のゲートと、
ソースを接地電位VSSに接続したＮ型MOSFETQ
１１のゲートにクロツク信号φをそれぞれ与えた
動機型NAND回路である。Ｑ１０のソースとＱ
１１のドレインの間にはゲートに入力信号Ａ，Ｂ
が供給されるＮ型MOSFETQ１２，Ｑ１３が挿
入され、FETQ１０とＱ１２の接続点が出力端子
となる。
子に接続したＰ型MOSFETQ１０のゲートと、
ソースを接地電位VSSに接続したＮ型MOSFETQ
１１のゲートにクロツク信号φをそれぞれ与えた
動機型NAND回路である。Ｑ１０のソースとＱ
１１のドレインの間にはゲートに入力信号Ａ，Ｂ
が供給されるＮ型MOSFETQ１２，Ｑ１３が挿
入され、FETQ１０とＱ１２の接続点が出力端子
となる。
このように構成される同期型NAND回路の動
作を第１１図のタイミングチヤートを参照して説
明する。クロツク信号φが“Ｌ”の時は、Ｑ１０
がオン、Ｑ１１がオフするので、出力・は、
“Ｈ”レベルに充電される。この期間つまりクロ
ツク信号φが“Ｌ”レベルの時に入力ＡおよびＢ
の電位を確定させ、そしてクロツク信号φを
“Ｈ”レベルにすることにより、入力Ａ，Ｂが共
に“Ｈ”レベルならば出力・は、“Ｌ”レベ
ルに放電され、いずれか一方または両方が“Ｌ”
レベルならば出力・は“Ｈ”レベルに充電さ
れたままになる。
作を第１１図のタイミングチヤートを参照して説
明する。クロツク信号φが“Ｌ”の時は、Ｑ１０
がオン、Ｑ１１がオフするので、出力・は、
“Ｈ”レベルに充電される。この期間つまりクロ
ツク信号φが“Ｌ”レベルの時に入力ＡおよびＢ
の電位を確定させ、そしてクロツク信号φを
“Ｈ”レベルにすることにより、入力Ａ，Ｂが共
に“Ｈ”レベルならば出力・は、“Ｌ”レベ
ルに放電され、いずれか一方または両方が“Ｌ”
レベルならば出力・は“Ｈ”レベルに充電さ
れたままになる。
この回路はプツシユプルCMOS論理回路と異
なり、入力Ａ，Ｂは出力充電用のＰ型MOSFET
のゲートには接続されていないため入力ゲート容
量が小さく、その入力ゲート容量の充電を高速に
行うことができる。
なり、入力Ａ，Ｂは出力充電用のＰ型MOSFET
のゲートには接続されていないため入力ゲート容
量が小さく、その入力ゲート容量の充電を高速に
行うことができる。
しかしながら、出力負荷容量を充電する時には
Ｐ型MOSFETQ１０、放電時にはＮ型
MOSFETQ１１，Ｑ１２，Ｑ１３が直接駆動す
るため、第８図に示したBi−MOS論理回路に比
べ、出力負荷の充放電に時間がかかる欠点があ
る。
Ｐ型MOSFETQ１０、放電時にはＮ型
MOSFETQ１１，Ｑ１２，Ｑ１３が直接駆動す
るため、第８図に示したBi−MOS論理回路に比
べ、出力負荷の充放電に時間がかかる欠点があ
る。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、
従来のBi−MOS論理回路では入力ゲート容量が
増大してしまう点を改善し、出力負荷の駆動力が
大きくしかも入力ゲート容量の小さいBi−MOS
論理回路を提供することを目的とする。
従来のBi−MOS論理回路では入力ゲート容量が
増大してしまう点を改善し、出力負荷の駆動力が
大きくしかも入力ゲート容量の小さいBi−MOS
論理回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）
この発明によるBi−MOS論理回路は、電源電
位供給端子にコレクタが接続されエミツタが信号
出力端子に接続された第１のNPNバイポーラト
ランジスタと、前記信号出力端子にコレクタが接
続されエミツタが接地電位供給端子に接続された
第２のNPNバイポーラトランジスタと、ゲート
に入力信号がそれぞれ供給される複数の
MOSFETより構成され前記入力信号の組み合わ
せに応じてスイツチング制御されるスイツチ回路
と、クロツク信号またはその反転クロツク信号が
ゲートに供給されるＮ型MOSFETとを具備し、
前記スイツチ回路と前記Ｎ型MOSFETの直列接
続より成る直列回路の一端を前記第１または第２
のいずれか一方のNPNバイポーラトランジスタ
のベースに接続し、他方のNPAバイポーラトラ
ンジスタを前記クロツク信号に基づいてスイツチ
ング制御することを特徴とする。
位供給端子にコレクタが接続されエミツタが信号
出力端子に接続された第１のNPNバイポーラト
ランジスタと、前記信号出力端子にコレクタが接
続されエミツタが接地電位供給端子に接続された
第２のNPNバイポーラトランジスタと、ゲート
に入力信号がそれぞれ供給される複数の
MOSFETより構成され前記入力信号の組み合わ
せに応じてスイツチング制御されるスイツチ回路
と、クロツク信号またはその反転クロツク信号が
ゲートに供給されるＮ型MOSFETとを具備し、
前記スイツチ回路と前記Ｎ型MOSFETの直列接
続より成る直列回路の一端を前記第１または第２
のいずれか一方のNPNバイポーラトランジスタ
のベースに接続し、他方のNPAバイポーラトラ
ンジスタを前記クロツク信号に基づいてスイツチ
ング制御することを特徴とする。
このBi−MOS論理回路にあつては、クロツク
信号に基づいてスイツチング制御される方の
NPNバイポーラトランジスタがオフ状態に制御
される期間において、他方のNPNバイポーラト
ランジスタがスイツチ回路の導通状態に応じてス
イツチング制御される。スイツチ回路は複数のＮ
型MOSFETより構成でき、この場合スイツチ回
路は通常のCMOSプツシユプル論理回路の放電
側回路に対応した構成となる。また、スイツチ回
路を複数のＰ型MOSFETで構成することもでき
る。この場合には、スイツチ回路は通常の
CMOSプツシユプル論理回路の充電側回路部に
対応した構成となる。このような構成にすること
によつて、従来のBi−MOS論理回路に比べ、入
力信号がゲートに印加されるMOSFETの数を減
らすことができ、入力ゲート容量を減少できる。
したがつて、この入力ゲート容量に起因する動作
速度の遅れを解消でき、高速で動作するBi−
MOS論理回路が得られる。
信号に基づいてスイツチング制御される方の
NPNバイポーラトランジスタがオフ状態に制御
される期間において、他方のNPNバイポーラト
ランジスタがスイツチ回路の導通状態に応じてス
イツチング制御される。スイツチ回路は複数のＮ
型MOSFETより構成でき、この場合スイツチ回
路は通常のCMOSプツシユプル論理回路の放電
側回路に対応した構成となる。また、スイツチ回
路を複数のＰ型MOSFETで構成することもでき
る。この場合には、スイツチ回路は通常の
CMOSプツシユプル論理回路の充電側回路部に
対応した構成となる。このような構成にすること
によつて、従来のBi−MOS論理回路に比べ、入
力信号がゲートに印加されるMOSFETの数を減
らすことができ、入力ゲート容量を減少できる。
したがつて、この入力ゲート容量に起因する動作
速度の遅れを解消でき、高速で動作するBi−
MOS論理回路が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係わるBi−
MOS論理回路を示す。第１図において、１０は
バイポーラトーテムポール型出力バツフアであ
り、ベースにクロツク信号が供給されるプルア
ツプ型NPNバイポーラトランジスタＱ１１と、
プルダウン用NPNバイポーラトランジスタＱ１
２から構成されている。そして、これらのトラン
ジスタＱ１１とＱ１２の接続点がこのBi−MOS
論理回路の信号出力端子となる。２０はそれぞれ
のゲートに入力信号が供給される複数のＮ型
MOSFETで構成されたスイツチ回路であり、こ
のスイツチ回路は入力信号の組合わせに応じてオ
ン・オフ制御される。そして、このスイツチ回路
２０は、ゲートにの反転クロツク信号φが供給
されるＮ型MOSFETQ１３が直列接続され、信
号出力端子とNPNバイポーラトランジスタＱ１
２のベース間に挿入されている。Ｎ型
MOSFETQ１４は、トランジスタＱ１２のベー
ス電流引抜き用といて設けられたものであり、そ
のドレインはトランジスタＱ１２のベースに、ソ
ースは接地電位VSS端子に、またゲートは信号出
力端子に接続されている。
MOS論理回路を示す。第１図において、１０は
バイポーラトーテムポール型出力バツフアであ
り、ベースにクロツク信号が供給されるプルア
ツプ型NPNバイポーラトランジスタＱ１１と、
プルダウン用NPNバイポーラトランジスタＱ１
２から構成されている。そして、これらのトラン
ジスタＱ１１とＱ１２の接続点がこのBi−MOS
論理回路の信号出力端子となる。２０はそれぞれ
のゲートに入力信号が供給される複数のＮ型
MOSFETで構成されたスイツチ回路であり、こ
のスイツチ回路は入力信号の組合わせに応じてオ
ン・オフ制御される。そして、このスイツチ回路
２０は、ゲートにの反転クロツク信号φが供給
されるＮ型MOSFETQ１３が直列接続され、信
号出力端子とNPNバイポーラトランジスタＱ１
２のベース間に挿入されている。Ｎ型
MOSFETQ１４は、トランジスタＱ１２のベー
ス電流引抜き用といて設けられたものであり、そ
のドレインはトランジスタＱ１２のベースに、ソ
ースは接地電位VSS端子に、またゲートは信号出
力端子に接続されている。
このような構成のBi−MOS論理回路にあつて
は、プルアツプ用のNPNバイポーラトランジス
タＱ１１はクロツク信号によりスイツチング制
御され、プルダウン用のNPNバイポーラトラン
ジスタＱ１２はスイツチ回路２０の導通状態によ
つてスイツチング制御される。この場合、トラン
ジスタＱ１２のスイツチング制御は、クロツク信
号φが“Ｈ”レベルでＮ型MOSFETQ１３がオ
ン状態になつている期間に行われる。すなわち、
クロツク信号φが“Ｌ”の期間（は“Ｈ”レベ
ル）においてプルアツプ用NPNバイポーラトラ
ンジスタＱ１１によつて出力負荷を充電してお
き、クロツク信号φが“Ｈ”レベルになる期間に
おいてその充電された出力負荷を放電するか否か
がスイツチ回路２０の導通状態によつて決定され
る。したがつて、このBi−MOS回路では、スイ
ツチ回路２０は出力負荷の放電時のみに作用する
ことになるので、このスイツチ回路２０を通常の
CMOSプツシユプル論理回路の放電側回路に対
応した構成とすることにより、所望の論理回路を
構成することが可能となる。
は、プルアツプ用のNPNバイポーラトランジス
タＱ１１はクロツク信号によりスイツチング制
御され、プルダウン用のNPNバイポーラトラン
ジスタＱ１２はスイツチ回路２０の導通状態によ
つてスイツチング制御される。この場合、トラン
ジスタＱ１２のスイツチング制御は、クロツク信
号φが“Ｈ”レベルでＮ型MOSFETQ１３がオ
ン状態になつている期間に行われる。すなわち、
クロツク信号φが“Ｌ”の期間（は“Ｈ”レベ
ル）においてプルアツプ用NPNバイポーラトラ
ンジスタＱ１１によつて出力負荷を充電してお
き、クロツク信号φが“Ｈ”レベルになる期間に
おいてその充電された出力負荷を放電するか否か
がスイツチ回路２０の導通状態によつて決定され
る。したがつて、このBi−MOS回路では、スイ
ツチ回路２０は出力負荷の放電時のみに作用する
ことになるので、このスイツチ回路２０を通常の
CMOSプツシユプル論理回路の放電側回路に対
応した構成とすることにより、所望の論理回路を
構成することが可能となる。
第２図は第１図に示したBi−MOS論理回路で
２入力NAND回路を構成した例である。この場
合、スイツチ回路２０は、入力信号Ａ，Ｂをそれ
ぞれのゲート入力とするＮ型MOSFETQ２１，
Ｑ２２の直列接続から構成される。つまり、この
スイツチ回路２０は、プツシユプルCMOS回路
で２入力NANDゲートを構成した場合における
その放電側回路部に対応している。この第２図の
２入力NAND回路の動作を第３図のタイミング
チヤートを参照して説明する。
２入力NAND回路を構成した例である。この場
合、スイツチ回路２０は、入力信号Ａ，Ｂをそれ
ぞれのゲート入力とするＮ型MOSFETQ２１，
Ｑ２２の直列接続から構成される。つまり、この
スイツチ回路２０は、プツシユプルCMOS回路
で２入力NANDゲートを構成した場合における
その放電側回路部に対応している。この第２図の
２入力NAND回路の動作を第３図のタイミング
チヤートを参照して説明する。
クロツク信号が“Ｈ”の時、すなわちクロツ
ク信号φが“Ｌ”の時は、プルアツプ用NPNト
ランジスタＱ１１がオンし、Ｎ型MOSFETQ１
３がオフすることにより、出力・の電位が上
昇し、プルダウン用トランジスタＱ１２のベース
電荷はＮ型MOSFETQ１４により引抜かれてオ
フする。従つて、出力・はトランジスタＱ１
１により“Ｈ”レベルに充電される。
ク信号φが“Ｌ”の時は、プルアツプ用NPNト
ランジスタＱ１１がオンし、Ｎ型MOSFETQ１
３がオフすることにより、出力・の電位が上
昇し、プルダウン用トランジスタＱ１２のベース
電荷はＮ型MOSFETQ１４により引抜かれてオ
フする。従つて、出力・はトランジスタＱ１
１により“Ｈ”レベルに充電される。
入力Ａ・Ｂは、このようにクロツク信号が
“Ｈ”、クロツク信号φが“Ｌ”の期間内に確定さ
れる。そして、次のサイクルでクロツク信号が
“Ｌ”、φが“Ｈ”レベルになると、Ｎ型
MOSFETQ１３がオンするため、入力Ａ・Ｂか
共に“Ｈ”レベルの場合はスイツチ回路２０がオ
ンし、プルダウン用NPNトランジスタＱ１２に
ベース電流が供給される。この時、NPNトラン
ジスタＱ１１はオフであるため、出力・は
“Ｌ”レベルとなる。また、入力Ａ・Ｂの内の少
なくとも一方が“Ｌ”レベルの場合は、Ｎ型
MOSFETQ２１，Ｑ２２のいずれか一方はオフ
するので、スイツチ回路２０はオンにならず、プ
ルダウン用トランジスタＱ１２はベース電流が流
れ込まない。したがつて、NPNトランジスタＱ
１２はオフのままであり、出力・は、“Ｈ”
レベルが保持される。
“Ｈ”、クロツク信号φが“Ｌ”の期間内に確定さ
れる。そして、次のサイクルでクロツク信号が
“Ｌ”、φが“Ｈ”レベルになると、Ｎ型
MOSFETQ１３がオンするため、入力Ａ・Ｂか
共に“Ｈ”レベルの場合はスイツチ回路２０がオ
ンし、プルダウン用NPNトランジスタＱ１２に
ベース電流が供給される。この時、NPNトラン
ジスタＱ１１はオフであるため、出力・は
“Ｌ”レベルとなる。また、入力Ａ・Ｂの内の少
なくとも一方が“Ｌ”レベルの場合は、Ｎ型
MOSFETQ２１，Ｑ２２のいずれか一方はオフ
するので、スイツチ回路２０はオンにならず、プ
ルダウン用トランジスタＱ１２はベース電流が流
れ込まない。したがつて、NPNトランジスタＱ
１２はオフのままであり、出力・は、“Ｈ”
レベルが保持される。
この第２図に示したBi−MOS論理回路から明
らかなように、この発明によるBi−MOS回路に
あつては、第８図に示した従来のBi−MOS論理
回路と比べ、CMOSプツシユプル論理ゲート２
のゲート容量分だけ入力ゲート容量が少なくな
り、入力ゲート電流の充放電時間を少なくするこ
とができる。また、第１０図に示した従来の同期
型回路に比べ、出力負荷の充放電をバイポーラト
ランジスタを介して行なつているので、バイポー
ラトランジスタの高周波エミツタ接地増幅率βだ
け出力電流が増加し、出力負荷を高速に充放電す
ることができる。さらに、CMOS論理回路と同
様に、充電時および放電時共に回路中に貫通電流
が流れないので、待機時における低消費電力性の
長所も有している。
らかなように、この発明によるBi−MOS回路に
あつては、第８図に示した従来のBi−MOS論理
回路と比べ、CMOSプツシユプル論理ゲート２
のゲート容量分だけ入力ゲート容量が少なくな
り、入力ゲート電流の充放電時間を少なくするこ
とができる。また、第１０図に示した従来の同期
型回路に比べ、出力負荷の充放電をバイポーラト
ランジスタを介して行なつているので、バイポー
ラトランジスタの高周波エミツタ接地増幅率βだ
け出力電流が増加し、出力負荷を高速に充放電す
ることができる。さらに、CMOS論理回路と同
様に、充電時および放電時共に回路中に貫通電流
が流れないので、待機時における低消費電力性の
長所も有している。
この発明によるBi−MOS論理回路の第２の実
施例を第４図に示す。この回路は、第１図に示し
た第１の実施例の回路と同様にプルアツプ用の
NPNバイポーラトランジスタＱ１１をクロツク
信号に応じてスイツチング制御し、プルダウン用
のNPNバイポーラトランジスタＱ１２をスイツ
チ回路２０の導通状態に応じてスイツチング制御
する構成であるが、Ｎ型MOSFETQ１４のゲー
トを信号出力端子に接続する代わりに、クロツク
信号をそのゲートに供給している。このような
構成にすると、Ｎ型MOSFETQ１４がオンする
のはクロツク信号が“Ｈ”レベルすなわち出力
負荷の充電時のみとなり、出力負荷の放電時にお
いてプルダウン用のNPNバイポーラトランジス
タＱ１２のベース電流がFETQ１４を介して分流
することがなくなるので、第１図の回路より出力
負荷を高速に放電することが可能となる。
施例を第４図に示す。この回路は、第１図に示し
た第１の実施例の回路と同様にプルアツプ用の
NPNバイポーラトランジスタＱ１１をクロツク
信号に応じてスイツチング制御し、プルダウン用
のNPNバイポーラトランジスタＱ１２をスイツ
チ回路２０の導通状態に応じてスイツチング制御
する構成であるが、Ｎ型MOSFETQ１４のゲー
トを信号出力端子に接続する代わりに、クロツク
信号をそのゲートに供給している。このような
構成にすると、Ｎ型MOSFETQ１４がオンする
のはクロツク信号が“Ｈ”レベルすなわち出力
負荷の充電時のみとなり、出力負荷の放電時にお
いてプルダウン用のNPNバイポーラトランジス
タＱ１２のベース電流がFETQ１４を介して分流
することがなくなるので、第１図の回路より出力
負荷を高速に放電することが可能となる。
この発明の第３の実施例を第５図に示す。この
回路では、Ｎ型MOSFETQ１４のゲートを電源
電位VDD端子に接続し、このFETQ１４をノーマ
リーオンにしているのが特徴である。このように
すると第４図の回路に比べて、出力負荷の放電時
にNPNバイポーラトランジスタＱ１２のベース
電流がFETQ１４を介して分流されてしまう欠点
があるが、第１図の回路に比べると、信号出力端
子からFETQ１４のゲートへの帰還配線がなくな
るので、出力容量がこのＱ３のゲートの分だけ少
なくなり、その分高速化される長所がある。ま
た、このようにすると、第１図の回路に比し配線
が簡単であるためパターン的に作図し易い利点が
ある。
回路では、Ｎ型MOSFETQ１４のゲートを電源
電位VDD端子に接続し、このFETQ１４をノーマ
リーオンにしているのが特徴である。このように
すると第４図の回路に比べて、出力負荷の放電時
にNPNバイポーラトランジスタＱ１２のベース
電流がFETQ１４を介して分流されてしまう欠点
があるが、第１図の回路に比べると、信号出力端
子からFETQ１４のゲートへの帰還配線がなくな
るので、出力容量がこのＱ３のゲートの分だけ少
なくなり、その分高速化される長所がある。ま
た、このようにすると、第１図の回路に比し配線
が簡単であるためパターン的に作図し易い利点が
ある。
第６図は第４図に示した第２の実施例の構成に
よつて複合論理・＋（＋）・を構成した
例である。この場合、スイツチ回路２０は図示の
ように各ゲートに入力信号Ａ〜Ｅがそれぞれ対応
して供給される５個のＮ型MOSFETQ２１〜Ｑ
２５より構成される。このスイツチ回路２０の構
成は、通常のCMOSプツシユプル論理回路で複
合論理・＋（＋）・を構成した場合の放
電側回路に対応したものである。
よつて複合論理・＋（＋）・を構成した
例である。この場合、スイツチ回路２０は図示の
ように各ゲートに入力信号Ａ〜Ｅがそれぞれ対応
して供給される５個のＮ型MOSFETQ２１〜Ｑ
２５より構成される。このスイツチ回路２０の構
成は、通常のCMOSプツシユプル論理回路で複
合論理・＋（＋）・を構成した場合の放
電側回路に対応したものである。
第７図はこの発明の第４の実施例を示す。この
回路はスイツチ回路２０をＮ型MOSFETでなく
Ｐ型MOSFETで構成したものである。つまり、
この回路において、２０′はそれぞれのゲートに
入力信号が供給される複数のＰ型MOSFETで構
成されたスイツチ回路であり、このスイツチ回路
２０′は入力信号の組合わせに応じてオン・オフ
制御される。そして、このスイツチ回路２０′は、
ゲートにクロツク信号φが供給されるＰ型
MOSFETQ１５と直列接続され、電源電位VDD端
子とNPNバイポーラトランジスタＱ１１のベー
ス間に挿入されている。Ｎ型MOSFETQ１６は、
トランジスタＱ１１のベース電流引抜き用として
設けられたものであり、そのドレインはトランジ
スタＱ１１のベースに、ソースは接地電位VSS端
子に接続され、またゲートにはクロツク信号φが
供給される。プルダウン用のNPNバイポーラト
ランジスタＱ１２のスイツチング制御はクロツク
信号φに基づいて行われ、クロツク信号φが
“Ｈ”レベルの期間では、ソース・ドレイン間の
電流通路が信号出力端子とNPNバイポーラトラ
ンジスタＱ１２ベースとの間２挿入されたＮ型
MOSFETQ１３によつてトランジスタＱ１２に
ベース電流が供給されてトランジスタＱ１２がオ
ンとなり、クロツク信号φが“Ｌ”レベルの期間
はベース電流が供給されずトランジスタＱ１２は
オフとなる。Ｎ型MOSFETQ１４は、トランジ
スタＱ１２のベース電流引抜き用として設けられ
たもので、そのソース・ドレイン間の電流通路は
トランジスタＱ１２のベースと接地VSS端子間に
挿入され、そのゲートは信号出力端子に接続され
ている。
回路はスイツチ回路２０をＮ型MOSFETでなく
Ｐ型MOSFETで構成したものである。つまり、
この回路において、２０′はそれぞれのゲートに
入力信号が供給される複数のＰ型MOSFETで構
成されたスイツチ回路であり、このスイツチ回路
２０′は入力信号の組合わせに応じてオン・オフ
制御される。そして、このスイツチ回路２０′は、
ゲートにクロツク信号φが供給されるＰ型
MOSFETQ１５と直列接続され、電源電位VDD端
子とNPNバイポーラトランジスタＱ１１のベー
ス間に挿入されている。Ｎ型MOSFETQ１６は、
トランジスタＱ１１のベース電流引抜き用として
設けられたものであり、そのドレインはトランジ
スタＱ１１のベースに、ソースは接地電位VSS端
子に接続され、またゲートにはクロツク信号φが
供給される。プルダウン用のNPNバイポーラト
ランジスタＱ１２のスイツチング制御はクロツク
信号φに基づいて行われ、クロツク信号φが
“Ｈ”レベルの期間では、ソース・ドレイン間の
電流通路が信号出力端子とNPNバイポーラトラ
ンジスタＱ１２ベースとの間２挿入されたＮ型
MOSFETQ１３によつてトランジスタＱ１２に
ベース電流が供給されてトランジスタＱ１２がオ
ンとなり、クロツク信号φが“Ｌ”レベルの期間
はベース電流が供給されずトランジスタＱ１２は
オフとなる。Ｎ型MOSFETQ１４は、トランジ
スタＱ１２のベース電流引抜き用として設けられ
たもので、そのソース・ドレイン間の電流通路は
トランジスタＱ１２のベースと接地VSS端子間に
挿入され、そのゲートは信号出力端子に接続され
ている。
このように、スイツチ回路をＰ型MOSFETで
構成した場合においても、このスイツチ回路が
CMOSプツシユプル論理回路の充電側回路部に
対応した構成となることから、Ｎ型MOSFETで
構成した場合と同様に入力ゲート容量を減少する
ことができる。また、第７図において、NPNト
ランジスタＱ１４のベース電流引抜き用とした設
けられたＮ型MOSFETQ１４のゲートは、信号
出力端子でなく前述したように電源VDD端子に接
続してもよく、またそのゲートにクロツク信号
を供給してもよい。
構成した場合においても、このスイツチ回路が
CMOSプツシユプル論理回路の充電側回路部に
対応した構成となることから、Ｎ型MOSFETで
構成した場合と同様に入力ゲート容量を減少する
ことができる。また、第７図において、NPNト
ランジスタＱ１４のベース電流引抜き用とした設
けられたＮ型MOSFETQ１４のゲートは、信号
出力端子でなく前述したように電源VDD端子に接
続してもよく、またそのゲートにクロツク信号
を供給してもよい。
［発明の効果］
以上のようにこの発明によれ、CMOSプツシ
ユプル論理回路の充電側回路または放電側回路の
いずれか一方のゲートに入力信号を供給するだけ
で済むので、入力ゲート容量の削減が可能とな
る。また、出力負荷の充放電はバイポーラトラン
ジスタを介して行つているので、出力負荷の充放
電を高速に行なうことができる。
ユプル論理回路の充電側回路または放電側回路の
いずれか一方のゲートに入力信号を供給するだけ
で済むので、入力ゲート容量の削減が可能とな
る。また、出力負荷の充放電はバイポーラトラン
ジスタを介して行つているので、出力負荷の充放
電を高速に行なうことができる。
第１図はこの発明の一実施例に係わるBi−
MOS論理回路を示す回路図、第２図は第１図の
回路で２入力NANDゲートを構成した例を示す
回路図、第３図は第２図の２入力NANDゲート
の動作を説明するタイミングチヤート、第４図乃
至第７図はそれぞれこの発明の他の実施例を説明
する図、第８図乃至第１１図はそれぞれ従来の論
理回路を説明する図である。 １０……バイポーラトーテムポール型出力バツ
フア、２０……スイツチ回路、Ｑ１１，Ｑ１２…
…NPNバイポーラトランジスタ、Ｑ１３，Ｑ１
４……Ｎ型MOSFET、φ，……クロツク信
号。
MOS論理回路を示す回路図、第２図は第１図の
回路で２入力NANDゲートを構成した例を示す
回路図、第３図は第２図の２入力NANDゲート
の動作を説明するタイミングチヤート、第４図乃
至第７図はそれぞれこの発明の他の実施例を説明
する図、第８図乃至第１１図はそれぞれ従来の論
理回路を説明する図である。 １０……バイポーラトーテムポール型出力バツ
フア、２０……スイツチ回路、Ｑ１１，Ｑ１２…
…NPNバイポーラトランジスタ、Ｑ１３，Ｑ１
４……Ｎ型MOSFET、φ，……クロツク信
号。
Claims (1)
- 【特許請求の範囲】 １ 電源電位供給端子にコレクタが接続されエミ
ツタが信号出力端子に接続されベースにクロツク
信号が供給される第１のNPNバイポーラトラン
ジスタと、 前記信号出力端子にコレクタが接続されエミツ
タが接地電位供給端子に接続された第２のNPN
バイポーラトランジスタと、 ゲートに入力信号がそれぞれ供給される複数の
MOSFETより構成され、前記入力信号の組み合
わせに応じてスイツチング制御されるスイツチ回
路と、 このスイツチ回路に直列接続され、前記クロツ
ク信号の反転クロツク信号がゲートに供給される
Ｎ型MOSFETとを具備し、 前記スイツチ回路と前記Ｎ型MOSFETの直列
接続より成る直列回路の一端を前記信号出力端子
に接続し、他端を前記第２のNPNバイポーラト
ランジスタのベースに接続したことを特徴とする
Bi−MOS論理回路。 ２ 前記第２のNPNバイポーラトランジスタの
ベースと前記接地電位供給端子間には、前記クロ
ツク信号がゲートに供給されるＮ型MOSFETが
挿入されていることを特徴とする特許請求の範囲
第１項記載のBi−MOS論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328107A JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328107A JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170116A JPH01170116A (ja) | 1989-07-05 |
| JPH0574247B2 true JPH0574247B2 (ja) | 1993-10-18 |
Family
ID=18206577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328107A Granted JPH01170116A (ja) | 1987-12-24 | 1987-12-24 | Ｂｉ−ＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170116A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232826A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | ダイナミック型論理回路 |
| FR2652462B1 (fr) * | 1989-09-28 | 1991-12-06 | Bull Sa | Reseau logique programmable integre. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
-
1987
- 1987-12-24 JP JP62328107A patent/JPH01170116A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170116A (ja) | 1989-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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