JPH01295526A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
- Publication number
- JPH01295526A JPH01295526A JP63126582A JP12658288A JPH01295526A JP H01295526 A JPH01295526 A JP H01295526A JP 63126582 A JP63126582 A JP 63126582A JP 12658288 A JP12658288 A JP 12658288A JP H01295526 A JPH01295526 A JP H01295526A
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- JP
- Japan
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- transistor
- bipolar
- output
- cut
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ素子と相補型ＭＯＳ （以下ＣＭ
ＯＳと称す）素子を複合して構成する論理回路（以下Ｂ
ｉＣＭＯ９論理回路と称す）に関し、特に、ダーリント
ン接続したバイポーラ素子をファンアウトの高負荷駆動
手段としてＣＭＯＳ論理ゲートと組合せて用いるＢ ｉ
ＣＭＯＳ論理回路に関する。
ＯＳと称す）素子を複合して構成する論理回路（以下Ｂ
ｉＣＭＯ９論理回路と称す）に関し、特に、ダーリント
ン接続したバイポーラ素子をファンアウトの高負荷駆動
手段としてＣＭＯＳ論理ゲートと組合せて用いるＢ ｉ
ＣＭＯＳ論理回路に関する。
従来、この種のＢ ｉＣＭＯＳ論理回路は第３図３に示
す様な構成となっていた。
す様な構成となっていた。
出力段はバイポーラトランジスタＱｌ、Ｑ２と０３、Ｑ
４のダーリントン接続になっている。
４のダーリントン接続になっている。
上述した従来のＢ ｉＣＭＯＳ論理回路は、遮断時に、
ダーリントン接続後段のベース電荷を直接引抜く電流経
路がない為、特に出力の切換時に貫通電流を小さく出来
ない、更に、この結果出力の切換のスピードが遅くなる
という欠点がある。
ダーリントン接続後段のベース電荷を直接引抜く電流経
路がない為、特に出力の切換時に貫通電流を小さく出来
ない、更に、この結果出力の切換のスピードが遅くなる
という欠点がある。
本発明のＢｉＣＭＯＳ論理回路は、各々２段ないし、そ
れ以上のダーリントン接続されたバイポーラトランジス
タで構成されたプルアップ、プルタウン素子をトーテム
ポール接続した負荷駆動回路と、相補型Ｍｏ３論理ゲー
トと、前記相補型ＭｏＳ論理ゲート出力でプルアップＰ
チャンネルＭＯＳトランジスタのゲートが、前記負荷駆
動回路の出力でプルダウンｎチャンネルＭＯＳトランジ
スタのゲートが制御される様に構成された制御回路と、
前記相補型Ｍｏ３論理ゲートの出力をゲート入力とし、
前記負荷駆動回路のプルダウン素子を構成するダーリン
トン接続されたバイポーラトランジスタの後段側のベー
ス電極と接地電位間に接続されたｎチャンネルＭｏ３）
ランジスタと、前記制御回路の出力をゲート入力とし、
前記負荷駆動回路のプルアップ素子を構成するダーリン
トン接続されたバイポーラトランジスタの後段側のベー
ス電極と接地電位間に接続されたｎチャンネルＭｏ３）
ランジスタとを有し、前記相補型Ｍｏ８論理ゲートの出
力電流で前記負荷駆動回路のプルアップ素子のベースを
駆動し、更に前記制御回路の出力電流で前記負荷駆動回
路のプルダウン素子のベースを駆動するように構成され
る。
れ以上のダーリントン接続されたバイポーラトランジス
タで構成されたプルアップ、プルタウン素子をトーテム
ポール接続した負荷駆動回路と、相補型Ｍｏ３論理ゲー
トと、前記相補型ＭｏＳ論理ゲート出力でプルアップＰ
チャンネルＭＯＳトランジスタのゲートが、前記負荷駆
動回路の出力でプルダウンｎチャンネルＭＯＳトランジ
スタのゲートが制御される様に構成された制御回路と、
前記相補型Ｍｏ３論理ゲートの出力をゲート入力とし、
前記負荷駆動回路のプルダウン素子を構成するダーリン
トン接続されたバイポーラトランジスタの後段側のベー
ス電極と接地電位間に接続されたｎチャンネルＭｏ３）
ランジスタと、前記制御回路の出力をゲート入力とし、
前記負荷駆動回路のプルアップ素子を構成するダーリン
トン接続されたバイポーラトランジスタの後段側のベー
ス電極と接地電位間に接続されたｎチャンネルＭｏ３）
ランジスタとを有し、前記相補型Ｍｏ８論理ゲートの出
力電流で前記負荷駆動回路のプルアップ素子のベースを
駆動し、更に前記制御回路の出力電流で前記負荷駆動回
路のプルダウン素子のベースを駆動するように構成され
る。
第１図は本発明の第１の実施例を示す回路図で、ＮＡＮ
Ｄゲートに適用されたものであり、ｎチャンネルＭＯＳ
トランジスタｎ１〜ｎ５及び、ＰチャンネルＭＯＳ）ラ
ンジスタＰｌ〜Ｐ３、ｎｐｎ型バイポーラトランジスタ
Ｑ１〜Ｑ４より構成される。
Ｄゲートに適用されたものであり、ｎチャンネルＭＯＳ
トランジスタｎ１〜ｎ５及び、ＰチャンネルＭＯＳ）ラ
ンジスタＰｌ〜Ｐ３、ｎｐｎ型バイポーラトランジスタ
Ｑ１〜Ｑ４より構成される。
Ｍｏ８）ランジスタＰＩ 、Ｐ２ 、ｎｔ 、ｎ２は正
論理のＮＡＮＤゲートを構成し、ＭＯＳトランジスタＰ
３ ＋ ｎ３は適当なしきい値電圧のエンハンスメン
トトランジスタで構成される制御回路であり、バイポー
ラトランジスタＱ１．Ｑ２及びＱ３．Ｑ４は各々ダーリ
ントン接続されて、それぞれ負荷駆動回路のトーテムポ
ール接続のプルアップ及びプルダウン素子を構成し、更
にＭＯＳトランジスタｎ４ 、ｎ５は各々バイポーラト
ランジスタＱ２．Ｑ４のゲート電極に接続された適当な
しきい値電圧のエンハンスメントトランジスタで、それ
ぞれ制御回路の出力と、ＮＡＮＤゲートの出力で制御さ
れている。
論理のＮＡＮＤゲートを構成し、ＭＯＳトランジスタＰ
３ ＋ ｎ３は適当なしきい値電圧のエンハンスメン
トトランジスタで構成される制御回路であり、バイポー
ラトランジスタＱ１．Ｑ２及びＱ３．Ｑ４は各々ダーリ
ントン接続されて、それぞれ負荷駆動回路のトーテムポ
ール接続のプルアップ及びプルダウン素子を構成し、更
にＭＯＳトランジスタｎ４ 、ｎ５は各々バイポーラト
ランジスタＱ２．Ｑ４のゲート電極に接続された適当な
しきい値電圧のエンハンスメントトランジスタで、それ
ぞれ制御回路の出力と、ＮＡＮＤゲートの出力で制御さ
れている。
入力ｉ１．ｉ２が共に論理“°１“ （エンハンスメン
トｎチャンネルＭＯＳ）ランジスタを導通させ、エンハ
ンスメントｎチャンネルＭＯＳ）ランジスタを遮断させ
るに十分な電位が印加された時）の場合、Ｍｏ５）−ラ
ンジスタＰｌ、Ｐ２は遮断し、Ｍｏ３）ランジスタｎｌ
、ｎ２が導通し、この結果に呼応してＭＯＳトランジ
スタＰ３が導通、ＭＯＳトランジスタｎ５が遮断し、バ
イポーラトランジスタＱ１のベース電荷が引抜かれ、バ
イポーラトランジスタＱ１は遮断する。Ｍｏ６）ランジ
スタＰ３の導通に伴い、バイポーラトランジスタＱ３の
ベース電流を駆動すると同時にＭＯＳトランジシタｎ３
が導通し、ＭＯＳトランジスタｎ４が導通し、Ｍｏ３）
ランジスタｎ４を介してバイポーラトランジスタＱ２の
ベース電荷が引抜かれバイポーラトランジスタＱ２は完
全に遮断する。バイポーラトランジスタＱ３のコレクタ
電流はバイポーラトランジスタＱ３のベース電流に対し
、バイポーラトランジスタＱ３の駆動能力分増幅されて
おり、これがバイポーラトランジスタＱ４のベース電流
となる。又、バイポーラトランジスタＱ４のベース・コ
レクタ間でも同様の増幅がなされ、これにより、出力０
１の負荷駆動能力はバイポーラトランジスタＱ３．Ｑ４
の各々の駆動能力の積で与えられる。
トｎチャンネルＭＯＳ）ランジスタを導通させ、エンハ
ンスメントｎチャンネルＭＯＳ）ランジスタを遮断させ
るに十分な電位が印加された時）の場合、Ｍｏ５）−ラ
ンジスタＰｌ、Ｐ２は遮断し、Ｍｏ３）ランジスタｎｌ
、ｎ２が導通し、この結果に呼応してＭＯＳトランジ
スタＰ３が導通、ＭＯＳトランジスタｎ５が遮断し、バ
イポーラトランジスタＱ１のベース電荷が引抜かれ、バ
イポーラトランジスタＱ１は遮断する。Ｍｏ６）ランジ
スタＰ３の導通に伴い、バイポーラトランジスタＱ３の
ベース電流を駆動すると同時にＭＯＳトランジシタｎ３
が導通し、ＭＯＳトランジスタｎ４が導通し、Ｍｏ３）
ランジスタｎ４を介してバイポーラトランジスタＱ２の
ベース電荷が引抜かれバイポーラトランジスタＱ２は完
全に遮断する。バイポーラトランジスタＱ３のコレクタ
電流はバイポーラトランジスタＱ３のベース電流に対し
、バイポーラトランジスタＱ３の駆動能力分増幅されて
おり、これがバイポーラトランジスタＱ４のベース電流
となる。又、バイポーラトランジスタＱ４のベース・コ
レクタ間でも同様の増幅がなされ、これにより、出力０
１の負荷駆動能力はバイポーラトランジスタＱ３．Ｑ４
の各々の駆動能力の積で与えられる。
この結果出力０１は論理” ｏ ”に強く駆動される。
更にこの結果に呼応してＭｏ８）ランジスタｎ３は遮断
するからプルアップ側とプルダウン側素子の電流通路は
バイポーラ駆動段を含め全く存在しない。
するからプルアップ側とプルダウン側素子の電流通路は
バイポーラ駆動段を含め全く存在しない。
次に入力１１゜１２の何れか、又は共に論理“０” （
エンハンスメントドチャンネルＭＯＳトランジスタを導
通させエンハンスメントｎチャンネルＭＯＳトランジス
タを遮断させるに十分低い電位が印加された時）の場合
、Ｍｏ３）ランジスタＰ、又はＰ２が導通し、ＭＯＳト
ランジスタｎ！又はｎ２が遮断し、この結果に呼応して
ＭＯＳトランジスタＰ３が遮断、ＭＯＳトランジスタｎ
５が導通し、バイポーラトランジスタＱｌのベース電流
が駆動される。
エンハンスメントドチャンネルＭＯＳトランジスタを導
通させエンハンスメントｎチャンネルＭＯＳトランジス
タを遮断させるに十分低い電位が印加された時）の場合
、Ｍｏ３）ランジスタＰ、又はＰ２が導通し、ＭＯＳト
ランジスタｎ！又はｎ２が遮断し、この結果に呼応して
ＭＯＳトランジスタＰ３が遮断、ＭＯＳトランジスタｎ
５が導通し、バイポーラトランジスタＱｌのベース電流
が駆動される。
ＭＯＳトランジスタＰ３の遮断に伴いバイポーラトラン
ジスタＱ３にはベース電流が供給されなくなる。バイポ
ーラトランジスタＱ！のコレクタ電流により、バイポー
ラトランジスタＱ２のベース電流が駆動され前述しなと
同様に出力０１はバイポーラトランジスタＱ１．Ｑ２の
各々の駆動能力の積で駆動され強力に論理“１°′に駆
動される。更にこの結果に呼応して、ＭｏＳトランジス
タｎ３が導通し、ＭＯＳトランジスタｎ４が遮断し、Ｍ
ＯＳ）ランイスタｎ３を介しバイポーラトランジスタＱ
３のＭＯＳトランジスタｎ５を介しバイポーラトランジ
スタＱ４のベース電荷が引抜かれ、バイポーラトランジ
スタＱ４のベース電荷が引抜かれ、バイポーラトランジ
スタＱ３．Ｑ４は完全に遮断する。
ジスタＱ３にはベース電流が供給されなくなる。バイポ
ーラトランジスタＱ！のコレクタ電流により、バイポー
ラトランジスタＱ２のベース電流が駆動され前述しなと
同様に出力０１はバイポーラトランジスタＱ１．Ｑ２の
各々の駆動能力の積で駆動され強力に論理“１°′に駆
動される。更にこの結果に呼応して、ＭｏＳトランジス
タｎ３が導通し、ＭＯＳトランジスタｎ４が遮断し、Ｍ
ＯＳ）ランイスタｎ３を介しバイポーラトランジスタＱ
３のＭＯＳトランジスタｎ５を介しバイポーラトランジ
スタＱ４のベース電荷が引抜かれ、バイポーラトランジ
スタＱ４のベース電荷が引抜かれ、バイポーラトランジ
スタＱ３．Ｑ４は完全に遮断する。
前例同様、プルアップ側とプルダウン側素子の電流通路
はバイポーラ駆動段を含め全く存在しない。
はバイポーラ駆動段を含め全く存在しない。
第２図は、本発明の第２の実施例を示す回路図でＮＯＲ
ゲートに適用されたものであり、ｎチャンネルＭｏ８）
ランジスタｎ１〜ｎ５、及びＰチャンネルＭＯＳトラン
ジスタレ１〜Ｐ３、ｎｐｎ型バイポーラトランジスタＱ
１〜Ｑ４より構成される。
ゲートに適用されたものであり、ｎチャンネルＭｏ８）
ランジスタｎ１〜ｎ５、及びＰチャンネルＭＯＳトラン
ジスタレ１〜Ｐ３、ｎｐｎ型バイポーラトランジスタＱ
１〜Ｑ４より構成される。
ＭｏＳトランジスタＰｌ 、Ｐ２ 、ｎｌ 、ｎ２は正
論理のＮＯＲゲートを構成し、Ｍｏ８）ランジスタＰ３
、ｎ３は適当なしきい値電圧のエンハンスメントトラ
ンジスタで構成される制御回路であり、バイポーラトラ
ンジスタＱ！、Ｑａ及びＱ３．Ｑ４は各々ダーリントン
接続されて、それぞれ負荷駆動回路のトーテムポール接
続のプルアップ及びプルダウン素子を構成し、更にＭｏ
３）ランジスタｎ４＋ ｎ５は各々バイポーラトランジ
スタＱ２．Ｑ４のゲート電極に接続された適当なしきい
値電圧のエンハンスメントトランジスタで、それぞれ制
御回路の出力と、ＮＯＲゲートの出力で制御されている
。
論理のＮＯＲゲートを構成し、Ｍｏ８）ランジスタＰ３
、ｎ３は適当なしきい値電圧のエンハンスメントトラ
ンジスタで構成される制御回路であり、バイポーラトラ
ンジスタＱ！、Ｑａ及びＱ３．Ｑ４は各々ダーリントン
接続されて、それぞれ負荷駆動回路のトーテムポール接
続のプルアップ及びプルダウン素子を構成し、更にＭｏ
３）ランジスタｎ４＋ ｎ５は各々バイポーラトランジ
スタＱ２．Ｑ４のゲート電極に接続された適当なしきい
値電圧のエンハンスメントトランジスタで、それぞれ制
御回路の出力と、ＮＯＲゲートの出力で制御されている
。
入力１１＋１２が共に論理“０”の場合、ＭＯＳトラン
ジスタＰ、、Ｐ２が導通し、ＭＯＳトランジスタｎｌ
、ｎ２が遮断し、この結果に呼応して、Ｍｏ３）ランジ
スタＰ、が遮断、Ｍｏ８）ランジスタｎ５が導通し、バ
イポーラトランジスタＱ＋のベース電流が駆動される。
ジスタＰ、、Ｐ２が導通し、ＭＯＳトランジスタｎｌ
、ｎ２が遮断し、この結果に呼応して、Ｍｏ３）ランジ
スタＰ、が遮断、Ｍｏ８）ランジスタｎ５が導通し、バ
イポーラトランジスタＱ＋のベース電流が駆動される。
ＭＯＳトランジスタＰ３の遮断に伴いバイポーラトラン
ジスタＱ３にはベース電流が供給されなくなる。バイポ
ーラトランジスタＱ＋のコレクタ電流により、バイポー
ラトランジスタＱ２のベース電流が駆動され第１の実施
例と同様に出力０１はバイポーラトランジスタＱ１．Ｑ
２の駆動能力の積で駆動され強力に論理“１”に駆動さ
れる。
ジスタＱ３にはベース電流が供給されなくなる。バイポ
ーラトランジスタＱ＋のコレクタ電流により、バイポー
ラトランジスタＱ２のベース電流が駆動され第１の実施
例と同様に出力０１はバイポーラトランジスタＱ１．Ｑ
２の駆動能力の積で駆動され強力に論理“１”に駆動さ
れる。
更に、この結果に呼応して、Ｍｏ８）−ランジスタｎ３
が導通し、Ｍｏ３）ランジスタｎ４が遮断し、ＭＯＳト
ランジスタｎ３を介しバイポーラトランジスタＱ３のＭ
ｏ３）ランジスタｎ５を介しバイポーラトランジスタＱ
４のベース電荷が引抜かれ、バイポーラトランジスタＱ
３．Ｑ４は完全に遮断する。この為、プルアップ側とプ
ルダウン側素子の電流通路はバイポーラ駆動段を含め全
く存在しない。
が導通し、Ｍｏ３）ランジスタｎ４が遮断し、ＭＯＳト
ランジスタｎ３を介しバイポーラトランジスタＱ３のＭ
ｏ３）ランジスタｎ５を介しバイポーラトランジスタＱ
４のベース電荷が引抜かれ、バイポーラトランジスタＱ
３．Ｑ４は完全に遮断する。この為、プルアップ側とプ
ルダウン側素子の電流通路はバイポーラ駆動段を含め全
く存在しない。
次に入力１１＋１２が何れか、又は、共に論理°“１゛
の場合、ＭＯＳ）ランジスタＰ、又はＰ２が遮断し、Ｍ
ｏ３）ランジスタｎ１又はｎ２が導通し、この結果に呼
応してＭＯＳトランジスタＰ３が導通、ＭｏＳトランジ
スタｎ５が遮断し、バイポーラトランジスタＱｌのベー
ス電荷が引抜かれ、バイポーラトランジスタＱ１は遮断
する。
の場合、ＭＯＳ）ランジスタＰ、又はＰ２が遮断し、Ｍ
ｏ３）ランジスタｎ１又はｎ２が導通し、この結果に呼
応してＭＯＳトランジスタＰ３が導通、ＭｏＳトランジ
スタｎ５が遮断し、バイポーラトランジスタＱｌのベー
ス電荷が引抜かれ、バイポーラトランジスタＱ１は遮断
する。
ＭＯＳ）ランジスタＰ３の導通に伴い、バイポーラトラ
ンジスタＱ３のベース電流を駆動すると同時にＭＯＳ）
−ランジスタｎ４が導通し、ＭＯＳトランジスタｎ４を
介してバイポーラトランジスタＱ２のベース電荷が引抜
かれバイポーラトランジスタＱ２は完全に遮断する。バ
イポーラトランジスタＱ３のコレクタ電流によりバイポ
ーラトランジスタＱ４のベース電流が駆動され、前述と
同様に出力０１はバイポーラトランジスタＱ３゜Ｑ４の
各々の駆動能力の積で駆動され強力に論理” ｏ ”に
駆動される。更に、この結果に呼応して、ＭＯＳトラン
ジスタｎ３が遮断し、プルアップ、プルダウン素子間に
はバイポーラ素子を含め電流通路は全く存在しない。
ンジスタＱ３のベース電流を駆動すると同時にＭＯＳ）
−ランジスタｎ４が導通し、ＭＯＳトランジスタｎ４を
介してバイポーラトランジスタＱ２のベース電荷が引抜
かれバイポーラトランジスタＱ２は完全に遮断する。バ
イポーラトランジスタＱ３のコレクタ電流によりバイポ
ーラトランジスタＱ４のベース電流が駆動され、前述と
同様に出力０１はバイポーラトランジスタＱ３゜Ｑ４の
各々の駆動能力の積で駆動され強力に論理” ｏ ”に
駆動される。更に、この結果に呼応して、ＭＯＳトラン
ジスタｎ３が遮断し、プルアップ、プルダウン素子間に
はバイポーラ素子を含め電流通路は全く存在しない。
以上説明したように本発明は、Ｂ ｉ ＣＭＯＳ論理回
路のトーテムポール接続されたプルアップ・プルダウン
素子を構成する各々ダーリントン接続されたバイポーラ
トランジスタの後段側のベース電荷を引抜く為のＭＯＳ
トランジスタと、その制御回路を有する事により、出力
切換時の貫通電流を小さくし、更には、出力切換のスピ
ードを向上させる効果がある。
路のトーテムポール接続されたプルアップ・プルダウン
素子を構成する各々ダーリントン接続されたバイポーラ
トランジスタの後段側のベース電荷を引抜く為のＭＯＳ
トランジスタと、その制御回路を有する事により、出力
切換時の貫通電流を小さくし、更には、出力切換のスピ
ードを向上させる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
、本発明の第２の実施例を示す回路図、第３図は従来の
一例を示す回路図である。 ｎ、〜ｎ、・・・エンハンスメント型ｎチャンネルＭＯ
Ｓトランジスタ、Ｐ、〜Ｐ３・・・エンハンスメント型
Ｐチャ゛ンネルＭＯＳトランジスタ、Ｑ＋〜Ｑ４・・・
ｎｐｎ型バイポーラトランジスタ、１１゜１２・・・入
力、０１・・・出力端子。
、本発明の第２の実施例を示す回路図、第３図は従来の
一例を示す回路図である。 ｎ、〜ｎ、・・・エンハンスメント型ｎチャンネルＭＯ
Ｓトランジスタ、Ｐ、〜Ｐ３・・・エンハンスメント型
Ｐチャ゛ンネルＭＯＳトランジスタ、Ｑ＋〜Ｑ４・・・
ｎｐｎ型バイポーラトランジスタ、１１゜１２・・・入
力、０１・・・出力端子。
Claims (1)
- 各々２段ないし、それ以上のダーリントン接続されたバ
イポーラトランジスタで構成されたプルアップ、プルダ
ウン素子をトーテムポール接続した負荷駆動回路と、相
補型ＭＯＳ論理ゲートと、前記相補型ＭＯＳ論理ゲート
出力でプルアップＰチャンネルＭＯＳトランジスタのゲ
ートが、前記負荷駆動回路の出力でプルダウンｎチャン
ネルＭＯＳトランジスタのゲートが制御される様に構成
された制御回路と、前記相補型ＭＯＳ論理ゲートの出力
をゲート入力とし、前記負荷駆動回路のプルダウン素子
を構成するダーリントン接続されたバイポーラトランジ
スタの後段側のベース電極と接地電位間に接続されたｎ
チャンネルＭＯＳトランジスタと、前記制御回路の出力
をゲート入力とし、前記負荷駆動回路のプルアップ素子
を構成するダーリントン接続されたバイポーラトランジ
スタの後段側のベース電極と接地電位間に接続されたｎ
チャンネルＭＯＳトランジスタとを有し、前記相補型Ｍ
ＯＳ論理ゲートの出力電流で前記負荷駆動回路のプルア
ップ素子のベースを駆動し、更に前記制御回路の出力電
流で前記負荷駆動回路のプルダウン素子のベースを駆動
するように構成を備える事を特徴としたＢｉＣＭＯＳ論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126582A JPH01295526A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126582A JPH01295526A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295526A true JPH01295526A (ja) | 1989-11-29 |
Family
ID=14938742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126582A Pending JPH01295526A (ja) | 1988-05-23 | 1988-05-23 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117725A (ja) * | 1990-09-03 | 1992-04-17 | Nec Ic Microcomput Syst Ltd | エミッタ結合論理回路 |
-
1988
- 1988-05-23 JP JP63126582A patent/JPH01295526A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117725A (ja) * | 1990-09-03 | 1992-04-17 | Nec Ic Microcomput Syst Ltd | エミッタ結合論理回路 |
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