JPH0220922A - バイモス型論理回路 - Google Patents
バイモス型論理回路Info
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- JPH0220922A JPH0220922A JP63171258A JP17125888A JPH0220922A JP H0220922 A JPH0220922 A JP H0220922A JP 63171258 A JP63171258 A JP 63171258A JP 17125888 A JP17125888 A JP 17125888A JP H0220922 A JPH0220922 A JP H0220922A
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はモス及びバイポーラトランジスターを用いたバ
イモス型論理回路に関する。
イモス型論理回路に関する。
従来の技術
近年、モス及びバイポーラトランジスターを用いたバイ
モス型論理回路が注目されている。第２図に従来のバイ
モス型論理回路を示す。
モス型論理回路が注目されている。第２図に従来のバイ
モス型論理回路を示す。
入力端５はＣＭＯＳインバーターを構成するＰ型ＭＯＳ
トランジスター７及びＮ型ＭＯＳトランジスター８、Ｎ
型ＭＯ８）ランシスター９のゲートに接続されており、
このＣＭＯＳインバーターの出力は第一のバイポーラト
ランジスター１のベースを駆動する。出力端６の論理出
力の立ち上がり時は第１のバイポーラトランジスターｌ
がエミタフォロワー型のバッファーとなり、出力電圧は
急速に立ち上がる。出力の立ち下がり時はＮ型ＭＯＳト
ランジスター９がオン状態となり、第二のバイポーラト
ランジスター２のベースに電流を流し込むので、バイポ
ーラトランジスターの電流増幅作用により大きなコレク
タ電流に増幅されて出力電圧の急速な立ち下がりを実現
する。Ｎ型ＭＯＳトランジスター１０は論理出力の立ち
上がり時に第二のバイポーラトランジスター２をカット
オフするために設けられており、１１は動作電源である
。従来のこのような回路はバイポーラトランジスターの
バッッファ作用により通常のＭＯＳトランジスターだけ
を基だＣＭＯＳ型Ｏ８回路より信号遅延時間の負荷容量
依存性が小さ（、高速であるという特長がある。
トランジスター７及びＮ型ＭＯＳトランジスター８、Ｎ
型ＭＯ８）ランシスター９のゲートに接続されており、
このＣＭＯＳインバーターの出力は第一のバイポーラト
ランジスター１のベースを駆動する。出力端６の論理出
力の立ち上がり時は第１のバイポーラトランジスターｌ
がエミタフォロワー型のバッファーとなり、出力電圧は
急速に立ち上がる。出力の立ち下がり時はＮ型ＭＯＳト
ランジスター９がオン状態となり、第二のバイポーラト
ランジスター２のベースに電流を流し込むので、バイポ
ーラトランジスターの電流増幅作用により大きなコレク
タ電流に増幅されて出力電圧の急速な立ち下がりを実現
する。Ｎ型ＭＯＳトランジスター１０は論理出力の立ち
上がり時に第二のバイポーラトランジスター２をカット
オフするために設けられており、１１は動作電源である
。従来のこのような回路はバイポーラトランジスターの
バッッファ作用により通常のＭＯＳトランジスターだけ
を基だＣＭＯＳ型Ｏ８回路より信号遅延時間の負荷容量
依存性が小さ（、高速であるという特長がある。
発明が解決しようとする課題
しかしながらこのような従来の回路ではバイポーラトラ
ンジスターのベース、エラミッタ間電圧Ｖｄの存在によ
りハイレベルにおいて出力電圧が電源電圧まで上がらず
、ロウレベルにおいては、接地電位まで下がらない。こ
の特性により、大きく次の２つの課題が発生する。
ンジスターのベース、エラミッタ間電圧Ｖｄの存在によ
りハイレベルにおいて出力電圧が電源電圧まで上がらず
、ロウレベルにおいては、接地電位まで下がらない。こ
の特性により、大きく次の２つの課題が発生する。
課題１、バイモス型論理回路で駆動されるＣＭＯＳ回路
の動作電流が減少し、このＣＭＯ３回路の遅延時間が増
大する。この効果は電源電圧が低いほど大きく、将来の
微細化ＭＯ８の使用に関して大きな課題となる。
の動作電流が減少し、このＣＭＯ３回路の遅延時間が増
大する。この効果は電源電圧が低いほど大きく、将来の
微細化ＭＯ８の使用に関して大きな課題となる。
課題２、バイモス型論理回路により駆動されるＣＭＯＳ
回路が完全な遮断状態にならず、貫通電流が流れ消費電
力が増大する。
回路が完全な遮断状態にならず、貫通電流が流れ消費電
力が増大する。
本発明はかかる課題に鑑みてなされたもので、より高速
で、かつ低消費電力で動作する論理回路を実現するバイ
モス型論理回路を新たに提案することを目的としている
。
で、かつ低消費電力で動作する論理回路を実現するバイ
モス型論理回路を新たに提案することを目的としている
。
課題を解決するための手段
本発明は、エミッタを出力端に接続した第一のバイポー
ラトランジスターと、コレクタを出力端に接続した第二
のバイポーラトランジスターから成るトーテムポール回
路と、それぞれのドレインを出力端に接続したＰ型ＭＯ
ＳトランジスターおよびＮ型ＭＯＳトランジスターから
成るＣＭＯＳ回路と、入力論理状態に応じて、前記第一
のバイポーラトランジスター及びＰ型ＭＯＳトランジス
ターを同時にオン状態、第二のバイポーラトランジスタ
ー及びＮ型ＭＯＳトランジスターを同時にオフ状態にす
るか、前記第一のバイポーラトランジスター及びＰ型Ｍ
ＯＳトランジスターを同時にオフ状態、第二のバイポー
ラトランジスター及びＮ型ＭＯＳトランジスターを同時
にオン状態にする回路手段を有するバイモス型論理回路
である。
ラトランジスターと、コレクタを出力端に接続した第二
のバイポーラトランジスターから成るトーテムポール回
路と、それぞれのドレインを出力端に接続したＰ型ＭＯ
ＳトランジスターおよびＮ型ＭＯＳトランジスターから
成るＣＭＯＳ回路と、入力論理状態に応じて、前記第一
のバイポーラトランジスター及びＰ型ＭＯＳトランジス
ターを同時にオン状態、第二のバイポーラトランジスタ
ー及びＮ型ＭＯＳトランジスターを同時にオフ状態にす
るか、前記第一のバイポーラトランジスター及びＰ型Ｍ
ＯＳトランジスターを同時にオフ状態、第二のバイポー
ラトランジスター及びＮ型ＭＯＳトランジスターを同時
にオン状態にする回路手段を有するバイモス型論理回路
である。
作 用
エミッタを出力端に接続した第一のバイポーラトランジ
スターと、コレクタを出力端に接続した第二のバイポー
ラトランジスターから成るトーテムポール回路と、それ
ぞれのドレインを出力端に接続したＰ型ＭＯＳトランジ
スターおよびＮ型ＭＯＳトランジスターから成るＣＭＯ
Ｓ回路と、入力論理状態に応じて、前記第一のバイポー
ラトランジスター及びＰ型ＭＯＳ）ランシスターを同時
にオフ状態にするか、前記第一のバイポーラトランジス
ター及びＰ型ＭＯＳトランジスターを同時にオン状態、
第二のバイポーラトランジスター及びＰ型ＭＯＳトラン
ジスターを同時にオフ状態、第二のバイポーラトランジ
スター及びＮ型ＭＯ８）ランシスターを同時にオン状態
にする回路手段を有することにより、出力をハイレベル
にするときは、第一のバイポーラトランジスター及びＰ
型ＭＯＳトランジスターを同時にオン状態にすることで
、ローレベルから電源電圧−ダイオード電圧Ｖｄ程度ま
では第一のバイポーラトランジスターが急速に立ち上げ
、それ以上の電圧ではカットオフ状態にある第一のバイ
ポーラトランジスターの代わりに、Ｐ型ＭＯＳトランジ
スターが出力電圧を電源電圧まで立ち上げる。また出力
をローレベルにするときは、第二のバイポーラトランジ
スター及びＮ型ＭＯＳ ）ランシスターを同時にオン状
態にすることで、ハイレベルからダイオード電圧Ｖｄ程
度までは第二のバイポーラトランジスターが急速に立ち
下げ、それ以下の電圧ではＮ型ＭＯＳトランジスターが
出力電圧を電源電圧まで立ち上げる。このため本発明の
バイモス型論理回路では、従来のＣＭＯＳ型論理回路と
同様に、出力電圧が接地電位から電源電圧まで取れるこ
とから、バイモス型論理回路の特長である、高ドライブ
特性を損なうことなく先に述べた課題を解決している。
スターと、コレクタを出力端に接続した第二のバイポー
ラトランジスターから成るトーテムポール回路と、それ
ぞれのドレインを出力端に接続したＰ型ＭＯＳトランジ
スターおよびＮ型ＭＯＳトランジスターから成るＣＭＯ
Ｓ回路と、入力論理状態に応じて、前記第一のバイポー
ラトランジスター及びＰ型ＭＯＳ）ランシスターを同時
にオフ状態にするか、前記第一のバイポーラトランジス
ター及びＰ型ＭＯＳトランジスターを同時にオン状態、
第二のバイポーラトランジスター及びＰ型ＭＯＳトラン
ジスターを同時にオフ状態、第二のバイポーラトランジ
スター及びＮ型ＭＯ８）ランシスターを同時にオン状態
にする回路手段を有することにより、出力をハイレベル
にするときは、第一のバイポーラトランジスター及びＰ
型ＭＯＳトランジスターを同時にオン状態にすることで
、ローレベルから電源電圧−ダイオード電圧Ｖｄ程度ま
では第一のバイポーラトランジスターが急速に立ち上げ
、それ以上の電圧ではカットオフ状態にある第一のバイ
ポーラトランジスターの代わりに、Ｐ型ＭＯＳトランジ
スターが出力電圧を電源電圧まで立ち上げる。また出力
をローレベルにするときは、第二のバイポーラトランジ
スター及びＮ型ＭＯＳ ）ランシスターを同時にオン状
態にすることで、ハイレベルからダイオード電圧Ｖｄ程
度までは第二のバイポーラトランジスターが急速に立ち
下げ、それ以下の電圧ではＮ型ＭＯＳトランジスターが
出力電圧を電源電圧まで立ち上げる。このため本発明の
バイモス型論理回路では、従来のＣＭＯＳ型論理回路と
同様に、出力電圧が接地電位から電源電圧まで取れるこ
とから、バイモス型論理回路の特長である、高ドライブ
特性を損なうことなく先に述べた課題を解決している。
実施例
本発明の第１の実施例におけるバイモス型論理回路を第
１図に示す。本実施例においては第２図に示した、従来
回路に対し、それぞれのドレインが出力端６に接続され
、それぞれのゲートを入力端５に接続したＰ型ＭＯＳト
ランジスター３及びＮ型ＭＯＳトランジスター４を新た
に備えたことを特長としている。入力論理状態がロウレ
ベルの時はＰ型ＭＯＳトランジスター７．３、Ｎ型ＭＯ
Ｓトランジスター１０がオン、Ｎ型ＭＯＳトランジスタ
ー８．９．４がオフとなって、バイポーラトランジスタ
ー１、Ｐ型ＭＯＳトランジスター３に電流が流れ、出力
端６の出力電圧を立ち上げる。
１図に示す。本実施例においては第２図に示した、従来
回路に対し、それぞれのドレインが出力端６に接続され
、それぞれのゲートを入力端５に接続したＰ型ＭＯＳト
ランジスター３及びＮ型ＭＯＳトランジスター４を新た
に備えたことを特長としている。入力論理状態がロウレ
ベルの時はＰ型ＭＯＳトランジスター７．３、Ｎ型ＭＯ
Ｓトランジスター１０がオン、Ｎ型ＭＯＳトランジスタ
ー８．９．４がオフとなって、バイポーラトランジスタ
ー１、Ｐ型ＭＯＳトランジスター３に電流が流れ、出力
端６の出力電圧を立ち上げる。
出力電圧が電源電圧よりもダイオード電圧Ｖｄ程度だけ
低い出力電圧時はバイポーラトランジスター１の出力抵
抗がＰ型ＭＯＳトランジスター３よりも小さいため主と
してバイポーラトランジスター１により出力端が駆動さ
れる。出力電圧が電源電圧からダイオード電圧Ｖｄ引い
たものよりも高くなるとバイポーラトランジスター１は
カットオフ状態になるので主としてＰ型ＭＯ８ＴＯトラ
ンジスター３を流れる電流により出力電圧を電源電圧ま
で立ち上げる。
低い出力電圧時はバイポーラトランジスター１の出力抵
抗がＰ型ＭＯＳトランジスター３よりも小さいため主と
してバイポーラトランジスター１により出力端が駆動さ
れる。出力電圧が電源電圧からダイオード電圧Ｖｄ引い
たものよりも高くなるとバイポーラトランジスター１は
カットオフ状態になるので主としてＰ型ＭＯ８ＴＯトラ
ンジスター３を流れる電流により出力電圧を電源電圧ま
で立ち上げる。
これとは逆に入力論理状態がハイレベルの時はＮ型ＭＯ
Ｓと８，９がオン、Ｎ型ＭＯＳトランジスター１０．Ｐ
型ＭＯ８）ランシスター３、バイポーラトランジスター
１がオフとなって、バイポーラトランジスター２、Ｎ型
ＭＯＳトランジスター４に電流が流れ出力端６の出力電
圧を立ち下げる。出力電圧が接地電圧よりもダイオード
電圧Ｖｄだけ高い出力電圧のときはバイポーラトランジ
スター２の駆動電流がＮ型ＭＯＳトランジスター４より
も大きいため、主としてバイポーラトランジスター９に
より出力端が駆動される。出力電圧が接地電圧を基準と
してダイオード電圧Ｖｄよりも低くなるとバイポーラト
ランジスター９はカットオフするので、主としてＮ型Ｍ
ＯＳ）ランシスター４を流れる電流により出力電圧を接
地電圧まで立ち下げる。
Ｓと８，９がオン、Ｎ型ＭＯＳトランジスター１０．Ｐ
型ＭＯ８）ランシスター３、バイポーラトランジスター
１がオフとなって、バイポーラトランジスター２、Ｎ型
ＭＯＳトランジスター４に電流が流れ出力端６の出力電
圧を立ち下げる。出力電圧が接地電圧よりもダイオード
電圧Ｖｄだけ高い出力電圧のときはバイポーラトランジ
スター２の駆動電流がＮ型ＭＯＳトランジスター４より
も大きいため、主としてバイポーラトランジスター９に
より出力端が駆動される。出力電圧が接地電圧を基準と
してダイオード電圧Ｖｄよりも低くなるとバイポーラト
ランジスター９はカットオフするので、主としてＮ型Ｍ
ＯＳ）ランシスター４を流れる電流により出力電圧を接
地電圧まで立ち下げる。
本実施例と従来回路の入出力電圧特性を第３図に示す。
実線で示した本発明の出力電圧は接地電位と電源電圧Ｖ
ｃｅ間の電圧を取るが、点線で示した従来回路では、出
力電圧がハイレベルでダイオード電圧Ｖｄ程度低く、ロ
ータレベルでダイオード電圧Ｖｄ程度高くなるので出力
振幅はより小さくなる。
ｃｅ間の電圧を取るが、点線で示した従来回路では、出
力電圧がハイレベルでダイオード電圧Ｖｄ程度低く、ロ
ータレベルでダイオード電圧Ｖｄ程度高くなるので出力
振幅はより小さくなる。
ところで、これらの回路には通常、ＣＭＯＳ型論理回路
が接続されており、このＣＭＯＳ型論理回路を流れる貫
通電流や動作電流が問題となる。
が接続されており、このＣＭＯＳ型論理回路を流れる貫
通電流や動作電流が問題となる。
そこでこの様子を第４図に示す。第１図に示した本発明
の実施例、第２図に示した従来例をともにインバーター
回路として１２で表す。このインバーター回路の出力端
に接続されるＣＭＯＳ型論理回路を説明の簡略化のため
、Ｐ型ＭＯ８１３，Ｎ型ＭＯＳ１４で構成されるＣＭＯ
Ｓインバーター回路で表す。初めに、オフ状態の貫通電
流について述べる。このＰ型ＭＯ８１３，Ｎ型ＭＯＳ
１４を流れる電流を貫通電流をＩｄｔとすると、従来回
路では Ｉｄｔ＝β（Ｖｄ−Ｖｔ）／２ ： Ｖｄ＞ＶｔＩｄ
＝Ｏ： Ｖｄ＜Ｖｔ （１） β：相互コンダクタンス Ｖｔ：ＭＯＳ）ランシスターのしきい値電圧となる。（
１）式において、ダイオード電圧ＶｄとＭＯＳ）ランシ
スターのしきい値電圧Ｖｔはほぼ等しく、電源配線の電
圧ドロップが無いような理想的な条件では余り多（の電
流は流れないが、従来のバイモス型論理回路は動作マー
ジンがなく、プロセスパラメーターの変動により、かな
りの貫通電流が流れることがあり得るため、低消費電力
化にとって大きな課題となっている。本発明では少なく
ともＭＯＳトランジスターのしきい値電圧Ｖｔぶんの動
作マージンがあるため、このような問題は発生しない。
の実施例、第２図に示した従来例をともにインバーター
回路として１２で表す。このインバーター回路の出力端
に接続されるＣＭＯＳ型論理回路を説明の簡略化のため
、Ｐ型ＭＯ８１３，Ｎ型ＭＯＳ１４で構成されるＣＭＯ
Ｓインバーター回路で表す。初めに、オフ状態の貫通電
流について述べる。このＰ型ＭＯ８１３，Ｎ型ＭＯＳ
１４を流れる電流を貫通電流をＩｄｔとすると、従来回
路では Ｉｄｔ＝β（Ｖｄ−Ｖｔ）／２ ： Ｖｄ＞ＶｔＩｄ
＝Ｏ： Ｖｄ＜Ｖｔ （１） β：相互コンダクタンス Ｖｔ：ＭＯＳ）ランシスターのしきい値電圧となる。（
１）式において、ダイオード電圧ＶｄとＭＯＳ）ランシ
スターのしきい値電圧Ｖｔはほぼ等しく、電源配線の電
圧ドロップが無いような理想的な条件では余り多（の電
流は流れないが、従来のバイモス型論理回路は動作マー
ジンがなく、プロセスパラメーターの変動により、かな
りの貫通電流が流れることがあり得るため、低消費電力
化にとって大きな課題となっている。本発明では少なく
ともＭＯＳトランジスターのしきい値電圧Ｖｔぶんの動
作マージンがあるため、このような問題は発生しない。
つぎに、バイモス型論理回路に駆動されるＣＭＯＳトラ
ンジスターの動作電流についてであるが、この動作電流
が減少すれば駆動されるＣＭＯＳトランジスターの動作
速度が減少するという問題が発生する。従来のバイモス
型論理回路に駆動されるＣＭＯＳ トランジスターの動
作電流は（２）式で、本発明のバイモス型論理回路に駆
動されるＣＭＯＳトランジスターの動作電流１ｄｄは（
３）式で表される。
ンジスターの動作電流についてであるが、この動作電流
が減少すれば駆動されるＣＭＯＳトランジスターの動作
速度が減少するという問題が発生する。従来のバイモス
型論理回路に駆動されるＣＭＯＳ トランジスターの動
作電流は（２）式で、本発明のバイモス型論理回路に駆
動されるＣＭＯＳトランジスターの動作電流１ｄｄは（
３）式で表される。
Ｉｃ１ｃｌ−β（Ｖｃｃ−Ｖｄ−Ｖｔ） ／２
（２）Ｉｄｄ＝β（Ｖｃｃ−Ｖｔ） ／２
（３）Ｖｃｃ：電源電圧 （２）式（３）式を電源電圧を変数として示したのが第
５図である。
（２）Ｉｄｄ＝β（Ｖｃｃ−Ｖｔ） ／２
（３）Ｖｃｃ：電源電圧 （２）式（３）式を電源電圧を変数として示したのが第
５図である。
本発明では従来回路よりも駆動されるＣＭＯＳトランジ
スターの動作電流を多く流すことができ、例えば、電源
電圧５Ｖでは従来回路よりも５０％多く、３．５Ｖ出は
９６％も多く流すことができる。このため本発明では回
路全体の速度を速めることができ、特に将来のデバイス
の微細化に伴う電源電圧の減少に対して大きな効果を発
揮する。
スターの動作電流を多く流すことができ、例えば、電源
電圧５Ｖでは従来回路よりも５０％多く、３．５Ｖ出は
９６％も多く流すことができる。このため本発明では回
路全体の速度を速めることができ、特に将来のデバイス
の微細化に伴う電源電圧の減少に対して大きな効果を発
揮する。
つぎに本発明の第２の実施例を第６図に示す。
第６図は本発明のバイモス型論理回路をＮＡＮＤ回路に
適用したものである。ＭＯＳトランジスター７１．７２
，８１．８２．９１．９２は通常のバイモス型論理回路
をＮＡＮＤ回路の構成要素と同様である。ＭＯＳ ）ラ
ンシスター３１，３２゜４１．４２は本発明において新
たに設けたものである。バイポーラトランジスター１が
オンになるときはＰ型ＭＯＳトランジスター３１．３２
のどちらかがオンになる、またバイポーラトランジスタ
ー２がオンになるときはＮ型ＭＯＳトランジスター４１
．４２のどちらかがオンになる。このようにして第１の
実施例と同様に、出力端６の出力電圧振幅を接地電位か
ら電源電圧までにすることができる。第６図において、
５１．５２は入力端を示す。
適用したものである。ＭＯＳトランジスター７１．７２
，８１．８２．９１．９２は通常のバイモス型論理回路
をＮＡＮＤ回路の構成要素と同様である。ＭＯＳ ）ラ
ンシスター３１，３２゜４１．４２は本発明において新
たに設けたものである。バイポーラトランジスター１が
オンになるときはＰ型ＭＯＳトランジスター３１．３２
のどちらかがオンになる、またバイポーラトランジスタ
ー２がオンになるときはＮ型ＭＯＳトランジスター４１
．４２のどちらかがオンになる。このようにして第１の
実施例と同様に、出力端６の出力電圧振幅を接地電位か
ら電源電圧までにすることができる。第６図において、
５１．５２は入力端を示す。
本発明の第３の実施例を第７図に示す。第７図は第２の
実施例と同様、本発明のバイモス型論理回路をＮＡＮＤ
回路に適用したものである。第２の実施例と同じく、Ｍ
ＯＳトランジスター７１゜７２．８１．８２，９１．９
２は通常のバイモス型論理回路をＮＡＮＤ回路の構成要
素と同様である。ＭＯＳトランジスター３．３０．４．
４０は本発明において新たに設けたものである。ＭＯＳ
トランジスター３０と４０．３と４はそれぞれ一対にな
ってＣＭＯＳインバーター回路を形成しており、ＭＯＳ
トランジスター３０と４０からなるインバーター回路
の入力はＭＯＳトランジスター７１．７２．８１．８２
から形成されるＣＭＯＳのＮＡＮＤ回路の出力に接続さ
れている。このため、バイポーラトランジスター１がオ
ンになるときはＰ型ＭＯ３ＴＯと３がオンになる、また
バイポーラトランジスター２がオンになるときはＮ型Ｍ
ＯＳ）ランシスター４がオンになる。このようにして第
１の実施例と同様に、出力端６が出力電圧振幅を接地電
位から電源電圧までにすることができる。第７図におい
て、５１．５２は入力端を示す。
実施例と同様、本発明のバイモス型論理回路をＮＡＮＤ
回路に適用したものである。第２の実施例と同じく、Ｍ
ＯＳトランジスター７１゜７２．８１．８２，９１．９
２は通常のバイモス型論理回路をＮＡＮＤ回路の構成要
素と同様である。ＭＯＳトランジスター３．３０．４．
４０は本発明において新たに設けたものである。ＭＯＳ
トランジスター３０と４０．３と４はそれぞれ一対にな
ってＣＭＯＳインバーター回路を形成しており、ＭＯＳ
トランジスター３０と４０からなるインバーター回路
の入力はＭＯＳトランジスター７１．７２．８１．８２
から形成されるＣＭＯＳのＮＡＮＤ回路の出力に接続さ
れている。このため、バイポーラトランジスター１がオ
ンになるときはＰ型ＭＯ３ＴＯと３がオンになる、また
バイポーラトランジスター２がオンになるときはＮ型Ｍ
ＯＳ）ランシスター４がオンになる。このようにして第
１の実施例と同様に、出力端６が出力電圧振幅を接地電
位から電源電圧までにすることができる。第７図におい
て、５１．５２は入力端を示す。
次に本発明の第４の実施例を第８図に示す。本実施例に
おいては通常のバイモス型論理回路とは異なり出力電圧
を立ち下げる動作をバイポーラトランジスターではなく
Ｎ型ＭＯＳ トランジスター１００で行っている。この
ため立ち下がり時には出力電圧が接地電位まで下がるた
め出力の立ち上がり時に出力電圧を電源電圧まで上げる
Ｐ型ＭＯＳトランジスター３だけを新たに設けている。
おいては通常のバイモス型論理回路とは異なり出力電圧
を立ち下げる動作をバイポーラトランジスターではなく
Ｎ型ＭＯＳ トランジスター１００で行っている。この
ため立ち下がり時には出力電圧が接地電位まで下がるた
め出力の立ち上がり時に出力電圧を電源電圧まで上げる
Ｐ型ＭＯＳトランジスター３だけを新たに設けている。
第９図は本発明の第５の実施例を示している。
本実施例においてはバイモス型論理回路をデコーダーな
とプリチャージ回路に適応した場合を想定して出力はプ
ルダウンのみを行う。このため本実施例においては第１
図に示した本発明の第１の実施例からプルアップ動作を
行うパイボーラトランシスター１及びＰ型ＭＯ８トラン
ジスター３を取り除いた構成となっている、この構成に
よりプルダウンの出力信号は接地電位まで下げることが
できる。
とプリチャージ回路に適応した場合を想定して出力はプ
ルダウンのみを行う。このため本実施例においては第１
図に示した本発明の第１の実施例からプルアップ動作を
行うパイボーラトランシスター１及びＰ型ＭＯ８トラン
ジスター３を取り除いた構成となっている、この構成に
よりプルダウンの出力信号は接地電位まで下げることが
できる。
発明の効果
本発明はエミッタを出力端に接続した第一のバイポーラ
トランジスターと、コレクタを出力端に接続した第二の
バイポーラトランジスターから成るトーテムポール回路
と、それぞれのドレインを出力端に接続したＰ型ＭＯＳ
トランジスターおよびＮ型ＭＯ８トランジスターから成
るＣＭＯＳ回路と入力論理状態に応じて、前記第一のバ
イポーラトランジスター及びＰ型ＭＯ８トランジスター
を同時にオン状態、第二のバイポーラトランジスター及
びＮ型ＭＯ８）ランシスターを同時にオフ状態にするか
、前記第一のバイポーラトランジスター及びＰ型ＭＯＳ
トランジスターを同時にオフ状態、第二のバイポーラト
ランジスター及び、Ｎ型ＭＯＳトランジスターを同時に
オン状態にする回路手段を有するバイモス型論理回路で
あるため、従来のバイモス型論理回路ではこのバイモス
型論理回路で駆動されるＣＭＯＳ回路においてプロセス
パラメーターの変動によっては、かなりの貫通電流が流
れることがあると言う欠点を解消し、低電力化が計れる
という効果がある。さらに本発明ではバイモス型論理回
路で駆動されるＣＭＯＳトランジスターの動作電流を従
来回路よりも多（流すことができ、例えば、電源電圧５
ｖでは従来回路よりも５０％、３．５Ｖでは９６％も多
（流すことができる。このため本発明では回路全体の速
度を速めることができ、特に将来のデバイスの微細化に
伴う電源電圧の減少に対して大きな効果を発揮する。
トランジスターと、コレクタを出力端に接続した第二の
バイポーラトランジスターから成るトーテムポール回路
と、それぞれのドレインを出力端に接続したＰ型ＭＯＳ
トランジスターおよびＮ型ＭＯ８トランジスターから成
るＣＭＯＳ回路と入力論理状態に応じて、前記第一のバ
イポーラトランジスター及びＰ型ＭＯ８トランジスター
を同時にオン状態、第二のバイポーラトランジスター及
びＮ型ＭＯ８）ランシスターを同時にオフ状態にするか
、前記第一のバイポーラトランジスター及びＰ型ＭＯＳ
トランジスターを同時にオフ状態、第二のバイポーラト
ランジスター及び、Ｎ型ＭＯＳトランジスターを同時に
オン状態にする回路手段を有するバイモス型論理回路で
あるため、従来のバイモス型論理回路ではこのバイモス
型論理回路で駆動されるＣＭＯＳ回路においてプロセス
パラメーターの変動によっては、かなりの貫通電流が流
れることがあると言う欠点を解消し、低電力化が計れる
という効果がある。さらに本発明ではバイモス型論理回
路で駆動されるＣＭＯＳトランジスターの動作電流を従
来回路よりも多（流すことができ、例えば、電源電圧５
ｖでは従来回路よりも５０％、３．５Ｖでは９６％も多
（流すことができる。このため本発明では回路全体の速
度を速めることができ、特に将来のデバイスの微細化に
伴う電源電圧の減少に対して大きな効果を発揮する。
第１図は本発明の第１の実施例におけるバイモス型論理
回路の回路図、第２図は従来のバイモス型論理回路の回
路図、第３図は本発明の効果を示すためのバイモス型論
理回路の入出力特性を示す特性図、第４図はバイモス型
論理回路に駆動されるＣＭＯＳ回路を示す回路図、第５
図は本発明の効果を示すためにバイモス型論理回路に駆
動されるＣＭＯＳ回路のドレイン電流を電源電圧の変数
として示した特性図、第６図は本発明の第２の実施例を
示す回路図、第７図は本発明の第３の実施例を示す回路
図、第８図は本発明の第４の実施例を示す回路図、第９
図は本発明の第５の実施例を示す回路図である。 １・・・・・・第１のバイポーラトランジスター、２・
・・・・・第２のバイポーラトランジスター、３・・・
・・・Ｐ型ＭＯＳトランジスター、４・・・・・・Ｎ型
ＭＯＳトランジスター 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第２図 第 図 第 図 第 図 第 因 ７ノ 第 図 第 第 図 図 電 涜 電及
回路の回路図、第２図は従来のバイモス型論理回路の回
路図、第３図は本発明の効果を示すためのバイモス型論
理回路の入出力特性を示す特性図、第４図はバイモス型
論理回路に駆動されるＣＭＯＳ回路を示す回路図、第５
図は本発明の効果を示すためにバイモス型論理回路に駆
動されるＣＭＯＳ回路のドレイン電流を電源電圧の変数
として示した特性図、第６図は本発明の第２の実施例を
示す回路図、第７図は本発明の第３の実施例を示す回路
図、第８図は本発明の第４の実施例を示す回路図、第９
図は本発明の第５の実施例を示す回路図である。 １・・・・・・第１のバイポーラトランジスター、２・
・・・・・第２のバイポーラトランジスター、３・・・
・・・Ｐ型ＭＯＳトランジスター、４・・・・・・Ｎ型
ＭＯＳトランジスター 代理人の氏名 弁理士 粟野重孝 ほか１名第１図 第２図 第 図 第 図 第 図 第 因 ７ノ 第 図 第 第 図 図 電 涜 電及
Claims (3)
- （１）エミッタを出力端に接続した第一のバイポーラト
ランジスターと、コレクタを出力端に接続した第二のバ
イポーラトランジスターから成るトーテムポール回路と
、それぞれのドレインを出力端に接続したＰ型ＭＯＳト
ランジスターおよびＮ型ＭＯＳトランジスターからなる
ＣＭＯＳ回路と、入力論理状態に応じて、前記第一のバ
イポーラトランジスター及びＰ型ＭＯＳトランジスター
を同時にオン状態、第二のバイポーラトランジスター及
びＮ型ＭＯＳトランジスターを同時にオフ状態にするか
、前記第一のバイポーラトランジスター及びＰ型ＭＯＳ
トランジスターを同時にオフ状態、第二のバイポーラト
ランジスター及びＮ型ＭＯＳトランジスターを同時にオ
ン状態にする回路手段を有するバイモス型論理回路。 - （２）エミッタを出力端に接続したバイポーラトランジ
スターと、ドレインを出力端に接続したＰ型ＭＯＳトラ
ンジスターと、入力論理状態に応じて、前記バイポーラ
トランジスター及びＰ型ＭＯＳトランジスターを同時に
オン状態もしくは同時にオフ状態にする回路手段を有す
るバイモス型論理回路。 - （３）コレクタを出力端に接続したバイポーラトランジ
スターとドレインを出力端に接続したＮ型ＭＯＳトラン
ジスターと、入力論理状態に応じて、前記バイポーラト
ランジスター及びＰ型ＭＯＳトランジスターを同時にオ
ン状態もしくは同時にオフ状態にする回路手段を有する
バイモス型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171258A JPH0220922A (ja) | 1988-07-08 | 1988-07-08 | バイモス型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171258A JPH0220922A (ja) | 1988-07-08 | 1988-07-08 | バイモス型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220922A true JPH0220922A (ja) | 1990-01-24 |
Family
ID=15919986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171258A Pending JPH0220922A (ja) | 1988-07-08 | 1988-07-08 | バイモス型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220922A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230121A (ja) * | 1990-05-08 | 1992-08-19 | Electron & Telecommun Res Inst | ＢｉＣＭＯＳ用出力回路 |
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| JPH05256140A (ja) * | 1991-05-27 | 1993-10-05 | Dae-Sung Lee | 内燃機関の排気促進装置 |
| US9260771B2 (en) | 2011-09-28 | 2016-02-16 | Nippon Steel & Sumitomo Metal Corporation | Ni-added steel plate and method of manufacturing the same |
-
1988
- 1988-07-08 JP JP63171258A patent/JPH0220922A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04230121A (ja) * | 1990-05-08 | 1992-08-19 | Electron & Telecommun Res Inst | ＢｉＣＭＯＳ用出力回路 |
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| JPH05256140A (ja) * | 1991-05-27 | 1993-10-05 | Dae-Sung Lee | 内燃機関の排気促進装置 |
| US9260771B2 (en) | 2011-09-28 | 2016-02-16 | Nippon Steel & Sumitomo Metal Corporation | Ni-added steel plate and method of manufacturing the same |
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