JPH05227004A - ３ステートバッファ回路 - Google Patents
３ステートバッファ回路Info
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- JPH05227004A JPH05227004A JP3304291A JP30429191A JPH05227004A JP H05227004 A JPH05227004 A JP H05227004A JP 3304291 A JP3304291 A JP 3304291A JP 30429191 A JP30429191 A JP 30429191A JP H05227004 A JPH05227004 A JP H05227004A
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- input terminal
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Abstract
(57)【要約】
【目的】３ステートバッファ回路の出力段の駆動能力を
向上させ論理段数を少なくして動作速度を高速化する。 【構成】２つのＮＰＮ形バイポーラトランジスタＱ1 お
よびＱ2 を高位電源端子２と接地端子３との間に直列に
接続し、ＮＰＮ形バイポーラトランジスタＱ2 のコレク
タとベースとの間にＮＭＯＳトランジスタＮ2 を接続す
る。そして、データ信号ＩＮと制御信号ＣＯＮＴのＡＮ
Ｄ信号でＮＰＮ形トランジスタＱ1 を駆動し、制御信号
ＣＯＮＴの反転信号とデータ信号ＩＮのＮＯＲ信号でＮ
ＭＯＳトランジスタＮ2 をオン・オフさせＮＰＮトラン
ジスタＱ2 を駆動する。ＮＭＯＳトランジスタＮ2 は、
データ信号ＩＮが“０”で制御信号ＣＯＮＴが“１”の
時だけオンする。
向上させ論理段数を少なくして動作速度を高速化する。 【構成】２つのＮＰＮ形バイポーラトランジスタＱ1 お
よびＱ2 を高位電源端子２と接地端子３との間に直列に
接続し、ＮＰＮ形バイポーラトランジスタＱ2 のコレク
タとベースとの間にＮＭＯＳトランジスタＮ2 を接続す
る。そして、データ信号ＩＮと制御信号ＣＯＮＴのＡＮ
Ｄ信号でＮＰＮ形トランジスタＱ1 を駆動し、制御信号
ＣＯＮＴの反転信号とデータ信号ＩＮのＮＯＲ信号でＮ
ＭＯＳトランジスタＮ2 をオン・オフさせＮＰＮトラン
ジスタＱ2 を駆動する。ＮＭＯＳトランジスタＮ2 は、
データ信号ＩＮが“０”で制御信号ＣＯＮＴが“１”の
時だけオンする。
Description
【０００１】
【産業上の利用分野】本発明は、３ステートバッファ回
路に関する。
路に関する。
【０００２】
【従来の技術】従来の３ステートバッファ回路の一例の
回路図を図６（ａ）に示す。図６（ａ）を参照すると、
この３ステートバッファ回路では、出力端子１に接続さ
れる負荷（図示せず）を駆動するためのＰチャンネルＭ
ＯＳトランジスタ（以後ＰＭＯＳトランジスタと記す）
Ｐ1 とＮチャンネルＭＯＳトランジスタ（以後ＮＭＯＳ
トランジスタと記す）Ｎ1 とが、高位電源端子（電圧Ｖ
CC）２と接地端子３との間に直列に接続されている。デ
ータ信号入力端子４に入力されたデータ信号ＩＮと制御
信号入力端子５へ入力された制御信号ＣＯＮＴとが２入
力のＮＡＮＤ回路６へ加えられている。このＮＡＮＤ回
路６の出力が２段のインバータ回路７および８を通して
ＰＭＯＳトランジスタＰ1 のゲートに加えられている。
又、データ信号ＩＮと制御信号ＣＯＮＴの反転信号とが
２入力のＮＯＲ回路９に加えられ、このＮＯＲ回路９の
出力が２段のインバータ回路１０および１１を通してＮ
ＭＯＳトランジスタＮ1 のゲートに加えられている。
回路図を図６（ａ）に示す。図６（ａ）を参照すると、
この３ステートバッファ回路では、出力端子１に接続さ
れる負荷（図示せず）を駆動するためのＰチャンネルＭ
ＯＳトランジスタ（以後ＰＭＯＳトランジスタと記す）
Ｐ1 とＮチャンネルＭＯＳトランジスタ（以後ＮＭＯＳ
トランジスタと記す）Ｎ1 とが、高位電源端子（電圧Ｖ
CC）２と接地端子３との間に直列に接続されている。デ
ータ信号入力端子４に入力されたデータ信号ＩＮと制御
信号入力端子５へ入力された制御信号ＣＯＮＴとが２入
力のＮＡＮＤ回路６へ加えられている。このＮＡＮＤ回
路６の出力が２段のインバータ回路７および８を通して
ＰＭＯＳトランジスタＰ1 のゲートに加えられている。
又、データ信号ＩＮと制御信号ＣＯＮＴの反転信号とが
２入力のＮＯＲ回路９に加えられ、このＮＯＲ回路９の
出力が２段のインバータ回路１０および１１を通してＮ
ＭＯＳトランジスタＮ1 のゲートに加えられている。
【０００３】この回路の真理値表を図６（ｂ）に示す。
図６（ｂ）を参照すると、この回路では、制御信号ＣＯ
ＮＴが低電位（以下“０”と記す）の時には出力信号Ｏ
ＵＴがハイインピーダンス（以下“Ｚ”と記す）にな
り、制御信号ＣＯＮＴが高電位（以下“１”と記す）の
時にはデータ信号ＩＮが出力端子１へ伝送され出力信号
ＯＵＴとして出力される。
図６（ｂ）を参照すると、この回路では、制御信号ＣＯ
ＮＴが低電位（以下“０”と記す）の時には出力信号Ｏ
ＵＴがハイインピーダンス（以下“Ｚ”と記す）にな
り、制御信号ＣＯＮＴが高電位（以下“１”と記す）の
時にはデータ信号ＩＮが出力端子１へ伝送され出力信号
ＯＵＴとして出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の回路
は、出力段にＭＯＳトランジスタを用いているので、大
面積のトランジスタが必要である。このため、出力端子
１に大きな容量が付いてしまう。またゲート容量も相当
大きくなってしまうのでこれを駆動する為に、インバー
タ２段程度で構成されたバッファが必要となる。このこ
とから入力から出力までの論理段数が大きくなり、遅延
時間が大きくなってしまう。
は、出力段にＭＯＳトランジスタを用いているので、大
面積のトランジスタが必要である。このため、出力端子
１に大きな容量が付いてしまう。またゲート容量も相当
大きくなってしまうのでこれを駆動する為に、インバー
タ２段程度で構成されたバッファが必要となる。このこ
とから入力から出力までの論理段数が大きくなり、遅延
時間が大きくなってしまう。
【０００５】
【課題を解決するための手段】本発明の３ステートバッ
ファ回路は、コレクタが高位電源端子に接続された第１
のＮＰＮ形バイポーラトランジスタとエミッタが低位電
源端子に接続された第２のＮＰＮ形バイポーラトランジ
スタとが直列接続されてなる出力段と、前記第２のＮＰ
Ｎ形バイポーラトランジスタのコレクタとベースとの間
に接続されたＭＯＳ電界効果トランジスタと、外部から
のデータ信号と外部からの制御信号とを入力とし、前記
データ信号と前記制御信号とのＡＮＤ信号で前記第１の
ＮＰＮ形バイポーラトランジスタを駆動する回路と、前
記データ信号と前記制御信号とを入力とし、前記データ
信号が“０”で前記制御信号が“１”の時にのみ前記Ｍ
ＯＳ電界効果トランジスタを導通させて前記第２のＮＰ
Ｎ形バイポーラトランジスタを導通状態にする回路と、
を含むことを特徴としている。
ファ回路は、コレクタが高位電源端子に接続された第１
のＮＰＮ形バイポーラトランジスタとエミッタが低位電
源端子に接続された第２のＮＰＮ形バイポーラトランジ
スタとが直列接続されてなる出力段と、前記第２のＮＰ
Ｎ形バイポーラトランジスタのコレクタとベースとの間
に接続されたＭＯＳ電界効果トランジスタと、外部から
のデータ信号と外部からの制御信号とを入力とし、前記
データ信号と前記制御信号とのＡＮＤ信号で前記第１の
ＮＰＮ形バイポーラトランジスタを駆動する回路と、前
記データ信号と前記制御信号とを入力とし、前記データ
信号が“０”で前記制御信号が“１”の時にのみ前記Ｍ
ＯＳ電界効果トランジスタを導通させて前記第２のＮＰ
Ｎ形バイポーラトランジスタを導通状態にする回路と、
を含むことを特徴としている。
【０００６】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１（ａ）は、本発明の第１の実施例
の回路図である。図１（ａ）を参照すると本実施例で
は、出力段の２つのＮＰＮ形バイポーラトランジスタＱ
1 およびＱ2 が、高位電源端子（電圧ＶCC）２と接地端
子３との間に直列に接続されている。そして、ＮＰＮ形
トランジスタＱ1 がオンすると出力信号ＯＵＴは“１”
になる。ＮＰＮ形トランジスタＱ2 がオンすると出力信
号ＯＵＴは“０”になる。両方のトランジスタがオフの
時、出力信号ＯＵＴは“Ｚ”となる。
照して説明する。図１（ａ）は、本発明の第１の実施例
の回路図である。図１（ａ）を参照すると本実施例で
は、出力段の２つのＮＰＮ形バイポーラトランジスタＱ
1 およびＱ2 が、高位電源端子（電圧ＶCC）２と接地端
子３との間に直列に接続されている。そして、ＮＰＮ形
トランジスタＱ1 がオンすると出力信号ＯＵＴは“１”
になる。ＮＰＮ形トランジスタＱ2 がオンすると出力信
号ＯＵＴは“０”になる。両方のトランジスタがオフの
時、出力信号ＯＵＴは“Ｚ”となる。
【０００７】本実施例ではデータ信号ＩＮと制御信号Ｃ
ＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆動
し、制御信号ＣＯＮＴの反転信号とデータ信号ＩＮのＮ
ＯＲ信号でＮＭＯＳトランジスタＮ2 をオン・オフさせ
ＮＰＮ形トランジスタＱ2 を駆動している。抵抗Ｒは、
出力信号ＯＵＴが“０”から“１”になる時に、ＮＰＮ
形トランジスタＱ2 のベース電荷を放電して動作速度を
高めるためのものである。
ＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆動
し、制御信号ＣＯＮＴの反転信号とデータ信号ＩＮのＮ
ＯＲ信号でＮＭＯＳトランジスタＮ2 をオン・オフさせ
ＮＰＮ形トランジスタＱ2 を駆動している。抵抗Ｒは、
出力信号ＯＵＴが“０”から“１”になる時に、ＮＰＮ
形トランジスタＱ2 のベース電荷を放電して動作速度を
高めるためのものである。
【０００８】以下に、図１（ｂ）に示す真理値表を用い
て、本実施例の動作を詳しく説明する。図１（ｂ）を参
照すると、先ず制御信号ＣＯＮＴが“０”の時、データ
信号ＩＮの如何に関わらず、ＮＡＮＤ回路６の出力が
“１”になりインバータ回路７の出力が“０”になるの
で、ＮＰＮ形トランジスタＱ1 はオフになる。又、イン
バータ回路１２の出力が“１”になりＮＯＲ回路９の出
力が“０”になりＮＭＯＳトランジスタＮ2 がオフにな
っているので、ＮＰＮ形トランジスタＱ2 はオフにな
る。従って出力信号ＯＵＴは“Ｚ”になる。
て、本実施例の動作を詳しく説明する。図１（ｂ）を参
照すると、先ず制御信号ＣＯＮＴが“０”の時、データ
信号ＩＮの如何に関わらず、ＮＡＮＤ回路６の出力が
“１”になりインバータ回路７の出力が“０”になるの
で、ＮＰＮ形トランジスタＱ1 はオフになる。又、イン
バータ回路１２の出力が“１”になりＮＯＲ回路９の出
力が“０”になりＮＭＯＳトランジスタＮ2 がオフにな
っているので、ＮＰＮ形トランジスタＱ2 はオフにな
る。従って出力信号ＯＵＴは“Ｚ”になる。
【０００９】次にデータ信号ＩＮが“０”で制御信号Ｃ
ＯＮＴが“１”の時、ＮＡＮＤ回路６の出力が“１”に
なりインバータ回路７の出力が“０”になるので、ＮＰ
Ｎ形トランジスタＱ1 はオフになる。又、インバータ回
路１２の出力が“０”になりＮＯＲ回路９の出力が
“１”になりＮＭＯＳトランジスタＮ2 がオンして、Ｎ
ＰＮ形トランジスタＱ2 はオンになる。従って出力信号
ＯＵＴは“０”になる。
ＯＮＴが“１”の時、ＮＡＮＤ回路６の出力が“１”に
なりインバータ回路７の出力が“０”になるので、ＮＰ
Ｎ形トランジスタＱ1 はオフになる。又、インバータ回
路１２の出力が“０”になりＮＯＲ回路９の出力が
“１”になりＮＭＯＳトランジスタＮ2 がオンして、Ｎ
ＰＮ形トランジスタＱ2 はオンになる。従って出力信号
ＯＵＴは“０”になる。
【００１０】更に、データ信号ＩＮが“１”で制御信号
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力が“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 がオンする。又、インバータ回
路１２の出力が“０”になりＮＯＲ回路９の出力が
“０”になりＮＭＯＳトランジスタＮ2 がオフして、Ｎ
ＰＮ形トランジスタＱ2 はオフになる。従って出力信号
ＯＵＴは“１”になる。
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力が“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 がオンする。又、インバータ回
路１２の出力が“０”になりＮＯＲ回路９の出力が
“０”になりＮＭＯＳトランジスタＮ2 がオフして、Ｎ
ＰＮ形トランジスタＱ2 はオフになる。従って出力信号
ＯＵＴは“１”になる。
【００１１】この様に図１（ａ）に示す回路は、３ステ
ートバッファ回路として動作する。
ートバッファ回路として動作する。
【００１２】図２（ａ）は、本発明の第１の実施例の他
の例の回路図である。図２（ａ）を参照すると、この回
路は、図１（ａ）に示す回路中の抵抗Ｒの代わりにＮＭ
ＯＳトランジスタＮ0 を用いて、出力信号ＯＵＴが
“０”から“１”になる時にＮＰＮ形トランジスタＱ2
のベース電荷を放電するように構成したものである。こ
の回路の真理値表を図２（ｂ）に示す。図２（ｂ）を参
照すると、この回路では、データ信号ＩＮが“１”で制
御信号ＣＯＮＴが“１”の時に出力信号ＯＵＴが“１”
になり、ＮＭＯＳトランジスタＮ0 がオンしてＮＰＮ形
トランジスタＱ2 のベース電荷を放電している。それ以
外の時には、ＮＭＯＳトランジスタＮ0 はオフしてい
る。
の例の回路図である。図２（ａ）を参照すると、この回
路は、図１（ａ）に示す回路中の抵抗Ｒの代わりにＮＭ
ＯＳトランジスタＮ0 を用いて、出力信号ＯＵＴが
“０”から“１”になる時にＮＰＮ形トランジスタＱ2
のベース電荷を放電するように構成したものである。こ
の回路の真理値表を図２（ｂ）に示す。図２（ｂ）を参
照すると、この回路では、データ信号ＩＮが“１”で制
御信号ＣＯＮＴが“１”の時に出力信号ＯＵＴが“１”
になり、ＮＭＯＳトランジスタＮ0 がオンしてＮＰＮ形
トランジスタＱ2 のベース電荷を放電している。それ以
外の時には、ＮＭＯＳトランジスタＮ0 はオフしてい
る。
【００１３】次に本発明の第２の実施例について説明す
る。図３（ａ）は、本発明の第２の実施例の回路図であ
る。図３（ａ）を参照すると、本実施例が図１（ａ）に
示す第１の実施例と異なるのは、次の２点である。 出力のＮＰＮ形トランジスタＱ2 のコレクタとベース
との間に接続されている ＭＯＳトランジスタを、ＮＭ
ＯＳトランジスタＮ2 からＰＭＯＳトランジスタ Ｐ2
に変えていること。 このＰＭＯＳトランジスタＰ2 を、データ信号ＩＮの
反転信号と制御信号ＣＯ ＮＴとのＮＡＮＤ信号でオン
・オフさせて出力のＮＰＮバイポーラトランジス タＱ
2 を駆動していること。
る。図３（ａ）は、本発明の第２の実施例の回路図であ
る。図３（ａ）を参照すると、本実施例が図１（ａ）に
示す第１の実施例と異なるのは、次の２点である。 出力のＮＰＮ形トランジスタＱ2 のコレクタとベース
との間に接続されている ＭＯＳトランジスタを、ＮＭ
ＯＳトランジスタＮ2 からＰＭＯＳトランジスタ Ｐ2
に変えていること。 このＰＭＯＳトランジスタＰ2 を、データ信号ＩＮの
反転信号と制御信号ＣＯ ＮＴとのＮＡＮＤ信号でオン
・オフさせて出力のＮＰＮバイポーラトランジス タＱ
2 を駆動していること。
【００１４】本実施例も、データ信号ＩＮと制御信号Ｃ
ＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆動
し、データ信号ＩＮが“０”で制御信号ＣＯＮＴが
“１”の時にだけＮＰＮ形トランジスタＱ2 がオンにな
るように構成されている。
ＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆動
し、データ信号ＩＮが“０”で制御信号ＣＯＮＴが
“１”の時にだけＮＰＮ形トランジスタＱ2 がオンにな
るように構成されている。
【００１５】以下に、図３（ｂ）に示す真理値表を用い
て本実施例の動作を説明する。図３（ｂ）を参照する
と、先ず、制御信号ＣＯＮＴが“０”の時、データ信号
ＩＮの如何に関わらず、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオフになる。又、ＮＡＮＤ回
路１３の出力も“１”になりＰＭＯＳトランジスタＰ2
がオフになっているので、ＮＰＮ形トランジスタＱ2 は
オフになる。従って出力信号ＯＵＴは“Ｚ”になる。
て本実施例の動作を説明する。図３（ｂ）を参照する
と、先ず、制御信号ＣＯＮＴが“０”の時、データ信号
ＩＮの如何に関わらず、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオフになる。又、ＮＡＮＤ回
路１３の出力も“１”になりＰＭＯＳトランジスタＰ2
がオフになっているので、ＮＰＮ形トランジスタＱ2 は
オフになる。従って出力信号ＯＵＴは“Ｚ”になる。
【００１６】次に、データ信号ＩＮが“０”で制御信号
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオフになる。又、インバータ
回路１４の出力が“１”になりＮＡＮＤ回路１３の出力
が“０”になりＰＭＯＳトランジスタＰ2 がオンして、
ＮＰＮ形トランジスタＱ2 がオンになる。従って出力信
号ＯＵＴは“０”になる。
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオフになる。又、インバータ
回路１４の出力が“１”になりＮＡＮＤ回路１３の出力
が“０”になりＰＭＯＳトランジスタＰ2 がオンして、
ＮＰＮ形トランジスタＱ2 がオンになる。従って出力信
号ＯＵＴは“０”になる。
【００１７】更に、データ信号ＩＮが“１”で制御信号
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオンする。又、インバータ回
路１４の出力が“０”になりＮＡＮＤ回路１３の出力が
“１”になりＰＭＯＳトランジスタＰ2 がオフするの
で、ＮＰＮ形トランジスタＱ2 がオフになる。従って出
力信号ＯＵＴは“１”になる。この様に図３（ａ）に示
す回路は、３ステートバッファ回路として動作する。
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオンする。又、インバータ回
路１４の出力が“０”になりＮＡＮＤ回路１３の出力が
“１”になりＰＭＯＳトランジスタＰ2 がオフするの
で、ＮＰＮ形トランジスタＱ2 がオフになる。従って出
力信号ＯＵＴは“１”になる。この様に図３（ａ）に示
す回路は、３ステートバッファ回路として動作する。
【００１８】本実施例でも、先に述べた第１の実施例と
同様に、出力信号ＯＵＴが“０”から“１”に遷移する
時にＮＰＮ形トランジスタＱ2 のベース電荷を放電させ
て動作速度を速めるための抵抗Ｒを、ＭＯＳトランジス
タに替えて構成することができる。
同様に、出力信号ＯＵＴが“０”から“１”に遷移する
時にＮＰＮ形トランジスタＱ2 のベース電荷を放電させ
て動作速度を速めるための抵抗Ｒを、ＭＯＳトランジス
タに替えて構成することができる。
【００１９】次に、本発明の第３の実施例について説明
する。図４（ａ）は、本発明の第３の実施例の回路図で
ある。図４（ａ）を参照すると、本実施例が図３（ａ）
に示す第２の実施例と異なっているのは、出力のＮＰＮ
形トランジスタＱ2 のコレクタとベースとの間に接続さ
れたＰＭＯＳトランジスタＰ2 のゲート電位の制御の仕
方である。本実施例では、ソースが高位電源端子２に接
続されたＰＭＯＳトランジスタＰ3 とソースがデータ信
号入力端子４に接続されたＮＭＯＳトランジスタＮ3 と
がドレインを共通にして直列接続されており、この共通
のドレインとＰＭＯＳトランジスタＰ2 のゲートとが接
続されている。そして、ＰＭＯＳトランジスタＰ3 のゲ
ートおよびＮＭＯＳトランジスタＮ3 のゲートには、共
通に制御信号ＣＯＮＴが入力されている。
する。図４（ａ）は、本発明の第３の実施例の回路図で
ある。図４（ａ）を参照すると、本実施例が図３（ａ）
に示す第２の実施例と異なっているのは、出力のＮＰＮ
形トランジスタＱ2 のコレクタとベースとの間に接続さ
れたＰＭＯＳトランジスタＰ2 のゲート電位の制御の仕
方である。本実施例では、ソースが高位電源端子２に接
続されたＰＭＯＳトランジスタＰ3 とソースがデータ信
号入力端子４に接続されたＮＭＯＳトランジスタＮ3 と
がドレインを共通にして直列接続されており、この共通
のドレインとＰＭＯＳトランジスタＰ2 のゲートとが接
続されている。そして、ＰＭＯＳトランジスタＰ3 のゲ
ートおよびＮＭＯＳトランジスタＮ3 のゲートには、共
通に制御信号ＣＯＮＴが入力されている。
【００２０】本実施例でも、データ信号ＩＮと制御信号
ＣＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆
動し、データ信号ＩＮが“０”で制御信号ＣＯＮＴが
“１”の時にだけＰＭＯＳトランジスタＰ2 をオンし
て、出力のＮＰＮ形トランジスタＱ2 が導通するように
構成されている。
ＣＯＮＴのＡＮＤ信号でＮＰＮ形トランジスタＱ1 を駆
動し、データ信号ＩＮが“０”で制御信号ＣＯＮＴが
“１”の時にだけＰＭＯＳトランジスタＰ2 をオンし
て、出力のＮＰＮ形トランジスタＱ2 が導通するように
構成されている。
【００２１】以下に、図４（ｂ）に示す真理値表を用い
て本実施例の動作を説明する。図４（ｂ）を参照する
と、本実施例では先ず、制御信号ＣＯＮＴが“０”の
時、データ信号ＩＮには関わりなく、ＮＡＮＤ回路６の
出力は“１”になりインバータ７の出力が“０”になる
ので、ＮＰＮ形トランジスタＱ1 はオフになる。また、
ＮＭＯＳトランジスタＮ3 がオフ、ＰＭＯＳトランジス
タＰ3 がオンになるので、ＰＭＯＳトランジスタＰ2 の
ゲートは“１”になりＰＭＯＳトランジスタＰ2 がオフ
して、ＮＰＮ形トランジスタＱ2 がオフになる。従っ
て、出力信号ＯＵＴは“Ｚ”になる。
て本実施例の動作を説明する。図４（ｂ）を参照する
と、本実施例では先ず、制御信号ＣＯＮＴが“０”の
時、データ信号ＩＮには関わりなく、ＮＡＮＤ回路６の
出力は“１”になりインバータ７の出力が“０”になる
ので、ＮＰＮ形トランジスタＱ1 はオフになる。また、
ＮＭＯＳトランジスタＮ3 がオフ、ＰＭＯＳトランジス
タＰ3 がオンになるので、ＰＭＯＳトランジスタＰ2 の
ゲートは“１”になりＰＭＯＳトランジスタＰ2 がオフ
して、ＮＰＮ形トランジスタＱ2 がオフになる。従っ
て、出力信号ＯＵＴは“Ｚ”になる。
【００２２】次に、データ信号ＩＮが“０”で制御信号
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 がオフになる。又、ＮＭＯＳト
ランジスタＮ3 がオン、ＰＭＯＳトランジスタＰ3 がオ
フになるので、データ信号ＩＮの“０”がＰＭＯＳトラ
ンジスタＰ2 のゲートに伝送されＰＭＯＳトランジスタ
Ｐ2 がオンして、ＮＰＮ形トランジスタＱ2 がオンにな
る。従って、出力信号ＯＵＴは“０”になる。
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“１”
になりインバータ回路７の出力が“０”になるので、Ｎ
ＰＮ形トランジスタＱ1 がオフになる。又、ＮＭＯＳト
ランジスタＮ3 がオン、ＰＭＯＳトランジスタＰ3 がオ
フになるので、データ信号ＩＮの“０”がＰＭＯＳトラ
ンジスタＰ2 のゲートに伝送されＰＭＯＳトランジスタ
Ｐ2 がオンして、ＮＰＮ形トランジスタＱ2 がオンにな
る。従って、出力信号ＯＵＴは“０”になる。
【００２３】更に、データ信号ＩＮが“１”で制御信号
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオンする。又、ＮＭＯＳトラ
ンジスタＮ3 がオン、ＰＭＯＳトランジスタＰ3 がオフ
になるので、データ信号ＩＮの“１”がＰＭＯＳトラン
ジスタＰ2 のゲートに伝送されＰＭＯＳトランジスタＰ
2 がオフして、ＮＰＮ形トランジスタＱ2 はオフにな
る。従って出力信号ＯＵＴは“１”になる。この様に本
実施例の回路は、３ステートバッファ回路として動作す
る。
ＣＯＮＴが“１”の時、ＮＡＮＤ回路６の出力は“０”
になりインバータ回路７の出力が“１”になるので、Ｎ
ＰＮ形トランジスタＱ1 はオンする。又、ＮＭＯＳトラ
ンジスタＮ3 がオン、ＰＭＯＳトランジスタＰ3 がオフ
になるので、データ信号ＩＮの“１”がＰＭＯＳトラン
ジスタＰ2 のゲートに伝送されＰＭＯＳトランジスタＰ
2 がオフして、ＮＰＮ形トランジスタＱ2 はオフにな
る。従って出力信号ＯＵＴは“１”になる。この様に本
実施例の回路は、３ステートバッファ回路として動作す
る。
【００２４】本実施例においても、先に述べた第１の実
施例第２の実施例と同様に、出力信号ＯＵＴが“０”か
ら“１”に遷移する時にＮＰＮ形トランジスタＱ2 のベ
ース電荷を放電させて動作速度を速めるための抵抗Ｒ
を、ＭＯＳトランジスタに替えて構成することができ
る。
施例第２の実施例と同様に、出力信号ＯＵＴが“０”か
ら“１”に遷移する時にＮＰＮ形トランジスタＱ2 のベ
ース電荷を放電させて動作速度を速めるための抵抗Ｒ
を、ＭＯＳトランジスタに替えて構成することができ
る。
【００２５】更に本発明の第４の実施例について述べ
る。図５（ａ）は、本発明の第４の実施例の回路図であ
る。図４（ａ）を参照すると、本実施例は、出力のＮＰ
Ｎ形トランジスタＱ1 のベース電位を制御する回路の構
成が、これまで述べた実施例とは異なっている。本実施
例では、データ信号入力端子４とＮＰＮ形トランジスタ
Ｑ1 のベースとの間にＰＭＯＳトランジスタＰ4 のソー
ス，ドレインが接続されており、出力端子１とＮＰＮ形
トランジスタＱ1 のベースとの間にＮＭＯＳトランジス
タＮ4 のソース，ドレインが接続されている。そして、
この２つのＭＯＳトランジスタのゲートには、制御信号
ＣＯＮＴの反転信号が共通に入力されている。
る。図５（ａ）は、本発明の第４の実施例の回路図であ
る。図４（ａ）を参照すると、本実施例は、出力のＮＰ
Ｎ形トランジスタＱ1 のベース電位を制御する回路の構
成が、これまで述べた実施例とは異なっている。本実施
例では、データ信号入力端子４とＮＰＮ形トランジスタ
Ｑ1 のベースとの間にＰＭＯＳトランジスタＰ4 のソー
ス，ドレインが接続されており、出力端子１とＮＰＮ形
トランジスタＱ1 のベースとの間にＮＭＯＳトランジス
タＮ4 のソース，ドレインが接続されている。そして、
この２つのＭＯＳトランジスタのゲートには、制御信号
ＣＯＮＴの反転信号が共通に入力されている。
【００２６】尚、出力のＮＰＮ形トランジスタＱ2 のコ
レクタ・ベース間に接続されたＰＭＯＳトランジスタＰ
2 のゲート電位を制御する回路について、第３の実施例
と対比して言えば、本実施例におけるＮＭＯＳトランジ
スタＮ5 およびＰＭＯＳトランジスタＰ5 はそれぞれ、
第３の実施例におけるＰＭＯＳトランジスタＰ3 および
ＮＭＯＳトランジスタＮ3 に対応しており、導電型が反
対になっている。そして、本実施例では２つのＭＯＳト
ランジスタＮ5 およびＰ5 のゲートには、制御信号ＣＯ
ＮＴがインバータ回路１５によって反転され第３の実施
例の場合とは位相が逆になった信号が入力されている。
従って、制御信号のＰＭＯＳトランジスタＰ2 のゲート
に対する作用という点では、本実施例と第３の実施例と
では同じである。
レクタ・ベース間に接続されたＰＭＯＳトランジスタＰ
2 のゲート電位を制御する回路について、第３の実施例
と対比して言えば、本実施例におけるＮＭＯＳトランジ
スタＮ5 およびＰＭＯＳトランジスタＰ5 はそれぞれ、
第３の実施例におけるＰＭＯＳトランジスタＰ3 および
ＮＭＯＳトランジスタＮ3 に対応しており、導電型が反
対になっている。そして、本実施例では２つのＭＯＳト
ランジスタＮ5 およびＰ5 のゲートには、制御信号ＣＯ
ＮＴがインバータ回路１５によって反転され第３の実施
例の場合とは位相が逆になった信号が入力されている。
従って、制御信号のＰＭＯＳトランジスタＰ2 のゲート
に対する作用という点では、本実施例と第３の実施例と
では同じである。
【００２７】本実施例も、データ信号と制御信号のＡＮ
Ｄ信号でＮＰＮ形トランジスタＱ1を駆動し、データ信
号が“０”で制御信号が“１”の時にだけＮＰＮ形トラ
ンジスタＱ2 が導通するように構成されている。
Ｄ信号でＮＰＮ形トランジスタＱ1を駆動し、データ信
号が“０”で制御信号が“１”の時にだけＮＰＮ形トラ
ンジスタＱ2 が導通するように構成されている。
【００２８】以下に、本実施例の動作について、図５
（ｂ）に示す真理値表を用いて説明する。図５（ｂ）を
参照すると、先ず、制御信号ＣＯＮＴが“０”の時、イ
ンバータ回路１５の出力は“１”になるのでデータ信号
ＩＮの如何に関わらず、ＰＭＯＳトランジスタＰ4 はオ
フ、ＮＭＯＳトランジスタＮ4 はオンになるので、ＮＰ
Ｎ形トランジスタＱ1 はベース電荷が放電されてオフに
なる。又、ＰＭＯＳトランジスタＰ5 はオフ、ＮＭＯＳ
トランジスタＮ5 はオンになるので、節点Ｂのレベルが
“１”になりＰＭＯＳトランジスタＰ5 はオフして、Ｎ
ＰＮ形トランジスタＱ2 はオフになる。従って出力信号
ＯＵＴは“Ｚ”になる。
（ｂ）に示す真理値表を用いて説明する。図５（ｂ）を
参照すると、先ず、制御信号ＣＯＮＴが“０”の時、イ
ンバータ回路１５の出力は“１”になるのでデータ信号
ＩＮの如何に関わらず、ＰＭＯＳトランジスタＰ4 はオ
フ、ＮＭＯＳトランジスタＮ4 はオンになるので、ＮＰ
Ｎ形トランジスタＱ1 はベース電荷が放電されてオフに
なる。又、ＰＭＯＳトランジスタＰ5 はオフ、ＮＭＯＳ
トランジスタＮ5 はオンになるので、節点Ｂのレベルが
“１”になりＰＭＯＳトランジスタＰ5 はオフして、Ｎ
ＰＮ形トランジスタＱ2 はオフになる。従って出力信号
ＯＵＴは“Ｚ”になる。
【００２９】次に、データ信号ＩＮが“０”で制御信号
ＣＯＮＴが“１”の時、インバータ回路１５の出力が
“０”になるので、ＰＭＯＳトランジスタＰ4 はオン、
ＮＭＯＳトランジスタＮ4 はオフになるので、節点Ａの
レベルが“０”になり、ＮＰＮ形トランジスタＱ1 はオ
フになる。又、ＰＭＯＳトランジスタＰ5 はオン、ＮＭ
ＯＳトランジスタＮ5 はオフになるので、節点Ｂのレベ
ルは“０”になりＰＭＯＳトランジスタＰ2 がオンし
て、ＮＰＮ形トランジスタＱ2 はオンになる。従って出
力信号ＯＵＴは“０”になる。
ＣＯＮＴが“１”の時、インバータ回路１５の出力が
“０”になるので、ＰＭＯＳトランジスタＰ4 はオン、
ＮＭＯＳトランジスタＮ4 はオフになるので、節点Ａの
レベルが“０”になり、ＮＰＮ形トランジスタＱ1 はオ
フになる。又、ＰＭＯＳトランジスタＰ5 はオン、ＮＭ
ＯＳトランジスタＮ5 はオフになるので、節点Ｂのレベ
ルは“０”になりＰＭＯＳトランジスタＰ2 がオンし
て、ＮＰＮ形トランジスタＱ2 はオンになる。従って出
力信号ＯＵＴは“０”になる。
【００３０】更に、データ信号ＩＮが“１”で制御信号
ＣＯＮＴが“１”の時、インバータ回路１５の出力が
“０”になるので、ＰＭＯＳトランジスタＰ4 はオン、
ＮＭＯＳトランジスタＮ4 はオフになるので、節点Ａの
レベルは“１”になり、ＮＰＮ形トランジスタＱ1 はオ
ンになる。又、ＰＭＯＳトランジスタＰ5 はオン、ＮＭ
ＯＳトランジスタＮ5 はオフになるので、節点Ｂのレベ
ルが“１”になりＰＭＯＳトランジスタＰ2 はオフし
て、ＮＰＮ形トランジスタＱ2 がオフになる。従って出
力信号ＯＵＴは“１”になる。
ＣＯＮＴが“１”の時、インバータ回路１５の出力が
“０”になるので、ＰＭＯＳトランジスタＰ4 はオン、
ＮＭＯＳトランジスタＮ4 はオフになるので、節点Ａの
レベルは“１”になり、ＮＰＮ形トランジスタＱ1 はオ
ンになる。又、ＰＭＯＳトランジスタＰ5 はオン、ＮＭ
ＯＳトランジスタＮ5 はオフになるので、節点Ｂのレベ
ルが“１”になりＰＭＯＳトランジスタＰ2 はオフし
て、ＮＰＮ形トランジスタＱ2 がオフになる。従って出
力信号ＯＵＴは“１”になる。
【００３１】この様に本実施例は、３ステートバッファ
回路として動作する。
回路として動作する。
【００３２】本実施例も、これ迄に述べた他の実施例と
同様に、出力信号ＯＵＴが“０”から“１”に遷移する
時にＮＰＮ形トランジスタＱ2 のベース電荷を放電させ
て動作速度を速めるための抵抗Ｒを、ＭＯＳトランジス
タに替えて構成することができる。
同様に、出力信号ＯＵＴが“０”から“１”に遷移する
時にＮＰＮ形トランジスタＱ2 のベース電荷を放電させ
て動作速度を速めるための抵抗Ｒを、ＭＯＳトランジス
タに替えて構成することができる。
【００３３】
【発明の効果】以上説明したように本発明の３ステート
バッファ回路は、出力段にＮＰＮ形バイポーラトランジ
スタを使用し、出力のプルアップのＮＰＮ形トランジス
タをデータ信号と制御信号のＡＮＤ信号で駆動し、又、
データ信号が“０”で制御信号が“１”の時だけ出力の
プルダウン用ＮＰＮ形トランジスタが導通するように構
成している。
バッファ回路は、出力段にＮＰＮ形バイポーラトランジ
スタを使用し、出力のプルアップのＮＰＮ形トランジス
タをデータ信号と制御信号のＡＮＤ信号で駆動し、又、
データ信号が“０”で制御信号が“１”の時だけ出力の
プルダウン用ＮＰＮ形トランジスタが導通するように構
成している。
【００３４】これにより本発明によれば、大容量の負荷
を小さい面積で駆動することができる。又、従来例より
も論理段数並びに素子数を削減することができ、入力か
ら出力までの遅延時間を短くすることができる。
を小さい面積で駆動することができる。又、従来例より
も論理段数並びに素子数を削減することができ、入力か
ら出力までの遅延時間を短くすることができる。
【図１】分図（ａ）は、本発明の第１の実施例による３
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
【図２】分図（ａ）は、本発明の第１の実施例による３
ステートバッファ回路の他の例の回路図である。分図
（ｂ）は、分図（ａ）に示す３ステートバッファ回路の
真理値表を表す図である。
ステートバッファ回路の他の例の回路図である。分図
（ｂ）は、分図（ａ）に示す３ステートバッファ回路の
真理値表を表す図である。
【図３】分図（ａ）は、本発明の第２の実施例による３
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
【図４】分図（ａ）は、本発明の第３の実施例による３
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
【図５】分図（ａ）は、本発明の第４の実施例による３
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
ステートバッファ回路の回路図である。分図（ｂ）は、
分図（ａ）に示す３ステートバッファ回路の真理値表を
表す図である。
【図６】分図（ａ）は、従来の３ステートバッファ回路
の一例の回路図である。分図（ｂ）は、分図（ａ）に示
す３ステートバッファ回路の真理値表を表す図である。
の一例の回路図である。分図（ｂ）は、分図（ａ）に示
す３ステートバッファ回路の真理値表を表す図である。
１ 出力端子 ２ 高位電源端子 ３ 接地端子 ４ データ信号入力端子 ５ 制御信号入力端子 ６，１３ ＮＡＮＤ回路 ７，８，１０，１１，１２，１４，１５ インバータ
回路 ９ ＮＯＲ回路
回路 ９ ＮＯＲ回路
Claims (5)
- 【請求項１】 コレクタが高位電源端子に接続された第
１のＮＰＮ形バイポーラトランジスタとエミッタが低位
電源端子に接続された第２のＮＰＮ形バイポーラトラン
ジスタとが直列接続されてなる出力段と、 前記第２のＮＰＮ形バイポーラトランジスタのコレクタ
とベースとの間に接続されたＭＯＳ電界効果トランジス
タと、 外部からのデータ信号と外部からの制御信号とを入力と
し、前記データ信号と前記制御信号とのＡＮＤ信号で前
記第１のＮＰＮ形バイポーラトランジスタを駆動する回
路と、 前記データ信号と前記制御信号とを入力とし、前記デー
タ信号が“０”で前記制御信号が“１”の時にのみ前記
ＭＯＳ電界効果トランジスタを導通させて前記第２のＮ
ＰＮ形バイポーラトランジスタを導通状態にする回路
と、 を含むことを特徴とする３ステートバッファ回路。 - 【請求項２】 一方の入力端がデータ信号入力端子に接
続され、他方の入力端が制御信号入力端子に接続された
２入力ＮＡＮＤ回路と、 入力端が前記２入力ＮＡＮＤ回路の出力端に接続された
第１のインバータ回路と、 コレクタが高位電源端子に接続され、エミッタが出力端
子に接続され、ベースが前記第１のインバータ回路の出
力端に接続された第１のＮＰＮ形バイポーラトランジス
タと、 一方の入力端が前記データ信号入力端子に接続され、他
方の入力端が第２のインバータ回路を介して前記制御信
号入力端子に接続された２入力ＮＯＲ回路と、 ドレインが前記出力端子に接続され、ゲートが前記２入
力ＮＯＲ回路の出力端に接続されたＮチャンネル型ＭＯ
Ｓ電界効果トランジスタと、 コレクタが前記出力端子に接続され、エミッタが低位電
源端子に接続され、ベースが前記Ｎチャンネル型ＭＯＳ
電界効果トランジスタのソースに接続された第２のＮＰ
Ｎ形バイポーラトランジスタと、 前記第２のＮＰＮ形バイポーラトランジスタのベースと
前記低位電源端子との間に接続された負荷素子とを有す
ることを特徴とする３ステートバッファ回路。 - 【請求項３】 一方の入力端がデータ信号入力端子に接
続され、他方の入力端が制御信号入力端子に接続された
第１の２入力ＮＡＮＤ回路と、 入力端が前記第１の２入力ＮＡＮＤ回路の出力端に接続
された第１のインバータ回路と、 コレクタが高位電源端子に接続され、エミッタが出力端
子に接続され、ベースが前記第１のインバータ回路の出
力端に接続された第１のＮＰＮ形バイポーラトランジス
タと、 一方の入力端が第２のインバータ回路を介して前記デー
タ信号入力端子に接続され、他方の入力端が前記制御信
号入力端子に接続された第２の２入力ＮＡＮＤ回路と、 ソースが前記出力端子に接続され、ゲートが前記第２の
２入力ＮＡＮＤ回路の出力端に接続されたＰチャンネル
型ＭＯＳ電界効果トランジスタと、 コレクタが前記出力端子に接続され、エミッタが低位電
源端子に接続され、ベースが前記Ｐチャンネル型ＭＯＳ
電界効果トランジスタのドレインに接続された第２のＮ
ＰＮ形バイポーラトランジスタと、 前記第２のＮＰＮ形バイポーラトランジスタのベースと
前記低位電源端子との間に接続された負荷素子とを有す
ることを特徴とする３ステートバッファ回路。 - 【請求項４】 一方の入力端がデータ信号入力端子に接
続され、他方の入力端が制御信号入力端子に接続された
２入力ＮＡＮＤ回路と、 入力端が前記２入力ＮＡＮＤ回路の出力端に接続された
インバータ回路と、 コレクタが高位電源端子に接続され、エミッタが出力端
子に接続され、ベースが前記インバータ回路の出力端に
接続された第１のＮＰＮ形バイポーラトランジスタと、 ソースが前記高位電源端子に接続され、ゲートが前記制
御信号入力端子に接続された第１のＰチャンネル型ＭＯ
Ｓ電界効果トランジスタと、 ソースが前記データ信号入力端子に接続され、ドレイン
が前記第１のＰチャンネル型ＭＯＳ電界効果トランジス
タのドレインに接続され、ゲートが前記制御信号入力端
子に接続されたＮチャンネル型ＭＯＳ電界効果トランジ
スタと、 ソースが前記出力端子に接続され、ゲートが前記第１の
Ｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン
に接続された第２のＰチャンネル型ＭＯＳ電界効果トラ
ンジスタと、 コレクタが前記出力端子に接続され、エミッタが低位電
源端子に接続され、ベースが前記第２のＰチャンネル型
ＭＯＳ電界効果トランジスタのドレインに接続された第
２のＮＰＮ形バイポーラトランジスタと、 前記第２のＮＰＮ形バイポーラトランジスタのベースと
前記低位電源端子との間に接続された負荷素子とを有す
ることを特徴とする３ステートバッファ回路。 - 【請求項５】 ソースがデータ信号入力端子に接続され
た第１のＰチャンネル型ＭＯＳ電界効果トランジスタ
と、 ドレインが前記第１のＰチャンネル型ＭＯＳ電界効果ト
ランジスタのドレインに接続され、ソースが出力端子に
接続された第１のＮチャンネル型ＭＯＳ電界効果トラン
ジスタと、 コレクタが高位電源端子に接続され、ベースが前記第１
のＮチャンネル型ＭＯＳ電界効果トランジスタのドレイ
ンに接続され、エミッタが前記出力端子に接続された第
１のＮＰＮ形バイポーラトランジスタと、 ソースが前記データ信号入力端子に接続された第２のＰ
チャンネル型ＭＯＳ電界効果トランジスタと、 ドレインが前記高位電源端子に接続され、ソースが前記
第２のＰチャンネル型ＭＯＳ電界効果トランジスタのド
レインに接続された第２のＮチャンネル型ＭＯＳ電界効
果トランジスタと、 入力端が制御信号入力端子に接続され、出力端が前記第
１のＰチャネル型ＭＯＳトランジスタのゲート，前記第
２のＰチャネルＭＯＳトランジスタのゲート，前記第１
のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート
および前記第２のＮチャンネル型ＭＯＳ電界効果トラン
ジスタのゲートに接続されたインバータ回路と、 ソースが前記出力端子に接続され、ゲートが前記第２の
Ｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン
に接続された第３のＰチャンネル型ＭＯＳ電界効果トラ
ンジスタと、 コレクタが前記出力端子に接続され、エミッタが低位電
源端子に接続され、ベースが前記第３のＰチャンネル型
ＭＯＳ電界効果トランジスタのドレインに接続された第
２のＮＰＮ形バイポーラトランジスタと、 前記第２のＮＰＮ形バイポーラトランジスタのベースと
前記低位電源端子との間に接続された負荷素子とを有す
ることを特徴とする３ステートバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304291A JPH05227004A (ja) | 1991-11-20 | 1991-11-20 | ３ステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304291A JPH05227004A (ja) | 1991-11-20 | 1991-11-20 | ３ステートバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227004A true JPH05227004A (ja) | 1993-09-03 |
Family
ID=17931267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304291A Withdrawn JPH05227004A (ja) | 1991-11-20 | 1991-11-20 | ３ステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227004A (ja) |
-
1991
- 1991-11-20 JP JP3304291A patent/JPH05227004A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |