JPH05160706A - Cmos出力バッファ回路 - Google Patents
Cmos出力バッファ回路Info
- Publication number
- JPH05160706A JPH05160706A JP3348399A JP34839991A JPH05160706A JP H05160706 A JPH05160706 A JP H05160706A JP 3348399 A JP3348399 A JP 3348399A JP 34839991 A JP34839991 A JP 34839991A JP H05160706 A JPH05160706 A JP H05160706A
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- JP
- Japan
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- gate
- input
- output
- channel mos
- mos transistor
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 動作周波数による影響を受けることなく安定
して貫通電流を大幅に低減できるようにしたCMOS出
力バッファ回路を提供する。 【構成】 入力信号端子1をNANDゲート4及びNO
Rゲート5の一方の入力端並びにトランスファーゲート
3の一方の入出力端子に接続し、トランスファーゲート
3の他方の入出力端子をNANDゲート4及びNORゲ
ート5の他方の入力端に接続する。そしてNANDゲー
ト4の出力端子を最終出力段のPチャネルMOSトラン
ジスタ6のゲート及びトランスファーゲート3のNチャ
ネルMOSトランジスタのゲートに接続し、NORゲー
ト5の出力端子を最終出力段のNチャネルMOSトラン
ジスタ7のゲート及びトランスファーゲート3のPチャ
ネルMOSトランジスタのゲートに接続し、出力段Pチ
ャネルMOSトランジスタ6とNチャネルMOSトラン
ジスタ7の接続点を外部信号端子2へ接続する。
して貫通電流を大幅に低減できるようにしたCMOS出
力バッファ回路を提供する。 【構成】 入力信号端子1をNANDゲート4及びNO
Rゲート5の一方の入力端並びにトランスファーゲート
3の一方の入出力端子に接続し、トランスファーゲート
3の他方の入出力端子をNANDゲート4及びNORゲ
ート5の他方の入力端に接続する。そしてNANDゲー
ト4の出力端子を最終出力段のPチャネルMOSトラン
ジスタ6のゲート及びトランスファーゲート3のNチャ
ネルMOSトランジスタのゲートに接続し、NORゲー
ト5の出力端子を最終出力段のNチャネルMOSトラン
ジスタ7のゲート及びトランスファーゲート3のPチャ
ネルMOSトランジスタのゲートに接続し、出力段Pチ
ャネルMOSトランジスタ6とNチャネルMOSトラン
ジスタ7の接続点を外部信号端子2へ接続する。
Description
【0001】
【産業上の利用分野】この発明は、貫通電流を大幅に低
減させることを可能にしたCMOS出力バッファ回路に
関する。
減させることを可能にしたCMOS出力バッファ回路に
関する。
【0002】
【従来の技術】従来、CMOS出力バッファ回路には種
々の構成のものが、知られているが、例えば特開平2−
101817号には図3に示す構成のものが開示されて
いる。図において、104 は2入力NANDゲート、105
は2入力NORゲート、106 はインバータであり、107
及び108 は電源と接地間に直列に接続された出力駆動用
PチャネルMOSトランジスタ及びNチャネルMOSト
ランジスタである。そしてNANDゲート104 の一方の
入力端には内部回路からの入力信号の入力端子101 が接
続され、他方の入力端には出力制御信号の入力端子102
がインバータ106を介して接続されている。またNOR
ゲート105 の一方の入力端には内部入力端子101 が接続
され、他方の入力端には制御信号入力端子102 が接続さ
れており、NANDゲート104 からの出力信号はPチャ
ネルMOSトランジスタ107 のゲートに、NORゲート
105 からの出力信号はNチャネルMOSトランジスタ10
8 のゲートに、それぞれ与えられるようになっている。
々の構成のものが、知られているが、例えば特開平2−
101817号には図3に示す構成のものが開示されて
いる。図において、104 は2入力NANDゲート、105
は2入力NORゲート、106 はインバータであり、107
及び108 は電源と接地間に直列に接続された出力駆動用
PチャネルMOSトランジスタ及びNチャネルMOSト
ランジスタである。そしてNANDゲート104 の一方の
入力端には内部回路からの入力信号の入力端子101 が接
続され、他方の入力端には出力制御信号の入力端子102
がインバータ106を介して接続されている。またNOR
ゲート105 の一方の入力端には内部入力端子101 が接続
され、他方の入力端には制御信号入力端子102 が接続さ
れており、NANDゲート104 からの出力信号はPチャ
ネルMOSトランジスタ107 のゲートに、NORゲート
105 からの出力信号はNチャネルMOSトランジスタ10
8 のゲートに、それぞれ与えられるようになっている。
【0003】このように構成されたCMOS出力バッフ
ァ回路においては、NANDゲート104 とNORゲート
105 のトランジスタのサイズレシオの比により、各ゲー
ト104 ,105 のON,OFFの切換タイミングをコント
ロールし、2個のMOSトランジスタ107 ,108が共に
ONとなる時間を制御することで、電源線から接地線へ
の貫通電流を制御している。
ァ回路においては、NANDゲート104 とNORゲート
105 のトランジスタのサイズレシオの比により、各ゲー
ト104 ,105 のON,OFFの切換タイミングをコント
ロールし、2個のMOSトランジスタ107 ,108が共に
ONとなる時間を制御することで、電源線から接地線へ
の貫通電流を制御している。
【0004】
【発明が解決しようとする課題】ところで、上記のよう
に構成されているCMOS出力バッファ回路において
は、次のような問題点がある。すなわち、出力制御信号
が出力可の状態、つまり“L”レベルにある時、最終出
力段のCMOSトランジスタ107 ,108 の入力ゲートへ
の信号伝達の差は、NANDゲート104 の論理閾値とN
ORゲート105 の論理閾値の差で決定される。例えば内
部信号の立ち上がり過渡状態では、まず論理閾値の低い
NORゲート105 の出力が“H”から“L”レベルに遷
移し、次に論理閾値の高いNANDゲート104 の出力が
“H”から“L”レベルに遷移する。また逆に内部信号
の立ち下がり過渡状態では、まずNANDゲート104の
出力が“L”から“H”レベルに遷移し、次にNORゲ
ート105 の出力が“L”から“H”レベルに遷移する。
したがって貫通電流を抑えるためには、内部回路からの
立ち上がり信号波形や立ち下がり信号波形をなまらせ
て、NANDゲート104 とNORゲート105 の切換タイ
ミングをずらすと、最終出力段のCMOSトランジスタ
107 ,108 が同時にONする時間を短くすることができ
る。しかし最近の動作周波数の高いCMOSデバイス
に、この出力バッファ回路を適用することは困難になっ
ている。
に構成されているCMOS出力バッファ回路において
は、次のような問題点がある。すなわち、出力制御信号
が出力可の状態、つまり“L”レベルにある時、最終出
力段のCMOSトランジスタ107 ,108 の入力ゲートへ
の信号伝達の差は、NANDゲート104 の論理閾値とN
ORゲート105 の論理閾値の差で決定される。例えば内
部信号の立ち上がり過渡状態では、まず論理閾値の低い
NORゲート105 の出力が“H”から“L”レベルに遷
移し、次に論理閾値の高いNANDゲート104 の出力が
“H”から“L”レベルに遷移する。また逆に内部信号
の立ち下がり過渡状態では、まずNANDゲート104の
出力が“L”から“H”レベルに遷移し、次にNORゲ
ート105 の出力が“L”から“H”レベルに遷移する。
したがって貫通電流を抑えるためには、内部回路からの
立ち上がり信号波形や立ち下がり信号波形をなまらせ
て、NANDゲート104 とNORゲート105 の切換タイ
ミングをずらすと、最終出力段のCMOSトランジスタ
107 ,108 が同時にONする時間を短くすることができ
る。しかし最近の動作周波数の高いCMOSデバイス
に、この出力バッファ回路を適用することは困難になっ
ている。
【0005】本発明は、従来のCMOS出力バッファ回
路における上記問題点を解消するためになされたもの
で、動作周波数による影響を受けることなく安定して貫
通電流を抑制し且つノイズの低減を計ったCMOS出力
バッファ回路を提供することを目的とする。
路における上記問題点を解消するためになされたもの
で、動作周波数による影響を受けることなく安定して貫
通電流を抑制し且つノイズの低減を計ったCMOS出力
バッファ回路を提供することを目的とする。
【0006】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、PチャネルMOSトランジスタ
とNチャネルMOSトランジスタとを並列接続してなる
1個のトランスファーゲートと、2個の多入力論理ゲー
トより構成され、内部回路からの入力信号を第1の多入
力論理ゲートの一方の入力端と第2の多入力論理ゲート
の一方の入力端及びトランスファーゲートの一方の入出
力端子に入力し、トランスファーゲートの他方の入出力
端子を第1の多入力論理ゲートの他方の入力端と第2の
多入力論理ゲートの他方の入力端に接続し、トランスフ
ァーゲートの一方のトランジスタのゲートを第1の多入
力論理ゲートの出力端と接続し、トランスファーゲート
の他方のトランジスタのゲートを第2の多入力論理ゲー
トの出力端とを接続した出力制御回路と、該出力制御回
路の第1の多入力論理ゲートの出力を第1の電源と外部
出力端子の間に接続された出力バッファ用PチャネルM
OSトランジスタのゲートに入力し、第2の多入力論理
ゲートの出力を第2の電源と外部出力端子の間に接続さ
れた出力バッファ用NチャネルMOSトランジスタのゲ
ートに入力した出力回路とでCMOS出力バッファ回路
を構成するものである。
決するため、本発明は、PチャネルMOSトランジスタ
とNチャネルMOSトランジスタとを並列接続してなる
1個のトランスファーゲートと、2個の多入力論理ゲー
トより構成され、内部回路からの入力信号を第1の多入
力論理ゲートの一方の入力端と第2の多入力論理ゲート
の一方の入力端及びトランスファーゲートの一方の入出
力端子に入力し、トランスファーゲートの他方の入出力
端子を第1の多入力論理ゲートの他方の入力端と第2の
多入力論理ゲートの他方の入力端に接続し、トランスフ
ァーゲートの一方のトランジスタのゲートを第1の多入
力論理ゲートの出力端と接続し、トランスファーゲート
の他方のトランジスタのゲートを第2の多入力論理ゲー
トの出力端とを接続した出力制御回路と、該出力制御回
路の第1の多入力論理ゲートの出力を第1の電源と外部
出力端子の間に接続された出力バッファ用PチャネルM
OSトランジスタのゲートに入力し、第2の多入力論理
ゲートの出力を第2の電源と外部出力端子の間に接続さ
れた出力バッファ用NチャネルMOSトランジスタのゲ
ートに入力した出力回路とでCMOS出力バッファ回路
を構成するものである。
【0007】このように構成したCMOS出力バッファ
回路においては、内部回路の入力信号が立ち上がり過渡
状態の時は、トランスファーゲートのうちNチャネルM
OSトランジスタのみがONし、そのON抵抗による内
部入力信号の遅延で出力回路のPチャネルMOSトラン
ジスタのONからOFFするタイミングを制御し、また
内部回路の入力信号が立ち下がり過渡状態の時は、トラ
ンスファーゲートのうちPチャネルMOSトランジスタ
のみがONし、そのON抵抗による内部入力信号の遅延
で出力回路のNチャネルMOSトランジスタのOFFか
らONするタイミングを制御する。これにより従来の論
理ゲートの閾値の差による貫通電流の制御に比べ、トラ
ンスファーゲートのMOSトランジスタのON抵抗によ
る遅延が付加されるので、出力回路のCMOSトランジ
スタによる貫通電流は大幅に減少する。
回路においては、内部回路の入力信号が立ち上がり過渡
状態の時は、トランスファーゲートのうちNチャネルM
OSトランジスタのみがONし、そのON抵抗による内
部入力信号の遅延で出力回路のPチャネルMOSトラン
ジスタのONからOFFするタイミングを制御し、また
内部回路の入力信号が立ち下がり過渡状態の時は、トラ
ンスファーゲートのうちPチャネルMOSトランジスタ
のみがONし、そのON抵抗による内部入力信号の遅延
で出力回路のNチャネルMOSトランジスタのOFFか
らONするタイミングを制御する。これにより従来の論
理ゲートの閾値の差による貫通電流の制御に比べ、トラ
ンスファーゲートのMOSトランジスタのON抵抗によ
る遅延が付加されるので、出力回路のCMOSトランジ
スタによる貫通電流は大幅に減少する。
【0008】
【実施例】次に実施例について説明する。図1は、本発
明に係るCMOS出力バッファ回路の実施例を示す回路
構成図で、図において、1は内部回路からの入力信号I
Nの入力信号端子、2は出力バッファ回路の出力信号O
UTを出力する外部信号端子、3はPチャネルMOSト
ランジスタ及びNチャネルMOSトランジスタを並列接
続してなるトランスファーゲート、4は2入力NAND
ゲート、5は2入力NORゲートであり、6,7は最終
出力段を構成するPチャネルMOSトランジスタ及びN
チャネルMOSトランジスタで、電源と接地間に直列接
続されている。そして図示のように、入力信号端子1は
NANDゲート4及びNORゲート5の一方の入力端、
並びにトランスファーゲート3の一方の入出力端子に接
続され、またトランスファーゲート3の他方の入出力端
子はNANDゲート4及びNORゲート5の他方の入力
端に接続されている。またNANDゲート4の出力端子
は最終出力段のPチャネルMOSトランジスタ6のゲー
ト及びトランスファーゲート3のNチャネルMOSトラ
ンジスタのゲートに接続され、NORゲート5の出力端
子は最終出力段のNチャネルMOSトランジスタ7のゲ
ート及びトランスファーゲート3のPチャネルMOSト
ランジスタのゲートに接続されている。
明に係るCMOS出力バッファ回路の実施例を示す回路
構成図で、図において、1は内部回路からの入力信号I
Nの入力信号端子、2は出力バッファ回路の出力信号O
UTを出力する外部信号端子、3はPチャネルMOSト
ランジスタ及びNチャネルMOSトランジスタを並列接
続してなるトランスファーゲート、4は2入力NAND
ゲート、5は2入力NORゲートであり、6,7は最終
出力段を構成するPチャネルMOSトランジスタ及びN
チャネルMOSトランジスタで、電源と接地間に直列接
続されている。そして図示のように、入力信号端子1は
NANDゲート4及びNORゲート5の一方の入力端、
並びにトランスファーゲート3の一方の入出力端子に接
続され、またトランスファーゲート3の他方の入出力端
子はNANDゲート4及びNORゲート5の他方の入力
端に接続されている。またNANDゲート4の出力端子
は最終出力段のPチャネルMOSトランジスタ6のゲー
ト及びトランスファーゲート3のNチャネルMOSトラ
ンジスタのゲートに接続され、NORゲート5の出力端
子は最終出力段のNチャネルMOSトランジスタ7のゲ
ート及びトランスファーゲート3のPチャネルMOSト
ランジスタのゲートに接続されている。
【0009】次に、このように構成されたCMOS出力
バッファ回路の動作を、図2に示したタイミングチャー
トに基づいて説明する。まず入力信号端子1への入力信
号INとして“L”レベルが与えられている場合につい
て説明する。この場合、ノードBすなわちNANDゲー
ト4の出力信号は“H”レベルになり、トランスファー
ゲート3のうちNチャネルMOSトランジスタはONし
ているので、ノードAすなわちトランスファーゲート3
の出力は“L”レベルになる。したがってノードCすな
わちNORゲート5の出力は“H”レベルとなり、最終
出力段はPチャネルMOSトランジスタ6がOFF、N
チャネルMOSトランジスタ7がONして、出力バッフ
ァ回路の出力OUTは“L”レベルとなっている。
バッファ回路の動作を、図2に示したタイミングチャー
トに基づいて説明する。まず入力信号端子1への入力信
号INとして“L”レベルが与えられている場合につい
て説明する。この場合、ノードBすなわちNANDゲー
ト4の出力信号は“H”レベルになり、トランスファー
ゲート3のうちNチャネルMOSトランジスタはONし
ているので、ノードAすなわちトランスファーゲート3
の出力は“L”レベルになる。したがってノードCすな
わちNORゲート5の出力は“H”レベルとなり、最終
出力段はPチャネルMOSトランジスタ6がOFF、N
チャネルMOSトランジスタ7がONして、出力バッフ
ァ回路の出力OUTは“L”レベルとなっている。
【0010】次に入力信号INが“L”から“H”レベ
ルに切り換わる場合について説明する。入力信号INが
“L”から“H”レベルになった場合、トランスファー
ゲート3のNチャネルMOSトランジスタがONしてい
るので、ノードAのレベルが該NチャネルMOSトラン
ジスタのON抵抗により徐々に上昇し始める。またNO
Rゲート5の出力すなわちノードCは“H”から“L”
レベルに変化する。その結果、まず最終出力段のNチャ
ネルMOSトランジスタ7がOFFする。そしてノード
Cが“L”レベルになったことにより、トランスファー
ゲート3のPチャネルMOSトランジスタもONし、ノ
ードAのレベルは急速に上昇する。そしてノードAのレ
ベルがNANDゲート4の論理閾値を越えた時、NAN
Dゲート4の出力すなわちノードBは“H”から“L”
レベルに変化する。その結果、最終出力段のPチャネル
MOSトランジスタ6がONする。なお同時にトランス
ファーゲート3のNチャネルMOSトランジスタはOF
Fする。これにより、外部信号端子2への出力信号OU
Tは“H”レベルとなる。
ルに切り換わる場合について説明する。入力信号INが
“L”から“H”レベルになった場合、トランスファー
ゲート3のNチャネルMOSトランジスタがONしてい
るので、ノードAのレベルが該NチャネルMOSトラン
ジスタのON抵抗により徐々に上昇し始める。またNO
Rゲート5の出力すなわちノードCは“H”から“L”
レベルに変化する。その結果、まず最終出力段のNチャ
ネルMOSトランジスタ7がOFFする。そしてノード
Cが“L”レベルになったことにより、トランスファー
ゲート3のPチャネルMOSトランジスタもONし、ノ
ードAのレベルは急速に上昇する。そしてノードAのレ
ベルがNANDゲート4の論理閾値を越えた時、NAN
Dゲート4の出力すなわちノードBは“H”から“L”
レベルに変化する。その結果、最終出力段のPチャネル
MOSトランジスタ6がONする。なお同時にトランス
ファーゲート3のNチャネルMOSトランジスタはOF
Fする。これにより、外部信号端子2への出力信号OU
Tは“H”レベルとなる。
【0011】次に入力信号INが“H”から“L”レベ
ルに切り換わる場合について説明する。入力信号INが
“H”から“L”レベルになった場合、トランスファー
ゲート3のPチャネルMOSトランジスタがONしてい
るので、ノードAのレベルが該PチャネルMOSトラン
ジスタのON抵抗により徐々に下降し始める。またNA
NDゲート4の出力すなわちノードBは“L”から
“H”レベルに変化する。その結果、まず最終出力段の
PチャネルMOSトランジスタ6がOFFする。そして
ノードBが“H”レベルになったことにより、トランス
ファーゲート3のNチャネルMOSトランジスタもON
し、ノードAのレベルは急速に下降する。そしてノード
AのレベルがNORゲート5の論理閾値よりも下がった
とき、ノードCは“L”から“H”レベルに変化する。
その結果、最終出力段のNチャネルMOSトランジスタ
7がONする。なお同時にトランスファーゲート3のP
チャネルMOSトランジスタはOFFする。これによ
り、出力信号OUTは“L”レベルとなる。
ルに切り換わる場合について説明する。入力信号INが
“H”から“L”レベルになった場合、トランスファー
ゲート3のPチャネルMOSトランジスタがONしてい
るので、ノードAのレベルが該PチャネルMOSトラン
ジスタのON抵抗により徐々に下降し始める。またNA
NDゲート4の出力すなわちノードBは“L”から
“H”レベルに変化する。その結果、まず最終出力段の
PチャネルMOSトランジスタ6がOFFする。そして
ノードBが“H”レベルになったことにより、トランス
ファーゲート3のNチャネルMOSトランジスタもON
し、ノードAのレベルは急速に下降する。そしてノード
AのレベルがNORゲート5の論理閾値よりも下がった
とき、ノードCは“L”から“H”レベルに変化する。
その結果、最終出力段のNチャネルMOSトランジスタ
7がONする。なお同時にトランスファーゲート3のP
チャネルMOSトランジスタはOFFする。これによ
り、出力信号OUTは“L”レベルとなる。
【0012】上記実施例によれば、従来、NANDゲー
ト及びNORゲートを構成するトランジスタのサイズレ
シオの比で切換タイミングをコントロールし貫通電流を
制御していたのを、トランスファーゲートの遅延により
切換タイミングをコントロールするようにしており、更
にトランスファーゲートの遅延はPチャネルMOSトラ
ンジスタ又はNチャネルMOSトランジスタのいずれか
一方のON抵抗で決定するようにしているので、通常両
方のトランジスタがONするような構成のトランスファ
ーゲートを用いる場合よりも、遅延効果を大きくするこ
とができる。更に上記実施例によれば、トランスファー
ゲートのON抵抗は、最終出力段のCMOSトランジス
タの出力端子が高インピーダンス状態の時、低くなるよ
うに構成されているので、上記状態の場合にはノードA
の波形の立ち上がり及び立ち下がりは急峻となり、ON
抵抗が一定の場合よりも、高い周波数で動作させるのに
適している。
ト及びNORゲートを構成するトランジスタのサイズレ
シオの比で切換タイミングをコントロールし貫通電流を
制御していたのを、トランスファーゲートの遅延により
切換タイミングをコントロールするようにしており、更
にトランスファーゲートの遅延はPチャネルMOSトラ
ンジスタ又はNチャネルMOSトランジスタのいずれか
一方のON抵抗で決定するようにしているので、通常両
方のトランジスタがONするような構成のトランスファ
ーゲートを用いる場合よりも、遅延効果を大きくするこ
とができる。更に上記実施例によれば、トランスファー
ゲートのON抵抗は、最終出力段のCMOSトランジス
タの出力端子が高インピーダンス状態の時、低くなるよ
うに構成されているので、上記状態の場合にはノードA
の波形の立ち上がり及び立ち下がりは急峻となり、ON
抵抗が一定の場合よりも、高い周波数で動作させるのに
適している。
【0013】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、入力信号が切り換わる時、最終出力段
の予めONしている方の出力バッファ用トランジスタを
まずOFFさせ、これをトランスファーゲートで検知し
てから予めOFFしていた方の出力バッファ用トランジ
スタをONさせるので、トランスファーゲートの遅延に
より最終出力段のPチャネルMOSトランジスタとNチ
ャネルMOSトランジスタの切換タイミングに安定した
時間差を与えることができ、更にトランスファーゲート
のON抵抗を出力の状態に合わせて変えられるので、動
作周波数による影響を受けることなく貫通電流を大幅に
低減させることができる。
本発明によれば、入力信号が切り換わる時、最終出力段
の予めONしている方の出力バッファ用トランジスタを
まずOFFさせ、これをトランスファーゲートで検知し
てから予めOFFしていた方の出力バッファ用トランジ
スタをONさせるので、トランスファーゲートの遅延に
より最終出力段のPチャネルMOSトランジスタとNチ
ャネルMOSトランジスタの切換タイミングに安定した
時間差を与えることができ、更にトランスファーゲート
のON抵抗を出力の状態に合わせて変えられるので、動
作周波数による影響を受けることなく貫通電流を大幅に
低減させることができる。
【図1】本発明に係るCMOS出力バッファ回路の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図2】図1に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図3】従来のCMOS出力バッファ回路の構成例を示
す回路構成図である。
す回路構成図である。
1 入力信号端子 2 外部信号端子 3 トランスファーゲート 4 NANDゲート 5 NORゲート 6 出力段PチャネルMOSトランジスタ 7 出力段NチャネルMOSトランジスタ
Claims (3)
- 【請求項1】 PチャネルMOSトランジスタとNチャ
ネルMOSトランジスタとを並列接続してなる1個のト
ランスファーゲートと、2個の多入力論理ゲートより構
成され、内部回路からの入力信号を第1の多入力論理ゲ
ートの一方の入力端と第2の多入力論理ゲートの一方の
入力端及びトランスファーゲートの一方の入出力端子に
入力し、トランスファーゲートの他方の入出力端子を第
1の多入力論理ゲートの他方の入力端と第2の多入力論
理ゲートの他方の入力端に接続し、トランスファーゲー
トの一方のトランジスタのゲートを第1の多入力論理ゲ
ートの出力端と接続し、トランスファーゲートの他方の
トランジスタのゲートを第2の多入力論理ゲートの出力
端とを接続した出力制御回路と、該出力制御回路の第1
の多入力論理ゲートの出力を第1の電源と外部出力端子
の間に接続された出力バッファ用PチャネルMOSトラ
ンジスタのゲートに入力し、第2の多入力論理ゲートの
出力を第2の電源と外部出力端子の間に接続された出力
バッファ用NチャネルMOSトランジスタのゲートに入
力した出力回路とを備えていることを特徴とするCMO
S出力バッファ回路。 - 【請求項2】 前記出力制御回路において、第1の多入
力論理ゲートの出力端をトランスファーゲートのNチャ
ネルMOSトランジスタのゲートに接続し、第2の多入
力論理ゲートの出力端をトランスファーゲートのPチャ
ネルMOSトランジスタのゲートに接続したことを特徴
とする請求項1記載のCMOS出力バッファ回路。 - 【請求項3】 前記出力制御回路において、第1の多入
力論理ゲートを2入力NANDゲートとし、第2の多入
力論理ゲートを2入力NORゲートとしたことを特徴と
する請求項1又は2記載のCMOS出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3348399A JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Cmos出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3348399A JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Cmos出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05160706A true JPH05160706A (ja) | 1993-06-25 |
Family
ID=18396762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3348399A Withdrawn JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Cmos出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05160706A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP2013066120A (ja) * | 2011-09-20 | 2013-04-11 | Denso Corp | クロック出力回路 |
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1991
- 1991-12-05 JP JP3348399A patent/JPH05160706A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP2013066120A (ja) * | 2011-09-20 | 2013-04-11 | Denso Corp | クロック出力回路 |
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