JPH05160706A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JPH05160706A JPH05160706A JP3348399A JP34839991A JPH05160706A JP H05160706 A JPH05160706 A JP H05160706A JP 3348399 A JP3348399 A JP 3348399A JP 34839991 A JP34839991 A JP 34839991A JP H05160706 A JPH05160706 A JP H05160706A
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- gate
- input
- output
- channel mos
- mos transistor
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Abstract
(57)【要約】
【目的】 動作周波数による影響を受けることなく安定
して貫通電流を大幅に低減できるようにしたＣＭＯＳ出
力バッファ回路を提供する。 【構成】 入力信号端子１をＮＡＮＤゲート４及びＮＯ
Ｒゲート５の一方の入力端並びにトランスファーゲート
３の一方の入出力端子に接続し、トランスファーゲート
３の他方の入出力端子をＮＡＮＤゲート４及びＮＯＲゲ
ート５の他方の入力端に接続する。そしてＮＡＮＤゲー
ト４の出力端子を最終出力段のＰチャネルＭＯＳトラン
ジスタ６のゲート及びトランスファーゲート３のＮチャ
ネルＭＯＳトランジスタのゲートに接続し、ＮＯＲゲー
ト５の出力端子を最終出力段のＮチャネルＭＯＳトラン
ジスタ７のゲート及びトランスファーゲート３のＰチャ
ネルＭＯＳトランジスタのゲートに接続し、出力段Ｐチ
ャネルＭＯＳトランジスタ６とＮチャネルＭＯＳトラン
ジスタ７の接続点を外部信号端子２へ接続する。
して貫通電流を大幅に低減できるようにしたＣＭＯＳ出
力バッファ回路を提供する。 【構成】 入力信号端子１をＮＡＮＤゲート４及びＮＯ
Ｒゲート５の一方の入力端並びにトランスファーゲート
３の一方の入出力端子に接続し、トランスファーゲート
３の他方の入出力端子をＮＡＮＤゲート４及びＮＯＲゲ
ート５の他方の入力端に接続する。そしてＮＡＮＤゲー
ト４の出力端子を最終出力段のＰチャネルＭＯＳトラン
ジスタ６のゲート及びトランスファーゲート３のＮチャ
ネルＭＯＳトランジスタのゲートに接続し、ＮＯＲゲー
ト５の出力端子を最終出力段のＮチャネルＭＯＳトラン
ジスタ７のゲート及びトランスファーゲート３のＰチャ
ネルＭＯＳトランジスタのゲートに接続し、出力段Ｐチ
ャネルＭＯＳトランジスタ６とＮチャネルＭＯＳトラン
ジスタ７の接続点を外部信号端子２へ接続する。
Description
【０００１】
【産業上の利用分野】この発明は、貫通電流を大幅に低
減させることを可能にしたＣＭＯＳ出力バッファ回路に
関する。
減させることを可能にしたＣＭＯＳ出力バッファ回路に
関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ出力バッファ回路には種
々の構成のものが、知られているが、例えば特開平２−
１０１８１７号には図３に示す構成のものが開示されて
いる。図において、104 は２入力ＮＡＮＤゲート、105
は２入力ＮＯＲゲート、106 はインバータであり、107
及び108 は電源と接地間に直列に接続された出力駆動用
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタである。そしてＮＡＮＤゲート104 の一方の
入力端には内部回路からの入力信号の入力端子101 が接
続され、他方の入力端には出力制御信号の入力端子102
がインバータ106を介して接続されている。またＮＯＲ
ゲート105 の一方の入力端には内部入力端子101 が接続
され、他方の入力端には制御信号入力端子102 が接続さ
れており、ＮＡＮＤゲート104 からの出力信号はＰチャ
ネルＭＯＳトランジスタ107 のゲートに、ＮＯＲゲート
105 からの出力信号はＮチャネルＭＯＳトランジスタ10
8 のゲートに、それぞれ与えられるようになっている。
々の構成のものが、知られているが、例えば特開平２−
１０１８１７号には図３に示す構成のものが開示されて
いる。図において、104 は２入力ＮＡＮＤゲート、105
は２入力ＮＯＲゲート、106 はインバータであり、107
及び108 は電源と接地間に直列に接続された出力駆動用
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタである。そしてＮＡＮＤゲート104 の一方の
入力端には内部回路からの入力信号の入力端子101 が接
続され、他方の入力端には出力制御信号の入力端子102
がインバータ106を介して接続されている。またＮＯＲ
ゲート105 の一方の入力端には内部入力端子101 が接続
され、他方の入力端には制御信号入力端子102 が接続さ
れており、ＮＡＮＤゲート104 からの出力信号はＰチャ
ネルＭＯＳトランジスタ107 のゲートに、ＮＯＲゲート
105 からの出力信号はＮチャネルＭＯＳトランジスタ10
8 のゲートに、それぞれ与えられるようになっている。
【０００３】このように構成されたＣＭＯＳ出力バッフ
ァ回路においては、ＮＡＮＤゲート104 とＮＯＲゲート
105 のトランジスタのサイズレシオの比により、各ゲー
ト104 ，105 のＯＮ，ＯＦＦの切換タイミングをコント
ロールし、２個のＭＯＳトランジスタ107 ，108が共に
ＯＮとなる時間を制御することで、電源線から接地線へ
の貫通電流を制御している。
ァ回路においては、ＮＡＮＤゲート104 とＮＯＲゲート
105 のトランジスタのサイズレシオの比により、各ゲー
ト104 ，105 のＯＮ，ＯＦＦの切換タイミングをコント
ロールし、２個のＭＯＳトランジスタ107 ，108が共に
ＯＮとなる時間を制御することで、電源線から接地線へ
の貫通電流を制御している。
【０００４】
【発明が解決しようとする課題】ところで、上記のよう
に構成されているＣＭＯＳ出力バッファ回路において
は、次のような問題点がある。すなわち、出力制御信号
が出力可の状態、つまり“Ｌ”レベルにある時、最終出
力段のＣＭＯＳトランジスタ107 ，108 の入力ゲートへ
の信号伝達の差は、ＮＡＮＤゲート104 の論理閾値とＮ
ＯＲゲート105 の論理閾値の差で決定される。例えば内
部信号の立ち上がり過渡状態では、まず論理閾値の低い
ＮＯＲゲート105 の出力が“Ｈ”から“Ｌ”レベルに遷
移し、次に論理閾値の高いＮＡＮＤゲート104 の出力が
“Ｈ”から“Ｌ”レベルに遷移する。また逆に内部信号
の立ち下がり過渡状態では、まずＮＡＮＤゲート104の
出力が“Ｌ”から“Ｈ”レベルに遷移し、次にＮＯＲゲ
ート105 の出力が“Ｌ”から“Ｈ”レベルに遷移する。
したがって貫通電流を抑えるためには、内部回路からの
立ち上がり信号波形や立ち下がり信号波形をなまらせ
て、ＮＡＮＤゲート104 とＮＯＲゲート105 の切換タイ
ミングをずらすと、最終出力段のＣＭＯＳトランジスタ
107 ，108 が同時にＯＮする時間を短くすることができ
る。しかし最近の動作周波数の高いＣＭＯＳデバイス
に、この出力バッファ回路を適用することは困難になっ
ている。
に構成されているＣＭＯＳ出力バッファ回路において
は、次のような問題点がある。すなわち、出力制御信号
が出力可の状態、つまり“Ｌ”レベルにある時、最終出
力段のＣＭＯＳトランジスタ107 ，108 の入力ゲートへ
の信号伝達の差は、ＮＡＮＤゲート104 の論理閾値とＮ
ＯＲゲート105 の論理閾値の差で決定される。例えば内
部信号の立ち上がり過渡状態では、まず論理閾値の低い
ＮＯＲゲート105 の出力が“Ｈ”から“Ｌ”レベルに遷
移し、次に論理閾値の高いＮＡＮＤゲート104 の出力が
“Ｈ”から“Ｌ”レベルに遷移する。また逆に内部信号
の立ち下がり過渡状態では、まずＮＡＮＤゲート104の
出力が“Ｌ”から“Ｈ”レベルに遷移し、次にＮＯＲゲ
ート105 の出力が“Ｌ”から“Ｈ”レベルに遷移する。
したがって貫通電流を抑えるためには、内部回路からの
立ち上がり信号波形や立ち下がり信号波形をなまらせ
て、ＮＡＮＤゲート104 とＮＯＲゲート105 の切換タイ
ミングをずらすと、最終出力段のＣＭＯＳトランジスタ
107 ，108 が同時にＯＮする時間を短くすることができ
る。しかし最近の動作周波数の高いＣＭＯＳデバイス
に、この出力バッファ回路を適用することは困難になっ
ている。
【０００５】本発明は、従来のＣＭＯＳ出力バッファ回
路における上記問題点を解消するためになされたもの
で、動作周波数による影響を受けることなく安定して貫
通電流を抑制し且つノイズの低減を計ったＣＭＯＳ出力
バッファ回路を提供することを目的とする。
路における上記問題点を解消するためになされたもの
で、動作周波数による影響を受けることなく安定して貫
通電流を抑制し且つノイズの低減を計ったＣＭＯＳ出力
バッファ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとを並列接続してなる
１個のトランスファーゲートと、２個の多入力論理ゲー
トより構成され、内部回路からの入力信号を第１の多入
力論理ゲートの一方の入力端と第２の多入力論理ゲート
の一方の入力端及びトランスファーゲートの一方の入出
力端子に入力し、トランスファーゲートの他方の入出力
端子を第１の多入力論理ゲートの他方の入力端と第２の
多入力論理ゲートの他方の入力端に接続し、トランスフ
ァーゲートの一方のトランジスタのゲートを第１の多入
力論理ゲートの出力端と接続し、トランスファーゲート
の他方のトランジスタのゲートを第２の多入力論理ゲー
トの出力端とを接続した出力制御回路と、該出力制御回
路の第１の多入力論理ゲートの出力を第１の電源と外部
出力端子の間に接続された出力バッファ用ＰチャネルＭ
ＯＳトランジスタのゲートに入力し、第２の多入力論理
ゲートの出力を第２の電源と外部出力端子の間に接続さ
れた出力バッファ用ＮチャネルＭＯＳトランジスタのゲ
ートに入力した出力回路とでＣＭＯＳ出力バッファ回路
を構成するものである。
決するため、本発明は、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとを並列接続してなる
１個のトランスファーゲートと、２個の多入力論理ゲー
トより構成され、内部回路からの入力信号を第１の多入
力論理ゲートの一方の入力端と第２の多入力論理ゲート
の一方の入力端及びトランスファーゲートの一方の入出
力端子に入力し、トランスファーゲートの他方の入出力
端子を第１の多入力論理ゲートの他方の入力端と第２の
多入力論理ゲートの他方の入力端に接続し、トランスフ
ァーゲートの一方のトランジスタのゲートを第１の多入
力論理ゲートの出力端と接続し、トランスファーゲート
の他方のトランジスタのゲートを第２の多入力論理ゲー
トの出力端とを接続した出力制御回路と、該出力制御回
路の第１の多入力論理ゲートの出力を第１の電源と外部
出力端子の間に接続された出力バッファ用ＰチャネルＭ
ＯＳトランジスタのゲートに入力し、第２の多入力論理
ゲートの出力を第２の電源と外部出力端子の間に接続さ
れた出力バッファ用ＮチャネルＭＯＳトランジスタのゲ
ートに入力した出力回路とでＣＭＯＳ出力バッファ回路
を構成するものである。
【０００７】このように構成したＣＭＯＳ出力バッファ
回路においては、内部回路の入力信号が立ち上がり過渡
状態の時は、トランスファーゲートのうちＮチャネルＭ
ＯＳトランジスタのみがＯＮし、そのＯＮ抵抗による内
部入力信号の遅延で出力回路のＰチャネルＭＯＳトラン
ジスタのＯＮからＯＦＦするタイミングを制御し、また
内部回路の入力信号が立ち下がり過渡状態の時は、トラ
ンスファーゲートのうちＰチャネルＭＯＳトランジスタ
のみがＯＮし、そのＯＮ抵抗による内部入力信号の遅延
で出力回路のＮチャネルＭＯＳトランジスタのＯＦＦか
らＯＮするタイミングを制御する。これにより従来の論
理ゲートの閾値の差による貫通電流の制御に比べ、トラ
ンスファーゲートのＭＯＳトランジスタのＯＮ抵抗によ
る遅延が付加されるので、出力回路のＣＭＯＳトランジ
スタによる貫通電流は大幅に減少する。
回路においては、内部回路の入力信号が立ち上がり過渡
状態の時は、トランスファーゲートのうちＮチャネルＭ
ＯＳトランジスタのみがＯＮし、そのＯＮ抵抗による内
部入力信号の遅延で出力回路のＰチャネルＭＯＳトラン
ジスタのＯＮからＯＦＦするタイミングを制御し、また
内部回路の入力信号が立ち下がり過渡状態の時は、トラ
ンスファーゲートのうちＰチャネルＭＯＳトランジスタ
のみがＯＮし、そのＯＮ抵抗による内部入力信号の遅延
で出力回路のＮチャネルＭＯＳトランジスタのＯＦＦか
らＯＮするタイミングを制御する。これにより従来の論
理ゲートの閾値の差による貫通電流の制御に比べ、トラ
ンスファーゲートのＭＯＳトランジスタのＯＮ抵抗によ
る遅延が付加されるので、出力回路のＣＭＯＳトランジ
スタによる貫通電流は大幅に減少する。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係るＣＭＯＳ出力バッファ回路の実施例を示す回路
構成図で、図において、１は内部回路からの入力信号Ｉ
Ｎの入力信号端子、２は出力バッファ回路の出力信号Ｏ
ＵＴを出力する外部信号端子、３はＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタを並列接
続してなるトランスファーゲート、４は２入力ＮＡＮＤ
ゲート、５は２入力ＮＯＲゲートであり、６，７は最終
出力段を構成するＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタで、電源と接地間に直列接
続されている。そして図示のように、入力信号端子１は
ＮＡＮＤゲート４及びＮＯＲゲート５の一方の入力端、
並びにトランスファーゲート３の一方の入出力端子に接
続され、またトランスファーゲート３の他方の入出力端
子はＮＡＮＤゲート４及びＮＯＲゲート５の他方の入力
端に接続されている。またＮＡＮＤゲート４の出力端子
は最終出力段のＰチャネルＭＯＳトランジスタ６のゲー
ト及びトランスファーゲート３のＮチャネルＭＯＳトラ
ンジスタのゲートに接続され、ＮＯＲゲート５の出力端
子は最終出力段のＮチャネルＭＯＳトランジスタ７のゲ
ート及びトランスファーゲート３のＰチャネルＭＯＳト
ランジスタのゲートに接続されている。
明に係るＣＭＯＳ出力バッファ回路の実施例を示す回路
構成図で、図において、１は内部回路からの入力信号Ｉ
Ｎの入力信号端子、２は出力バッファ回路の出力信号Ｏ
ＵＴを出力する外部信号端子、３はＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタを並列接
続してなるトランスファーゲート、４は２入力ＮＡＮＤ
ゲート、５は２入力ＮＯＲゲートであり、６，７は最終
出力段を構成するＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタで、電源と接地間に直列接
続されている。そして図示のように、入力信号端子１は
ＮＡＮＤゲート４及びＮＯＲゲート５の一方の入力端、
並びにトランスファーゲート３の一方の入出力端子に接
続され、またトランスファーゲート３の他方の入出力端
子はＮＡＮＤゲート４及びＮＯＲゲート５の他方の入力
端に接続されている。またＮＡＮＤゲート４の出力端子
は最終出力段のＰチャネルＭＯＳトランジスタ６のゲー
ト及びトランスファーゲート３のＮチャネルＭＯＳトラ
ンジスタのゲートに接続され、ＮＯＲゲート５の出力端
子は最終出力段のＮチャネルＭＯＳトランジスタ７のゲ
ート及びトランスファーゲート３のＰチャネルＭＯＳト
ランジスタのゲートに接続されている。
【０００９】次に、このように構成されたＣＭＯＳ出力
バッファ回路の動作を、図２に示したタイミングチャー
トに基づいて説明する。まず入力信号端子１への入力信
号ＩＮとして“Ｌ”レベルが与えられている場合につい
て説明する。この場合、ノードＢすなわちＮＡＮＤゲー
ト４の出力信号は“Ｈ”レベルになり、トランスファー
ゲート３のうちＮチャネルＭＯＳトランジスタはＯＮし
ているので、ノードＡすなわちトランスファーゲート３
の出力は“Ｌ”レベルになる。したがってノードＣすな
わちＮＯＲゲート５の出力は“Ｈ”レベルとなり、最終
出力段はＰチャネルＭＯＳトランジスタ６がＯＦＦ、Ｎ
チャネルＭＯＳトランジスタ７がＯＮして、出力バッフ
ァ回路の出力ＯＵＴは“Ｌ”レベルとなっている。
バッファ回路の動作を、図２に示したタイミングチャー
トに基づいて説明する。まず入力信号端子１への入力信
号ＩＮとして“Ｌ”レベルが与えられている場合につい
て説明する。この場合、ノードＢすなわちＮＡＮＤゲー
ト４の出力信号は“Ｈ”レベルになり、トランスファー
ゲート３のうちＮチャネルＭＯＳトランジスタはＯＮし
ているので、ノードＡすなわちトランスファーゲート３
の出力は“Ｌ”レベルになる。したがってノードＣすな
わちＮＯＲゲート５の出力は“Ｈ”レベルとなり、最終
出力段はＰチャネルＭＯＳトランジスタ６がＯＦＦ、Ｎ
チャネルＭＯＳトランジスタ７がＯＮして、出力バッフ
ァ回路の出力ＯＵＴは“Ｌ”レベルとなっている。
【００１０】次に入力信号ＩＮが“Ｌ”から“Ｈ”レベ
ルに切り換わる場合について説明する。入力信号ＩＮが
“Ｌ”から“Ｈ”レベルになった場合、トランスファー
ゲート３のＮチャネルＭＯＳトランジスタがＯＮしてい
るので、ノードＡのレベルが該ＮチャネルＭＯＳトラン
ジスタのＯＮ抵抗により徐々に上昇し始める。またＮＯ
Ｒゲート５の出力すなわちノードＣは“Ｈ”から“Ｌ”
レベルに変化する。その結果、まず最終出力段のＮチャ
ネルＭＯＳトランジスタ７がＯＦＦする。そしてノード
Ｃが“Ｌ”レベルになったことにより、トランスファー
ゲート３のＰチャネルＭＯＳトランジスタもＯＮし、ノ
ードＡのレベルは急速に上昇する。そしてノードＡのレ
ベルがＮＡＮＤゲート４の論理閾値を越えた時、ＮＡＮ
Ｄゲート４の出力すなわちノードＢは“Ｈ”から“Ｌ”
レベルに変化する。その結果、最終出力段のＰチャネル
ＭＯＳトランジスタ６がＯＮする。なお同時にトランス
ファーゲート３のＮチャネルＭＯＳトランジスタはＯＦ
Ｆする。これにより、外部信号端子２への出力信号ＯＵ
Ｔは“Ｈ”レベルとなる。
ルに切り換わる場合について説明する。入力信号ＩＮが
“Ｌ”から“Ｈ”レベルになった場合、トランスファー
ゲート３のＮチャネルＭＯＳトランジスタがＯＮしてい
るので、ノードＡのレベルが該ＮチャネルＭＯＳトラン
ジスタのＯＮ抵抗により徐々に上昇し始める。またＮＯ
Ｒゲート５の出力すなわちノードＣは“Ｈ”から“Ｌ”
レベルに変化する。その結果、まず最終出力段のＮチャ
ネルＭＯＳトランジスタ７がＯＦＦする。そしてノード
Ｃが“Ｌ”レベルになったことにより、トランスファー
ゲート３のＰチャネルＭＯＳトランジスタもＯＮし、ノ
ードＡのレベルは急速に上昇する。そしてノードＡのレ
ベルがＮＡＮＤゲート４の論理閾値を越えた時、ＮＡＮ
Ｄゲート４の出力すなわちノードＢは“Ｈ”から“Ｌ”
レベルに変化する。その結果、最終出力段のＰチャネル
ＭＯＳトランジスタ６がＯＮする。なお同時にトランス
ファーゲート３のＮチャネルＭＯＳトランジスタはＯＦ
Ｆする。これにより、外部信号端子２への出力信号ＯＵ
Ｔは“Ｈ”レベルとなる。
【００１１】次に入力信号ＩＮが“Ｈ”から“Ｌ”レベ
ルに切り換わる場合について説明する。入力信号ＩＮが
“Ｈ”から“Ｌ”レベルになった場合、トランスファー
ゲート３のＰチャネルＭＯＳトランジスタがＯＮしてい
るので、ノードＡのレベルが該ＰチャネルＭＯＳトラン
ジスタのＯＮ抵抗により徐々に下降し始める。またＮＡ
ＮＤゲート４の出力すなわちノードＢは“Ｌ”から
“Ｈ”レベルに変化する。その結果、まず最終出力段の
ＰチャネルＭＯＳトランジスタ６がＯＦＦする。そして
ノードＢが“Ｈ”レベルになったことにより、トランス
ファーゲート３のＮチャネルＭＯＳトランジスタもＯＮ
し、ノードＡのレベルは急速に下降する。そしてノード
ＡのレベルがＮＯＲゲート５の論理閾値よりも下がった
とき、ノードＣは“Ｌ”から“Ｈ”レベルに変化する。
その結果、最終出力段のＮチャネルＭＯＳトランジスタ
７がＯＮする。なお同時にトランスファーゲート３のＰ
チャネルＭＯＳトランジスタはＯＦＦする。これによ
り、出力信号ＯＵＴは“Ｌ”レベルとなる。
ルに切り換わる場合について説明する。入力信号ＩＮが
“Ｈ”から“Ｌ”レベルになった場合、トランスファー
ゲート３のＰチャネルＭＯＳトランジスタがＯＮしてい
るので、ノードＡのレベルが該ＰチャネルＭＯＳトラン
ジスタのＯＮ抵抗により徐々に下降し始める。またＮＡ
ＮＤゲート４の出力すなわちノードＢは“Ｌ”から
“Ｈ”レベルに変化する。その結果、まず最終出力段の
ＰチャネルＭＯＳトランジスタ６がＯＦＦする。そして
ノードＢが“Ｈ”レベルになったことにより、トランス
ファーゲート３のＮチャネルＭＯＳトランジスタもＯＮ
し、ノードＡのレベルは急速に下降する。そしてノード
ＡのレベルがＮＯＲゲート５の論理閾値よりも下がった
とき、ノードＣは“Ｌ”から“Ｈ”レベルに変化する。
その結果、最終出力段のＮチャネルＭＯＳトランジスタ
７がＯＮする。なお同時にトランスファーゲート３のＰ
チャネルＭＯＳトランジスタはＯＦＦする。これによ
り、出力信号ＯＵＴは“Ｌ”レベルとなる。
【００１２】上記実施例によれば、従来、ＮＡＮＤゲー
ト及びＮＯＲゲートを構成するトランジスタのサイズレ
シオの比で切換タイミングをコントロールし貫通電流を
制御していたのを、トランスファーゲートの遅延により
切換タイミングをコントロールするようにしており、更
にトランスファーゲートの遅延はＰチャネルＭＯＳトラ
ンジスタ又はＮチャネルＭＯＳトランジスタのいずれか
一方のＯＮ抵抗で決定するようにしているので、通常両
方のトランジスタがＯＮするような構成のトランスファ
ーゲートを用いる場合よりも、遅延効果を大きくするこ
とができる。更に上記実施例によれば、トランスファー
ゲートのＯＮ抵抗は、最終出力段のＣＭＯＳトランジス
タの出力端子が高インピーダンス状態の時、低くなるよ
うに構成されているので、上記状態の場合にはノードＡ
の波形の立ち上がり及び立ち下がりは急峻となり、ＯＮ
抵抗が一定の場合よりも、高い周波数で動作させるのに
適している。
ト及びＮＯＲゲートを構成するトランジスタのサイズレ
シオの比で切換タイミングをコントロールし貫通電流を
制御していたのを、トランスファーゲートの遅延により
切換タイミングをコントロールするようにしており、更
にトランスファーゲートの遅延はＰチャネルＭＯＳトラ
ンジスタ又はＮチャネルＭＯＳトランジスタのいずれか
一方のＯＮ抵抗で決定するようにしているので、通常両
方のトランジスタがＯＮするような構成のトランスファ
ーゲートを用いる場合よりも、遅延効果を大きくするこ
とができる。更に上記実施例によれば、トランスファー
ゲートのＯＮ抵抗は、最終出力段のＣＭＯＳトランジス
タの出力端子が高インピーダンス状態の時、低くなるよ
うに構成されているので、上記状態の場合にはノードＡ
の波形の立ち上がり及び立ち下がりは急峻となり、ＯＮ
抵抗が一定の場合よりも、高い周波数で動作させるのに
適している。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、入力信号が切り換わる時、最終出力段
の予めＯＮしている方の出力バッファ用トランジスタを
まずＯＦＦさせ、これをトランスファーゲートで検知し
てから予めＯＦＦしていた方の出力バッファ用トランジ
スタをＯＮさせるので、トランスファーゲートの遅延に
より最終出力段のＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタの切換タイミングに安定した
時間差を与えることができ、更にトランスファーゲート
のＯＮ抵抗を出力の状態に合わせて変えられるので、動
作周波数による影響を受けることなく貫通電流を大幅に
低減させることができる。
本発明によれば、入力信号が切り換わる時、最終出力段
の予めＯＮしている方の出力バッファ用トランジスタを
まずＯＦＦさせ、これをトランスファーゲートで検知し
てから予めＯＦＦしていた方の出力バッファ用トランジ
スタをＯＮさせるので、トランスファーゲートの遅延に
より最終出力段のＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタの切換タイミングに安定した
時間差を与えることができ、更にトランスファーゲート
のＯＮ抵抗を出力の状態に合わせて変えられるので、動
作周波数による影響を受けることなく貫通電流を大幅に
低減させることができる。
【図１】本発明に係るＣＭＯＳ出力バッファ回路の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】従来のＣＭＯＳ出力バッファ回路の構成例を示
す回路構成図である。
す回路構成図である。
１ 入力信号端子 ２ 外部信号端子 ３ トランスファーゲート ４ ＮＡＮＤゲート ５ ＮＯＲゲート ６ 出力段ＰチャネルＭＯＳトランジスタ ７ 出力段ＮチャネルＭＯＳトランジスタ
Claims (3)
- 【請求項１】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとを並列接続してなる１個のト
ランスファーゲートと、２個の多入力論理ゲートより構
成され、内部回路からの入力信号を第１の多入力論理ゲ
ートの一方の入力端と第２の多入力論理ゲートの一方の
入力端及びトランスファーゲートの一方の入出力端子に
入力し、トランスファーゲートの他方の入出力端子を第
１の多入力論理ゲートの他方の入力端と第２の多入力論
理ゲートの他方の入力端に接続し、トランスファーゲー
トの一方のトランジスタのゲートを第１の多入力論理ゲ
ートの出力端と接続し、トランスファーゲートの他方の
トランジスタのゲートを第２の多入力論理ゲートの出力
端とを接続した出力制御回路と、該出力制御回路の第１
の多入力論理ゲートの出力を第１の電源と外部出力端子
の間に接続された出力バッファ用ＰチャネルＭＯＳトラ
ンジスタのゲートに入力し、第２の多入力論理ゲートの
出力を第２の電源と外部出力端子の間に接続された出力
バッファ用ＮチャネルＭＯＳトランジスタのゲートに入
力した出力回路とを備えていることを特徴とするＣＭＯ
Ｓ出力バッファ回路。 - 【請求項２】 前記出力制御回路において、第１の多入
力論理ゲートの出力端をトランスファーゲートのＮチャ
ネルＭＯＳトランジスタのゲートに接続し、第２の多入
力論理ゲートの出力端をトランスファーゲートのＰチャ
ネルＭＯＳトランジスタのゲートに接続したことを特徴
とする請求項１記載のＣＭＯＳ出力バッファ回路。 - 【請求項３】 前記出力制御回路において、第１の多入
力論理ゲートを２入力ＮＡＮＤゲートとし、第２の多入
力論理ゲートを２入力ＮＯＲゲートとしたことを特徴と
する請求項１又は２記載のＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348399A JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348399A JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160706A true JPH05160706A (ja) | 1993-06-25 |
Family
ID=18396762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348399A Withdrawn JPH05160706A (ja) | 1991-12-05 | 1991-12-05 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160706A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2013066120A (ja) * | 2011-09-20 | 2013-04-11 | Denso Corp | クロック出力回路 |
-
1991
- 1991-12-05 JP JP3348399A patent/JPH05160706A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2013066120A (ja) * | 2011-09-20 | 2013-04-11 | Denso Corp | クロック出力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |