JP2013066120A - クロック出力回路 - Google Patents

Abstract

【課題】クロック出力回路１にて電流消費を抑えつつ、周波数が安定したクロックを出力する。
【解決手段】 発振回路１０から出力される発振信号を論理否定するＮＯＴゲート２１Ａ、２２Ａと、ＮＯＴゲート２１Ａの出力信号を論理否定するＮＯＴゲート２３と、ＮＯＴゲート２２Ａ、２３の出力信号を入力信号とするＲＳフリップフロップ回路２４とを備え、ＮＯＴゲート２１Ａの第１の閾値Ｔｈ１はＮＯＴゲート２２Ａの第２の閾値Ｔｈ２よりも大きく、発振信号の周波数が高くなるほど第１の閾値Ｔｈ１が大きくなり、発振信号の周波数が高くなるほど第２の閾値Ｔｈ２が小さくなる。発振回路１０の発振子１１の発振が安定化する前では、ＲＳフリップフロップ回路２４が源クロックの出力を待機し、周波数が低くなるとＲＳフリップフロップ回路２４が源クロックを出力する。
【選択図】図１

Description

本発明は、クロックを出力するクロック出力回路に関するものである。

従来、マイクロコンピュータの周辺回路として、発振信号をクロックとしてマイクロコンピュータに出力する発振回路と、電源が投入された後に予め決められた一定期間経過すると、リセット信号をマイクロコンピュータに出力するリセット回路とを備えるものがある。

ここで、上記一定期間は、電源の投入後に発振回路の発振が安定するのに要する時間である。

このことにより、電源の投入後一定期間経過すると、マイクロコンピュータは、リセット回路からリセット信号を受けるので、安定した発信を行う発振回路から出力されるクロックに基づいてマイクロコンピュータが正常に動作を開始することになる。

また、特許文献１のクロック出力回路のように、発振回路の出力信号の振幅が安定化すると、発振回路の出力信号をマイクロコンピュータに出力することを許可する出力制御回路を備えるものがある。

特開平４−１０５１０８号公報

上述のマイクロコンピュータの周辺回路では、発振回路の起動後一定期間経過すると、マイクロコンピュータが発振回路から出力されるクロックに基づいて動作を開始するため、発振回路の起動後一定期間経過する前に、実際には発振回路の発振が安定してマイクロコンピュータが動作可能になっているにも関わらず、マイクロコンピュータが待機している場合がある。このため、必要以上に長い時間、マイクロコンピュータが待機することになり、発振回路などで余分な電流が消費される。

これに対して、上述の特許文献１では、発振回路の出力信号の振幅が安定化すると、出力制御回路が発振回路に対して発振信号をマイクロコンピュータに出力することを許可するため、マイクロコンピュータが待機する時間を短くすることができる。しかし、この場合、発振回路の発振周波数が不安定であるにも関わらず、発振回路の出力信号の振幅が安定すると、出力制御回路が発振回路に対して発振信号の出力を許可して、発振回路の発振出力がクロックとしてマイクロコンピュータに出力される恐れがある。すなわち、周波数が不安定な状態でクロックが発振回路からマイクロコンピュータに与えられる恐れがある。

本発明は上記点に鑑みて、発振回路での無駄な電流の消費を抑えつつ、周波数が安定したクロックを出力するようにしたクロック出力回路を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、発振信号を出力する発振回路（１０）と、
前記発振信号の信号レベルが第１閾値（Ｔｈ１）以上のときローレベルの出力信号を出力し、前記信号レベルが第１閾値未満のときハイレベルの出力信号を出力する第１のＮＯＴゲート（２１Ａ）と、
前記信号レベルが第２閾値（Ｔｈ２）以上のときローレベルの出力信号を出力し、前記信号レベルが第２閾値未満のときハイレベルの出力信号を出力する第２のＮＯＴゲート（２２Ａ）と、
前記第１、第２のＮＯＴゲートのうち一方のＮＯＴゲートがハイレベル信号を出力するときにローレベル信号を出力し、前記一方のＮＯＴゲートがローレベル信号を出力するときにハイレベル信号を出力する第３のＮＯＴゲート（２３）と、
前記第１、第２のＮＯＴゲートのうち一方のＮＯＴゲート以外の他方のＮＯＴゲートの出力信号と前記第３のＮＯＴゲートの出力信号とをそれぞれ入力信号として、前記それぞれの入力信号が順次互いに相反するレベルになるとき前記入力信号を矩形波に波形整形してクロックとして出力するフリップフロップ回路（２４）と、を備え、
前記第１閾値（Ｔｈ１）は、前記第２閾値（Ｔｈ２）よりも大きい値に設定されており、
前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなり、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とする。

請求項１に記載の発明によれば、発振信号の周波数が高くなるほど第１閾値が大きくなるので、振幅が小さい場合には、発振信号の周波数が高くなるほど、第１のＮＯＴゲートの出力信号のレベルがハイレベルからローレベルに変化し難くなる。これに加えて、発振信号の周波数が高くなるほど第２閾値が小さくなるので、振幅が小さい場合には、発振信号の周波数が高くなるほど、第２のＮＯＴゲートの出力信号のレベルがローレベルからハイレベルに変化し難くなる。

このため、振幅が小さく、かつ発振信号の周波数が高い場合には、第１、第２のＮＯＴゲートの出力信号が互いに相反するレベルになる。これに伴い、他方のＮＯＴゲートの出力信号と第３のＮＯＴゲートの出力信号とが同一レベルになるので、フリップフロップ回路からクロックが出力され難くなる。

ここで、発振回路はその起動時において予め設定された周波数よりも高くなり、かつ、発振信号の振幅が予め設定された振幅よりも小さくなるオーバートーン発振が生じる場合がある。

これに対して、請求項１に記載の発明では、上述の如く、振幅が小さく、かつ発振信号の周波数が高い場合には、フリップフロップ回路からクロックが出力されない。このため、発振回路においてオーバートーン発振が生じているときには（すなわち、発振回路の発振が不安定化であるときには）、フリップフロップ回路からクロックが出力されなくなる。その後、発振回路の発振周波数が低下して予め設定された周波数に移行すると（すなわち、発振回路の発振が安定化すると）、他方の論理ゲートの出力信号と第３のＮＯＴゲートの出力信号とが相違するレベルになるので、フリップフロップ回路がクロックを出力することができる。

このため、発振回路においてオーバートーン発振が生じているときだけ、フリップフロップ回路からクロックが出力されなくなる。したがって、必要以上に長い時間、クロックの出力を待機させることはない。すなわち、クロックの出力を待機させるための発振安定時間を短くして、発振回路の電流の消費を抑えることができる。

以上により、発振回路の電流の消費を抑えつつ、周波数が安定したクロックを出力するようにしたクロック出力回路を提供することができる。

請求項２に記載の発明では、前記第１のＮＯＴゲート（２１Ａ）は、
電源とグランドとの間に配置される第１のｐＭＯＳトランジスタ（２５ａ）と、
前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間に並列配置される複数の第１のｎＭＯＳトランジスタ（２５ｂ）とを備え、
前記第１のｐＭＯＳトランジスタ（２５ａ）のゲート端子と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記複数の第１のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第１のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎に前記２つの第１のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする。

請求項３に記載の発明では、前記第２のＮＯＴゲート（２２Ａ）は、
電源とグランドとの間に並列配置される複数の第２のｐＭＯＳトランジスタ（２５ｄ）と、
前記複数の第２のｐＭＯＳトランジスタとグランドとの間に配置される第２のｎＭＯＳトランジスタ（２５ｅ）とを備え、
前記複数の第２のｐＭＯＳトランジスタのゲート端子と前記第２のｎＭＯＳトランジスタのゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第２のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のうち隣り合う２つの第２のｐＭＯＳトランジスタ毎に前記２つの第２のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなっていることを特徴とする。

請求項４に記載の発明では、前記第１のＮＯＴゲート（２１Ａ）は、
電源とグランドとの間に並列配置される複数の第３のｐＭＯＳトランジスタ（２６ｄ）と、
前記第３のｐＭＯＳトランジスタ（２６ｄ）とグランドとの間に並列配置される複数の第３のｎＭＯＳトランジスタ（２６ｂ）とを備え、
前記複数の第３のｐＭＯＳトランジスタ（２６ｄ）のゲート端子と前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第３のｐＭＯＳトランジスタのドレイン端子と前記複数の第３のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第１のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のうち隣り合う２つの第３のｎＭＯＳトランジスタ毎に前記２つの第３のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されており、
前記複数の第３のｐＭＯＳトランジスタのうち隣り合う２つの第３のｐＭＯＳトランジスタ毎に前記２つの第３のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されており、
前記第２の抵抗素子（Ｒｐ）の抵抗値を前記第１の抵抗素子（Ｒｎ）の抵抗値に比べて小さく設定することにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする。

請求項５に記載の発明では、前記第２のＮＯＴゲート（２２Ａ）は、
電源とグランドとの間に並列配置される複数の第３のｐＭＯＳトランジスタ（２６ｄ）と、
前記第３のｐＭＯＳトランジスタ（２６ｄ）とグランドとの間に並列配置される複数の第３のｎＭＯＳトランジスタ（２６ｂ）とを備え、
前記複数の第３のｐＭＯＳトランジスタ（２６ｄ）のゲート端子と前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第３のｐＭＯＳトランジスタのドレイン端子と前記複数の第３のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第２のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のうち隣り合う２つの第３のｎＭＯＳトランジスタ毎に前記２つの第３のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されており、
前記複数の第３のｐＭＯＳトランジスタのうち隣り合う２つの第３のｐＭＯＳトランジスタ毎に前記２つの第３のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されており、
前記第２の抵抗素子（Ｒｐ）の抵抗値を前記第１の抵抗素子（Ｒｎ）の抵抗値に比べて大きく設定することにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とする。

請求項６に記載の発明では、発振信号を出力する発振回路（１０）と、
前記発振信号の信号レベルが第１閾値（Ｔｈ１）以上のときローレベルの出力信号を出力し、前記信号レベルが前記第１閾値未満のときハイレベルの出力信号を出力する第１の信号出力回路（２１Ａ）を有し、前記第１の信号出力回路（２１Ａ）の出力信号とイネーブル信号とに基づいてハイレベル或いはローレベルの出力信号を出力する第１の論理ゲート（２１Ｂ、２１Ｃ）と、
前記信号レベルが第２閾値（Ｔｈ２）以上のときローレベルの出力信号を出力し、前記信号レベルが前記第２閾値未満のときハイレベルの出力信号を出力する第２の信号出力回路（２２Ａ）を有し、前記第２の信号出力回路（２２Ａ）の出力信号と前記イネーブル信号とに基づいてハイレベル或いはローレベルの出力信号を出力する第２の論理ゲート（２２Ｂ、２２Ｃ）と、
前記第１、第２の論理ゲートのうち一方の論理ゲートがハイレベル信号を出力するときにローレベル信号を出力し、前記一方の論理ゲートがローレベル信号を出力するときにハイレベル信号を出力する第３のＮＯＴゲート（２３）と、
前記第１、第２の論理ゲートのうち一方の論理ゲート以外の他方の論理ゲートの出力信号と前記第３のＮＯＴゲートの出力信号とをそれぞれ入力信号として、前記それぞれの入力信号が順次互いに相反するレベルになるとき前記入力信号を矩形波に波形整形してクロックとして出力するフリップフロップ回路（２４）と、を備え、
前記イネーブル信号は、当該クロック出力回路に対してクロック出力の許可を外部装置が指令するための信号であり、前記イネーブル信号によって当該クロック出力回路に対してクロック出力の許可を前記外部装置が指令する際には、前記第１の論理ゲートはその出力信号として、前記第１の信号出力回路の出力信号を出力し、かつ前記第２の論理ゲートはその出力信号として、前記第２の信号出力回路の出力信号を出力するものであり、
前記第１閾値（Ｔｈ１）は、前記第２閾値（Ｔｈ２）よりも大きい値に設定されており、
前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなり、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とする。

請求項６に記載の発明によれば、発振信号の周波数が高くなるほど第１閾値が大きくなるので、発振信号の振幅が小さい場合には、周波数が高くなるほど、第１の信号出力回路の出力信号がハイレベルからローレベルに変化し難くなる。これに加えて、発振信号の周波数が高くなるほど第２閾値が小さくなるので、発振信号の振幅が小さい場合には、周波数が高くなるほど、第２の信号出力回路の出力信号のレベルがローレベルからハイレベルに変化し難くなる。

したがって、発振信号の振幅が小さく、かつ周波数が高い場合には、第１、第２の信号出力回路の出力信号が互いに相反するレベルになる。このため、イネーブル信号によって当該クロック出力回路に対してクロック出力の許可を外部装置が指令する際にも、第１、第２の論理ゲートの出力信号が互いに相反するレベルになる。これに伴い、第１、第２の論理ゲートのうち他方の論理ゲートの出力信号と第３のＮＯＴゲートの出力信号とが同一レベルになるので、フリップフロップ回路からクロックが出力されない。

すなわち、外部装置がクロック出力回路に対してクロック出力の許可を指令する場合においても、発振信号の振幅が小さく、かつ周波数が高い場合には、フリップフロップ回路からクロックが出力されない。このため、上述の請求項１に記載の発明と同様、発振回路においてオーバートーン発振が生じているときには、フリップフロップ回路からクロックが出力されなくなる。その後、発振回路の発振周波数が低下して予め設定された周波数に移行すると、他方の論理ゲートの出力信号と第３のＮＯＴゲートの出力信号とが相違するレベルになるので、フリップフロップ回路がクロックを出力することができる。したがって、必要以上に長い時間、クロックの出力を待機させることはない。すなわち、クロックの出力を待機させるための発振安定時間を短くして、発振回路の電流の消費を抑えることができる。

したがって、上記請求項１に記載の発明と同様、発振回路での無駄な電力消費を抑えつつ、周波数が安定したクロックを出力するようにしたクロック出力回路を提供することができる。

請求項７に記載の発明では、前記第１の信号出力回路（２１Ａ）は、
電源とグランドとの間に配置される第１のｐＭＯＳトランジスタ（２５ａ）と、
前記第１のｐＭＯＳトランジスタとグランドとの間に並列配置される複数の第１のｎＭＯＳトランジスタ（２５ｂ）とを備え、
前記第１のｐＭＯＳトランジスタ（２５ａ）のゲート端子と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記複数の第１のｎＭＯＳトランジスタのドレイン端子との間の共通接続端子が前記第１の信号出力回路の出力信号を出力する出力端子を構成し、
前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎に前記２つの第１のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする。

請求項８に記載の発明では、前記第１の論理ゲート（２１Ｂ）は、前記電源と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）との間で前記第１のｐＭＯＳトランジスタ（２５ａ）に対して直列配置されて前記イネーブル信号に基づいてオン、オフする第４のｐＭＯＳトランジスタ（２７ａ）と、前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間で前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第４のｎＭＯＳトランジスタ（２７ｂ）とを備えることにより、前記第１の論理ゲートが前記発振信号と前記イネーブル信号とに基づいてＮＯＲ演算するＮＯＲゲートを構成することを特徴とする。

請求項９に記載の発明では、前記第１の論理ゲート（２１Ｃ）は、前記電源と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）との間で前記第１のｐＭＯＳトランジスタ（２５ａ）に対して並列配置されて前記イネーブル信号に基づいてオン、オフする第５のｐＭＯＳトランジスタ（２８ａ）と、前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間で前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）と直列配置されて前記イネーブル信号に基づいてオン、オフする第５のｎＭＯＳトランジスタ（２８ｂ）とを備えることにより、前記第１の論理ゲートが前記発振信号と前記イネーブル信号に基づいてＮＡＮＤ演算してこのＮＡＮＤ演算するＮＡＮＤゲートを構成することを特徴とする。

請求項１０に記載の発明では、前記第２の信号出力回路（２２Ａ）は、
電源とグランドとの間に並列配置される複数の第２のｐＭＯＳトランジスタ（２５ｄ）と、
前記複数の第２のｐＭＯＳトランジスタとグランドとの間に配置される第２のｎＭＯＳトランジスタ（２５ｅ）とを備え、
前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のゲート端子と第２のｎＭＯＳトランジスタ（２５ｅ）とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子との間の共通接続端子が前記第２の信号出力回路の出力信号を出力する出力端子を構成し、
前記複数の第２のｐＭＯＳトランジスタのうち隣り合う２つの第２のｐＭＯＳトランジスタ（２５ｄ）毎に前記第２のｐＭＯＳトランジスタ（２５ｄ）のゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなっていることを特徴とする。

請求項１１に記載の発明では、前記第２の論理ゲート（２２Ｂ）は、前記電源とグランドとの間で前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）に対して直列接続されて前記イネーブル信号に応じてオン、オフする第６のｐＭＯＳトランジスタ（２７ｄ）と、前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）とグランドとの間で前記第２のｎＭＯＳトランジスタ（２５ｅ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第６のｎＭＯＳトランジスタ（２７ｅ）とを備えることにより、前記第２の論理ゲート（２２Ｂ）が前記発振信号と前記イネーブル信号とに基づいてＮＯＲ演算するＮＯＲゲートを構成していることを特徴とする。

請求項１２に記載の発明では、前記第２の論理ゲート（２２Ｃ）は、前記電源と前記第２のｎＭＯＳトランジスタ（２５ｅ）との間で前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第７のｐＭＯＳトランジスタ（２８ｄ）と、前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）とグランドとの間で前記第２のｎＭＯＳトランジスタ（２５ｅ）に対して直列接続されて前記イネーブル信号に応じてオン、オフする第７のｎＭＯＳトランジスタ（２８ｅ）とを備えることにより、前記第２の論理ゲート（２２Ｃ）が前記発振信号と前記イネーブル信号とに基づいてＮＡＮＤ演算するＮＡＮＤゲートを構成していることを特徴とする。

請求項１３に記載の発明では、前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎にて前記隣り合う２つの第１のｎＭＯＳトランジスタのうち後段の第１のｎＭＯＳトランジスタのゲート端子とソース端子との間に第１のコンデンサ（Ｃ１）が配置されていることを特徴とする。

請求項１４に記載の発明では、前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のうち前記隣り合う２つの第２のｐＭＯＳトランジスタ毎にて前記２つの第２のｐＭＯＳトランジスタのうち後段の第２のｎＭＯＳトランジスタのゲート端子とソース端子との間に第２のコンデンサ（Ｃ２）が配置されていることを特徴とする。

請求項１５に記載の発明では、前記フリップフロップ回路から出力される前記クロックの個数をカウントするカウンタ回路（３１）と、
前記カウンタ回路のカウント値が一定期間の間にて第１閾値以上になるか否かを判定する第１の判定回路（３２）と、
前記一定期間の間における前記カウント値が第１閾値以上であると前記第１の判定回路が判定したときには他の装置に対して前記クロックを出力し、前記一定期間の間における前記カウント値が第１閾値未満であると前記第１の判定回路が判定したときには前記他の装置に対する前記クロックの出力を停止する出力制御回路（５０）とを備えていることを特徴とする。

請求項１６に記載の発明では、前記カウンタ回路のカウント値が一定期間の間にて第２閾値未満になるか否かを判定する第２の判定回路（３２）を備え、
前記一定期間の間における前記カウント値が第１閾値以上であると前記第１の判定回路が判定し、かつ前記一定期間の間における前記カウント値が第２閾値未満であると前記第２の判定回路が判定したときには前記出力制御回路（５０）が前記他の装置に対して前記クロックを出力し、
前記一定期間の間における前記カウント値が第１閾値未満であると前記第１の判定回路が判定したとき、或いは記一定期間の間における前記カウント値が第２閾値以上であると前記第２の判定回路が判定したときには前記出力制御回路（５０）が前記他の装置に対する前記クロックの出力を停止することを特徴とする。

請求項１７に記載の発明では、前記発振回路は、その出力信号の信号波形が正弦波状となる正弦波信号を前記発振信号として出力することを特徴とする。

請求項１８に記載の発明では、前記発振回路は、その出力信号の信号波形が周期的に二等辺三角形となる三角波信号を前記発振信号として出力することを特徴とする。

請求項１９に記載の発明では、前記発振回路は、その出力信号の信号波形がノコギリ波状となるノコギリ波信号を前記発振信号として出力することを特徴とする。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態におけるクロック出力回路の電気回路構成を示す図である。 図１のＮＯＴゲートの回路構成の詳細を示す図である。 図１のＮＯＴゲートの回路構成の詳細を示す図である。 図１の周波数カウンタの作動を説明するための図である。 第１実施形態における閾値の変化を説明するためのＮＯＴゲートの回路構成を示す図である。 第１実施形態において入力スルーレートと閾値との関係を示す特性図である。 本発明の第２実施形態におけるＮＯＴゲートの電気回路構成を示す図である。 第２実施形態におけるＮＯＴゲートの発振信号の周波数と第１、第２閾値の関係を示す図である。 本発明の第３実施形態におけるＮＯＲゲートの電気回路構成を示す図である。 第３実施形態におけるＮＯＲゲートの電気回路構成を示す図である。 本発明の第４実施形態におけるＮＡＮＤゲートの電気回路構成を示す図である。 第４実施形態におけるＮＡＮＤゲートの電気回路構成を示す図である。 本発明の第５実施形態におけるＮＯＲゲートの電気回路構成を示す図である。 第５実施形態におけるＮＯＲゲートの電気回路構成を示す図である。 本発明の第５実施形態における源クロック、ＣＲ発振回路の出力信号、比較器の出力信号のタイミングチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１に本発明のクロック出力回路１の第１実施形態の電気回路構成を示す。

クロック出力回路１は、マイクロコンピュータなどの他の装置にクロック（図中ＣＬＫと記す）を出力するもので、発振回路１０、フィルタ回路２０、周波数カウンタ３０、パワーオンリセット回路４０、およびＮＡＮＤゲート５０を備える。

発振回路１０は、発振子１１、コンデンサ１２ａ、１２ｂ、抵抗素子１３、およびＮＯＴゲート１４から構成されて、発振子１１の発振に基づいて発振信号を出力する周知の回路である。

本実施形態の発振信号としては、信号波形が正弦波状となる正弦波信号が用いられている。発振子１１としては、水晶発振子などを用いることができる。

フィルタ回路２０は、後述するように、発振回路１０から出力される発振信号のうち、発振回路１０の起動時における高い周波数で振幅が小さい発振信号を除去するもので、ＮＯＴゲート２１Ａ、２２Ａ、２３、およびＲＳフリップフロップ２４から構成されている。

ＮＯＴゲート２１Ａは、発振信号の信号レベルが第１閾値Ｔｈ１以上のときローレベルの出力信号を出力し、発振信号の信号レベルが第１閾値Ｔｈ１未満のときハイレベルの出力信号を出力する第１のＮＯＴゲートである。なお、ＮＯＴゲート２１Ａの具体的な回路構成は後述する。

ＮＯＴゲート２２Ａは、発振信号の信号レベルが第２閾値Ｔｈ２以上のときローレベルの出力信号を出力し、発振信号の信号レベルが第２閾値Ｔｈ２未満のときハイレベルの出力信号を出力する第２のＮＯＴゲートである。なお、ＮＯＴゲート２２Ａの具体的な回路構成は後述する。

ＮＯＴゲート２３は、ＮＯＴゲート２１Ａの出力信号のレベルがハイレベルのとき出力信号がローレベルになり、ＮＯＴゲート２１Ａの出力信号のレベルがローレベルのとき出力信号がハイレベルになるものである。

ＲＳフリップフロップ回路２４は、ＮＯＴゲート２２Ａの出力信号をセット入力（入力信号）とし、ＮＯＴゲート２３の出力信号をリセット入力（入力信号）として、セット入力およびリセット入力に応じてクロックを出力する周知のＲＳフリップフロップである。

なお、ＲＳフリップフロップ回路２４から出力されるクロックとクロック出力回路１からマイクロコンピュータに与えられるクロックＣＬＫとを区別するために、ＲＳフリップフロップ回路２４から出力されるクロックを便宜上、源クロックともいう。

具体的には、ＲＳフリップフロップ回路２４は、ＮＡＮＤゲート２４ａ、２４ｂ、およびＮＯＴゲート２４ｃから構成されている。

ＮＡＮＤゲート２４ａは、ＮＡＮＤゲート２４ｂの出力信号とＮＯＴゲート２３の出力信号とに基づいてＮＡＮＤ演算を行う。ＮＡＮＤゲート２４ｂは、ＮＡＮＤゲート２４ａの出力信号とＮＯＴゲート２２Ａの出力信号とに基づいてＮＡＮＤ演算を行う。ＮＯＴゲート２４ｃは、ＮＡＮＤゲート２４ａの出力信号のＮＯＴ演算を行う。

周波数カウンタ３０は、ＲＳフリップフロップ回路２４から出力される源クロックの周波数をカウントして、このカウントした源クロックの周波数が一定周波数以上であるか否かを判定するためのもので、カウンタ回路３１、比較回路（図中コンペアと記す）３２、およびＣＲ発振回路３３から構成されている。

カウンタ回路３１は、ＲＳフリップフロップ回路２４から出力される源クロックの個数を数えるカウンタである。比較回路３２は、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達するか否かを判定する。ＣＲ発振回路３３は、コンデンサおよび抵抗素子を用いて帰還回路を構成して発振を生じさせる周知の回路である。

パワーオンリセット回路４０は、電源から出力される電源電圧に応じてハイレベル信号を出力する。

ＮＡＮＤゲート５０は、パワーオンリセット回路４０の出力信号、比較回路３２の出力信号、およびＲＳフリップフロップ回路２４の出力信号（源クロック）を用いてＮＡＮＤ演算を行う。

次に、本実施形態のＮＯＴゲート２１Ａの回路構成について図２（ａ）、（ｂ）を参照して説明する。

図２（ａ）にＮＯＴゲート２１Ａの回路構成を示す。図２（ｂ）にＮＯＴゲート２１Ａの第１閾値Ｔｈ１と発振信号の周波数との関係を示す。

ＮＯＴゲート２１Ａは、１つのｐＭＯＳトランジスタ２５ａおよびＭ個のｎＭＯＳトランジスタ２５ｂを備える。Ｍは２以上の整数である。

ｐＭＯＳトランジスタ２５ａは、電源とグランドとの間に配置されている第１のｐＭＯＳトランジスタである。Ｍ個のｎＭＯＳトランジスタ２５ｂは、ｐＭＯＳトランジスタ２５ａのドレイン端子とグランドとの間に並列に配置されている。ｎＭＯＳトランジスタ２５ｂは、特許請求の範囲に記載の第１のｎＭＯＳトランジスタに対応している
ｐＭＯＳトランジスタ２５ａのゲート端子とＭ個のｎＭＯＳトランジスタ２５ｂのゲート端子とが接続されて、発振回路１０の出力信号が与えられる入力端子２５ｇを構成している。

ｐＭＯＳトランジスタ２５ａのドレイン端子とＭ個のｎＭＯＳトランジスタ２５ｂのドレイン端子とが接続されて、ＮＯＴゲート２１Ａ自体の出力信号を出力する出力端子２５ｃを構成している。

Ｍ個のｎＭＯＳトランジスタ２５ｂにおいて隣り合う２つのｎＭＯＳトランジスタ２５ｂ毎に、２つのｎＭＯＳトランジスタ２５ｂのうち前段のｎＭＯＳトランジスタ２５ｂのゲート端子と後段のｎＭＯＳトランジスタ２５ｂのゲート端子との間に配置される抵抗素子（第１の抵抗素子）Ｒｎが設けられている。

つまり、Ｍ個のｎＭＯＳトランジスタ２５ｂのうち最後段のｎＭＯＳトランジスタ２５ｂと入力端子２５ｇとの間には、（Ｍ−１）個の抵抗素子Ｒｎが直列に接続されている。

ここで、最後段のｎＭＯＳトランジスタ２５ｂは、Ｍ個のｎＭＯＳトランジスタ２５ｂのうち入力端子２５ｇから最も離れた箇所に位置するｎＭＯＳトランジスタ２５ｂである。

（Ｍ−１）個の抵抗素子Ｒｎにおいて隣接する２つの抵抗素子Ｒｎ毎にこの２つの抵抗素子Ｒｎの間の共通接続端子とｎＭＯＳトランジスタ２５ｂのゲート端子とが接続されている。（Ｍ−１）個の抵抗素子Ｒｎは、Ｍ個のｎＭＯＳトランジスタ２５ｂのそれぞれのゲート端子とソース端子との間の静電容量、および、ゲート端子とドレイン端子との間の静電容量とともに、第１の遅延回路を構成している。

このように構成されるＮＯＴゲート２１Ａでは、発振信号の周波数が高くなるほど、第１の閾値Ｔｈ１が大きくなる（図２（ｂ）参照）。第１の閾値Ｔｈ１は、ＮＯＴゲート２１Ａの出力信号のレベルＶｏをハイレベルからローレベルに変化させる入力信号のレベルＶｉである。

なお、図２（ｂ）中の縦軸は、ＮＯＴゲート２１Ａの出力信号（電圧レベル）Ｖｏとし、横軸は、ＮＯＴゲート２１Ａの入力信号（すなわち、発振信号）Ｖｉし、ＶＤＤが電源電圧である。

次に、本実施形態のＮＯＴゲート２２Ａの回路構成について説明する。

図３（ａ）にＮＯＴゲート２２Ａの回路構成を示す。図３（ｂ）にＮＯＴゲート２２Ａの第２閾値Ｔｈ２と発振信号の周波数との関係を示す。

ＮＯＴゲート２２Ａは、Ｍ個のｐＭＯＳトランジスタ２５ｄ、および１つのｎＭＯＳトランジスタ２５ｅを備えている。

Ｍ個のｐＭＯＳトランジスタ２５ｄは、電源とグランドとの間に配置されている。ｎＭＯＳトランジスタ２５ｅは、Ｍ個のｐＭＯＳトランジスタ２５ｄとグランドとの間に直列に配置されている。

Ｍ個のｐＭＯＳトランジスタ２５ｄのゲート端子とｎＭＯＳトランジスタ２５ｅのゲート端子とが接続されて、発振回路１０の出力信号が与えられる入力端子２５ｈを構成している。

Ｍ個のｐＭＯＳトランジスタ２５ｄのドレイン端子とｎＭＯＳトランジスタ２５ｅのドレイン端子とが接続されて、ＮＯＴゲート２２Ａ自体の出力信号を出力する出力端子２５ｆを構成している。

Ｍ個のｐＭＯＳトランジスタ２５ｄにおいて隣り合う２つのｐＭＯＳトランジスタ２５ｄ毎に、２つのｐＭＯＳトランジスタ２５ｄのうち前段のｐＭＯＳトランジスタ２５ｄのゲート端子と後段のｐＭＯＳトランジスタ２５ｄのゲート端子との間に配置される抵抗素子Ｒｐが設けられている。

つまり、Ｍ個のｐＭＯＳトランジスタ２５ｂのうち最後段のｐＭＯＳトランジスタ２５ｄと入力端子２５ｈとの間には、（Ｍ−１）個の抵抗素子Ｒｐが直列に接続されている。

ここで、最後段のｐＭＯＳトランジスタ２５ｄは、Ｍ個のｐＭＯＳトランジスタ２５ｄのうち入力端子２５ｈから最も離れた箇所に位置するｐＭＯＳトランジスタ２５ｄである。

（Ｍ−１）個の抵抗素子Ｒｐにおいて隣接する２つの抵抗素子Ｒｐ毎に２つの抵抗素子Ｒｐの間の共通接続端子とｐＭＯＳトランジスタ２５ｄのゲート端子とが接続されている。（Ｍ−１）個の抵抗素子Ｒｐは、Ｍ個のｐＭＯＳトランジスタ２５ｄのそれぞれのゲート端子とソース端子との間の静電容量、および、ゲート端子とドレイン端子との間の静電容量とともに、第２の遅延回路を構成している。

第２の遅延回路では、発振信号の周波数が高くなるほど、（Ｍ−１）個のｐＭＯＳトランジスタ２５ｄのゲート電圧が低下するのに生じる遅延時間が長くなる。

このように構成されるＮＯＴゲート２２Ａでは、発振信号の周波数が高くなるほど、第２の閾値Ｔｈ２が小さくなる（図３（ｂ）参照）。第２の閾値Ｔｈ２は、出力信号のレベルＶｏをハイレベルからローレベルに変化させる入力信号のレベルＶｉである。

なお、図３（ｂ）中の縦軸はＮＯＴゲート２２Ａの出力レベルＶｏとし、横軸はＮＯＴゲート２２Ａの入力レベル（すなわち、発振信号）Ｖｉし、ＶＤＤが電源電圧である。

本実施形態の図２のＮＯＴゲート２１Ａの閾値Ｔｈ１は、図３のＮＯＴゲート２２Ａの閾値Ｔｈ２に比べて大きな値に設定されている。

ここで、図２のＮＯＴゲート２１Ａの第１の閾値Ｔｈ１は、Ｍ個のｎＭＯＳトランジスタ２５ｂのトランジスタサイズの合計とｐＭＯＳトランジスタ２５ａのトランジスタサイズとの比率によって設定される。図３のＮＯＴゲート２２Ａの第２の閾値Ｔｈ２は、Ｍ個のｐＭＯＳトランジスタ２５ｄのトランジスタサイズの合計とｎＭＯＳトランジスタ２５ｅのトランジスタサイズとの比率によって設定される。

なお、図３のｐＭＯＳトランジスタ２５ｄが特許請求の範囲に記載の第２のｐＭＯＳトランジスタに対応し、図３のｎＭＯＳトランジスタ２５ｅが特許請求の範囲に記載の第２のｎＭＯＳトランジスタに対応し、図３の抵抗素子Ｒｐが特許請求の範囲に記載の第２の抵抗素子に対応する。

次に、本実施形態のクロック出力回路１の作動の説明に先立って、ＲＳフリップフロップ２４の作動について説明する。

まず、図１のＮＯＴゲート２３、２２Ａの出力レベルがローレベルになると、ＮＯＴゲート２４ａ、２４ｂの出力レベルがローレベルになる。このため、ＮＯＴゲート２４ｃの出力レベルがハイレベルになる。

次に、ＮＯＴゲート２３の出力レベルがローレベルで、ＮＯＴゲート２２Ａの出力レベルがハイレベルになると、ＮＯＴゲート２４ａの出力レベルがハイレベルになり、ＮＯＴゲート２４ｂの出力レベルがローレベルになる。

次に、ＮＯＴゲート２３の出力レベルがハイレベルで、ＮＯＴゲート２２Ａの出力レベルがローレベルになると、ＮＯＴゲート２４ａの出力レベルがローレベルになり、ＮＯＴゲート２４ｂの出力レベルがハイレベルになる。

また、ＮＯＴゲート２３、２２Ａの出力レベルがハイレベルになると、ＮＯＴゲート２４ａ、２４ｂの出力レベルが変化しない。このため、ＮＯＴゲート２４ｃの出力レベルが変化しない。

このように、ＮＯＴゲート２３、２２Ａの出力レベルが互いに相違するレベルであるときには、ＮＯＴゲート２４ａの出力レベルが、ＮＯＴゲート２３の出力レベルと相違する出力レベルになる。このため、ＮＯＴゲート２３、２２Ａの出力レベルが互いに相違するレベルであるときには、ＮＯＴゲート２４ｃの出力レベルは、ＮＯＴゲート２３の出力レベルと同一の出力レベルとなる。このことにより、ＲＳフリップフロップ２４は発振信号の波形を矩形波に整形する役割を果たすことになる。

次に、本実施形態のクロック出力回路１の作動について説明する。

まず、電源が投入されて発振回路１０が起動してオーバートーン発振が生じる場合がある。この場合、発振信号の周波数が予め設定された周波数よりも高くなり、かつ、発振信号の振幅が予め設定された振幅よりも小さくなる。

ここで、発振信号の周波数が高い場合には、ＮＯＴゲート２１Ａの第１の閾値Ｔｈ１が高くなり、ＮＯＴゲート２２Ａの第２の閾値Ｔｈ２が低くなる。したがって、第１、第２の閾値Ｔｈ１、Ｔｈ２が互いに離れることになる。

このため、発振信号の振幅が小さい場合には、発振信号の信号レベルが、一周期に亘って、第２の閾値Ｔｈ２よりも大きく、かつ第１の閾値Ｔｈ１未満となる場合が生じる。

このため、発振信号の一周期に亘って、ＮＯＴゲート２２Ａの出力レベルがローレベルになり、ＮＯＴゲート２１Ａの出力レベルがハイレベルになる。このため、ＮＯＴゲート２３の出力レベルがローレベルになる。つまり、ＮＯＴゲート２３、２２Ａの出力レベルがそれぞれローレベルになるので、ＮＯＴゲート２４ｃの出力レベルがハイレベルになる。このとき、ＲＳフリップフロップ２４が発振信号の波形を矩形波に整形する役割を停止することになる。

その後、発振子１１の発振の安定化が進んで、振幅が大きくなり、かつ周波数が低下する。このとき、発振信号の周波数の低下に伴って、ＮＯＴゲート２１Ａの第１の閾値Ｔｈ１が低下して、ＮＯＴゲート２２Ａの第２の閾値Ｔｈ２が高くなるので、第１、第２の閾値Ｔｈ１が互いに近づくことになる。

このため、発振信号の信号レベルの変化に伴って、ＮＯＴゲート２１Ａ、２２Ａの出力信号のレベルが変化する。

具体的には、第１、第２の閾値Ｔｈ１、Ｔｈ２よりも発振信号の信号レベルが高いときには、ＮＯＴゲート２１Ａ、２２Ａの出力信号がそれぞれローレベルになる。このため、ＮＯＴゲート２３の出力信号がハイレベルになる。このとき、ＮＯＴゲート２４ｃの出力信号がローレベルになる。

その後、発振信号の信号レベルが第１、第２の閾値Ｔｈ１、Ｔｈ２の間に位置するときには、ＮＯＴゲート２１Ａの出力信号がハイレベルで、ＮＯＴゲート２２Ａの信号レベルがローレベルになる。このため、ＮＯＴゲート２３の出力信号がローレベルになる。このとき、ＮＯＴゲート２４ｃの出力信号がハイレベルになる。

次に、第１、第２の閾値Ｔｈ１、Ｔｈ２よりも発振信号の信号レベルが低くなると、ＮＯＴゲート２１Ａ、２２Ａの出力信号がそれぞれハイレベルになる。このため、ＮＯＴゲート２３の出力信号がローレベルになる。このとき、ＮＯＴゲート２４ｃの出力信号がハイレベルになる。

このように発振信号の信号レベルが変化すると、ＮＯＴゲート２４ｃの出力信号がローレベル→ハイレベル→ローレベル→ハイレベル・・・のように順次切り替わる。

以上により、ＲＳフリップフロップ２４は、発振信号の波形を矩形波に整形して、この波形整形した信号を源クロック（図４（ａ）参照）としてＮＡＮＤゲート５０およびカウンタ回路３１に出力する。

ここで、発振子１１の発振の安定化が進んで、源クロックの周波数（すなわち、発振信号の周波数）が低下したものの、源クロックの周波数が所定周波数に到達していないときには、次のように、図１のパワーオンリセット回路４０の出力信号、および比較回路３２の出力信号に応じてＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする。

具体的には、パワーオンリセット回路４０は、電源が投入されて電源電圧が一定値以上になると、ハイレベル信号をＮＡＮＤゲート５０に出力する。ＣＲ発振回路３３は発振して周期的に出力信号のレベルが変化する発振信号を出力信号としてカウンタ回路３１に出力する（図４（ｂ）参照）。図４（ｂ）では、ＣＲ発振回路３３の出力信号が一周期毎にローレベルからハイレベルに変化する例を示している。

カウンタ回路３１は、ＲＳフリップフロップ２４から出力される源クロックの数をカウントしてそのカウント値を比較回路３２に出力する。比較回路３２は、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達したか否かを判定する。すなわち、比較回路３２は、一定期間の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達したか否かを判定する。図４では、ＣＲ発振回路３３の出力信号の立ち上がりタイミングｔ１、ｔ２の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達したか否かを判定する例を示している。

源クロックの周波数が所定周波数に到達していないときには、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達していないと比較回路３２が判定する。このとき、比較回路３２がローレベル信号をＮＡＮＤゲート５０に出力する。このため、パワーオンリセット回路４０がハイレベル信号をＮＡＮＤゲート５０に出力していても、ＮＡＮＤゲート５０の出力信号はハイレベルを維持する。すなわち、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする。

その後、発振回路１０の発振子１１の発振の安定化が進んで、源クロックの周波数が所定周波数に到達すると、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達したと比較回路３２が判定する。このとき、比較回路３２がハイレベル信号をＮＡＮＤゲート５０に出力する。このため、ＮＡＮＤゲート５０の出力信号は、ＮＯＴゲート２４ｃの出力信号のレベルの変化に伴って順次変化する。すなわち、ＮＡＮＤゲート５０がクロックＣＬＫの出力を開始する。

以上説明した本実施形態によれば、発振信号を出力する発振回路１０と、発振信号の信号レベルが第１の閾値Ｔｈ１以上のときローレベルの出力信号を出力し、発振信号の信号レベルが第１の閾値Ｔｈ１未満のときハイレベルの出力信号を出力するＮＯＴゲート２１Ａと、発振信号の信号レベルが第２の閾値Ｔｈ２以上のときローレベルの出力信号を出力し、発振信号の信号レベルが第２の閾値未満のときハイレベルの出力信号を出力するＮＯＴゲート２２Ａと、ＮＯＴゲート２１Ａの出力信号のレベルと相反するレベルの出力信号を出力するＮＯＴゲート２３と、ＮＯＴゲート２２Ａ、２３をそれぞれ入力信号として、それぞれの入力信号が順次互いに相反するレベルになるとき入力信号を矩形波に波形整形してクロックとして出力するＲＳフリップフロップ回路２４とを備える。第１の閾値Ｔｈ１は、第２の閾値Ｔｈ２よりも大きい値に設定されており、発振信号の周波数が高くなるほど第１の閾値Ｔｈ１が大きくなり、発振信号の周波数が高くなるほど第２の閾値Ｔｈ２が小さくなることを特徴とする。

したがって、発振信号の振幅が小さい場合において発振信号の周波数が高いときには、第１の閾値Ｔｈ１が大きくなるので、ＮＯＴゲート２１Ａの出力信号のレベルがハイレベルからローレベルに変化しなくなる。これに加えて、振幅が小さい場合には、発振信号の周波数が高いときには、第２の閾値Ｔｈ２が小さくなるので、ＮＯＴゲート２２Ａの出力信号のレベルがローレベルからハイレベルに変化しなくなる。

以上により、振幅が小さく、かつ発振信号の周波数が高いときには、ＮＯＴゲート２１Ａの出力信号のレベルがハイレベルで、かつＮＯＴゲート２２Ａの出力信号のレベルがローレベルとなる。このため、ＮＯＴゲート２３、２２Ａの出力信号が互いに同一レベルになるので、ＲＳフリップフロップ回路２４から源クロックが出力されなくなる。すなわち、発振回路１０の発振子１１の発振が安定化する前では、ＲＳフリップフロップ回路２４から源クロックが出力されることが待機される。その後、発振子１１の発振が安定化して、発振信号の振幅が大きくなり、かつ周波数が低くなるとＲＳフリップフロップ回路２４が源クロックの出力を開始する。すなわち、オーバートーン発振が終わると、ＲＳフリップフロップ回路２４が源クロックの出力を開始することになる。

以上により、必要以上に長い時間、源クロックの出力を待機されることを避けることができる。このため、クロックの出力を待機させる発振安定時間を短くすることができる。したがって、発振回路１０の電流の消費を抑えつつ、周波数が安定したクロックを出力するようにしたクロック出力回路を提供することができる。

本実施形態では、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達していないときには、比較回路３２は、源クロックの周波数が所定周波数に到達していないと判定して、ローレベル信号をＮＡＮＤゲート５０に出力する。このため、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする。これにより、周波数が安定していないクロックＣＬＫを出力することを未然に避けることができる。

次に、本実施形態のＮＯＴゲート２２Ａの第２閾値Ｔｈ２と発振信号の周波数との関係を調べるためのシミュレーションの結果について図５、図６を用いて説明する。

本シミュレーションでは、発振信号のスルーレート（入力スルーレート）と図５のＮＯＴゲート２２Ａの第２閾値Ｔｈ２との関係を調べたものである。
スルーレートとは、立ち上がりタイミング（或いは立ち下がりタイミング）において、単位時間あたりの発振信号の信号レベルの変化量を示すものである。

図５のＮＯＴゲート２２Ａは、１つのｎＭＯＳトランジスタ２５ｅ、１つの抵抗素子Ｒｐ、および２つのｐＭＯＳトランジスタ２５ｄから構成されている。

図６は縦軸をＮＯＴゲート２２Ａの第２の閾値Ｔｈ２とし、横軸を発振信号のスルーレート（図中入力スルーレートと記す）とし、抵抗素子Ｒｐの抵抗値をパラメータとして第２の閾値Ｔｈ２と発振信号のスルーレートとの関係を示す特性図である。

ここで、図６中の符号Ｇ１は抵抗素子Ｒｐの抵抗値を１ｋΩとしたときのグラフであり、図６中の符号Ｇ２は抵抗素子Ｒｐの抵抗値を１００ｋΩとしたときのグラフであり、図６中の符号Ｇ３は抵抗素子Ｒｐの抵抗値を１ＭΩとしたときのグラフである。

図６中の符号Ｇ１、Ｇ２、Ｇ３から分かるように、発振信号のスルーレート（入力スルーレート）の上昇に伴って第２の閾値Ｔｈ２が下がることがこと分かる。
ここで、一般的に、発振信号の周波数が高くなるほど、発振信号のスルーレートが大きくなる。このため、本シミュレーションの結果から、発振信号の周波数が高くなるほど、ＮＯＴゲート２２Ａの第２の閾値Ｔｈ２が下がることが分かる。

このような発振信号の周波数の上昇に伴う第２の閾値Ｔｈ２の低下は、ＮＯＴゲート２２Ａの寄生抵抗や寄生容量で生じるものではない。

上述の第１実施形態では、発振回路１０から出力される発振信号としては、信号波形が正弦波状となる正弦波信号を用いた例について説明したが、これに代えて、出力信号の波形が周期的に二等辺三角形となる三角波信号を発振信号として用いてもよい。

また、これに限らず、発振回路１０から出力される発振信号としては、信号波形がノコギリ歯状となるノコギリ波信号（すなわち、出力信号の波形が周期的に直角三角形状になるノコギリ波信号）を用いてもよい。

以下、発振信号の周波数とＲＳフリップフロップ２４の出力との関係についてシミュレーションで調べた結果について説明する。

（１）発振信号として三角波信号を用いて、発振信号の振幅を徐々に大きくした場合において、発振信号の周波数を４ＭＨｚとしたときには、発振信号の振幅が３．９８Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

一方、発振信号の周波数を１０ＭＨｚとした場合には、発振信号の振幅が４．２０Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

以上により、発振信号の周波数が高くなるほど、ＲＳフリップフロップ２４が源クロックの出力を開始する発振信号の振幅（論理閾値）が大きくなる。このことから、ＮＯＴゲート２１Ａの第１閾値Ｔｈ１、およびＮＯＴゲート２２Ａの第２閾値Ｔｈ２が周波数によって変化していることが分かる。

（２）発振信号をノコギリ波信号としたときに、発振信号の周波数を４ＭＨｚ、１０ＭＨｚとして、上記（１）と同様のシミュレーションを実施したところ、発振信号の周波数を４ＭＨｚとしたときには、発振信号の振幅が３．８９Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

一方、発振信号の周波数を１０ＭＨｚとした場合には、発振信号の振幅が４．２０Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

このことにより、発振信号の周波数が高い場合には、ＲＳフリップフロップ２４が源クロックの出力を開始する発振信号の振幅（論理閾値）が大きくなることが分かる。

（第２実施形態）
上述の第１実施形態では、１つのｎＭＯＳトランジスタ２５ａおよびＭ個のｎＭＯＳトランジスタ２５ｂからＮＯＴゲート２１Ａ（図２参照）を構成し、Ｍ個のｐＭＯＳトランジスタ２５ｄと１つのｎＭＯＳトランジスタ２５ｅからＮＯＴゲート２２Ａ（図３参照）を構成する例について説明したが、これに代えて、本実施形態では、Ｍ個のｐＭＯＳトランジスタ２５ｄおよびＭ個のｎＭＯＳトランジスタ２５ｂからＮＯＴゲート２１Ａ（２２Ａ）を構成する例について説明する。

図７に本実施形態のＮＯＴゲート２１Ａ（２２Ａ）の回路構成を示す。本実施形態のＮＯＴゲート２１Ａ、２２Ａは、後述する抵抗素子Ｒｐ、Ｒｎの値が異なるだけで、同様な構成になっている。

ＮＯＴゲート２１Ａ、２２Ａは、図３のＭ個のｐＭＯＳトランジスタ２５ｄおよび（Ｍ−１）個の抵抗素子Ｒｐと、図２のＭ個のｎＭＯＳトランジスタ２５ｂおよび（Ｍ−１）個の抵抗素子Ｒｎとを組み合わせたものである。

本実施形態のｐＭＯＳトランジスタ２５ｄの個数とｎＭＯＳトランジスタ２５ｂの個数とは同一個数で、抵抗素子Ｒｐの個数と抵抗素子Ｒｎの個数とは同一個数である。

ここで、ＮＯＴゲート２１Ａ（２２Ａ）は、図２のＮＯＴゲート２１Ａと同様、Ｍ個のｎＭＯＳトランジスタ２５ｂのうち最後段のｎＭＯＳトランジスタ２５ｂと入力端子２５ｇとの間には、（Ｍ−１）個の抵抗素子Ｒｎが直列に接続されている。

（Ｍ−１）個の抵抗素子Ｒｎは、Ｍ個のｎＭＯＳトランジスタ２５ｂのそれぞれのゲート端子とソース端子との間の静電容量、および、ゲート端子とドレイン端子との間の静電容量とともに、第１の遅延回路を構成している。

第１の遅延回路では、発振信号の周波数が高くなるほど、（Ｍ−１）個のｎＭＯＳトランジスタ２５ｂのゲート電圧が上昇するのに生じる遅延時間が長くなる。

本実施形態のＮＯＴゲート２１Ａ（２２Ａ）は、図３のＮＯＴゲート２２Ａと同様、Ｍ個のｐＭＯＳトランジスタ２５ｄのうち最後段のｐＭＯＳトランジスタ２５ｄと入力端子２５ｈとの間には、（Ｍ−１）個の抵抗素子Ｒｐが直列に接続されている。

（Ｍ−１）個の抵抗素子Ｒｐは、Ｍ個のｐＭＯＳトランジスタ２５ｄのそれぞれのゲート端子とソース端子との間の静電容量、および、ゲート端子とドレイン端子との間の静電容量とともに、第２の遅延回路を構成している。

第２の遅延回路では、発振信号の周波数が高くなるほど、（Ｍ−１）個のｐＭＯＳトランジスタ２５ｄのゲート電圧が低下するのに生じる遅延時間が長くなる。

本実施形態のＮＯＴゲート２１Ａでは、抵抗素子Ｒｎの抵抗値を抵抗素子Ｒｐの抵抗値に比べて極めて大きい値に設定している（抵抗素子Ｒｎ≫抵抗素子Ｒｐ）。このため、第１の遅延回路の遅延時間を第２の遅延回路の遅延時間に比べて長い時間に設定することができる。これにより、図２のＮＯＴゲート２１Ａと同様に、発振信号の周波数が高くなるほど第１の閾値Ｔｈ１を大きくすることができる（図８（ａ）参照）。

本実施形態のＮＯＴゲート２２Ａでは、抵抗素子Ｒｎの抵抗値を抵抗素子Ｒｐの抵抗値に比べて極めて小さい値に設定している（抵抗素子Ｒｎ≪抵抗素子Ｒｐ）。このため、第２の遅延回路の遅延時間を第１の遅延回路の遅延時間に比べて長い時間に設定することができる。これにより、図３のＮＯＴゲート２２Ａと同様に、発振信号の周波数が高くなるほど第２の閾値Ｔｈ２を小さくすることができる（図８（ｂ）参照）。

なお、図７のｐＭＯＳトランジスタ２５ｄが特許請求の範囲に記載の第３のｐＭＯＳトランジスタに対応し、図７のｎＭＯＳトランジスタ２５ｂが特許請求の範囲に記載の第３のｎＭＯＳトランジスタに対応し、図７の抵抗素子Ｒｎが特許請求の範囲に記載の第１の抵抗素子に対応し、図７の抵抗素子Ｒｐが特許請求の範囲に記載の第２の抵抗素子に対応する。

（第３実施形態）
上述の第１実施形態では、ＮＯＴゲート２１Ａ、２２Ａを用いてフィルタ回路２０を構成した例について説明したが、これに限らず、本実施形態では、ＮＯＲゲート２１Ｂ、２２Ｂを用いてフィルタ回路２０を構成する例について説明する。

図９に本実施形態のＮＯＲゲート２１Ｂの回路構成を示す。

ＮＯＲゲート２１Ｂは、図２のＮＯＴゲート２１Ａに代えて用いられるものである。ＮＯＲゲート２１Ｂは、発振信号とイネーブル信号とに基づいてＮＯＲ演算する第１の論理ゲートであって、図２のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２７ａ、およびｎＭＯＳトランジスタ２７ｂを追加したものである。

ここで、イネーブル信号は、電子制御回路（外部装置）がクロック出力回路１に対してクロックＣＬＫの出力の許可、或いは不許可を指令する信号である。

ｐＭＯＳトランジスタ２７ａは、ｎＭＯＳトランジスタ２５ａとＭ個のｎＭＯＳトランジスタ２５ｂとの間に配置されている。ｎＭＯＳトランジスタ２７ｂは、ｐＭＯＳトランジスタ２７ａとグランドとの間でＭ個のｎＭＯＳトランジスタ２５ｂに並列に配置されている。

ｐＭＯＳトランジスタ２７ａのゲート端子とｎＭＯＳトランジスタ２７ｂのゲート端子とが接続されて、イネーブル信号が入力される入力端子２７ｃを構成している。

ｐＭＯＳトランジスタ２７ａのドレイン端子、Ｍ個のｎＭＯＳトランジスタ２５ｂのドレイン端子、およびｎＭＯＳトランジスタ２７ｂのドレイン端子が接続されて、出力端子２５ｃを構成している。出力端子２５ｃは、ＮＯＲゲート２１Ｂ自体の信号を出力するものである。

図１０に本実施形態のＮＯＲゲート２２Ｂの回路構成を示す。ＮＯＲゲート２２Ｂは、図３のＮＯＴゲート２２Ａに代えて用いられるものである。ＮＯＲゲート２２Ｂは、発振信号とイネーブル信号とによってＮＯＲ演算する第２の演算ゲートであって、図３のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２７ｄおよびｎＭＯＳトランジスタ２７ｅを追加したものである。

ｐＭＯＳトランジスタ２７ｄは、Ｍ個のｐＭＯＳトランジスタ２５ｄとｎＭＯＳトランジスタ２５ｅとの間に配置されている。ｎＭＯＳトランジスタ２７ｅは、ｐＭＯＳトランジスタ２７ｄとグランドとの間で、ｎＭＯＳトランジスタ２５ｅと並列に接続されている。

ｐＭＯＳトランジスタ２７ｄのゲート端子とｎＭＯＳトランジスタ２７ｅのゲート端子とが接続されて、イネーブル信号が入力される入力端子２７ｇを構成している。

ｐＭＯＳトランジスタ２７ｄのドレイン端子とｎＭＯＳトランジスタ２５ｅ、２７ｅのドレイン端子とが接続されて、出力端子２５ｆを構成している。出力端子２５ｆは、ＮＯＲゲート２１Ｂ自体の出力信号を出力するものである。

次に、本実施形態のＮＯＲゲート２１Ｂ、２２Ｂの作動について説明する。

まず、電子制御回路がクロック出力回路１に対してクロックＣＬＫの出力の許可しないときには、イネーブル信号としてのハイレベル信号を図９のＮＯＲゲート２１Ｂの入力端子２７ｃに出力する。

このとき、ｐＭＯＳトランジスタ２７ａはオフする一方、ｎＭＯＳトランジスタ２７ｂはオンする。このため、ＮＯＲゲート２１Ｂの入力端子２５ｇに発振信号が発振回路１０から与えられても、ＮＯＲゲート２１Ｂの出力端子２５ｃから出力される出力信号は、ローレベルを維持する。

これに加えて、電子制御回路は、イネーブル信号としてのハイレベル信号を図１０のＮＯＲゲート２２Ｂの入力端子２７ｇに出力する。

このとき、ｐＭＯＳトランジスタ２７ｄはオフする一方、ｎＭＯＳトランジスタ２７ｅはオンする。このため、ＮＯＲゲート２２Ｂの入力端子２５ｈに発振信号が発振回路１０から与えられても、ＮＯＲゲート２２Ｂの出力端子２５ｆから出力される出力信号は、ローレベルを維持する。

このように、電子制御回路がＮＯＲゲート２１Ｂの入力端子２７ｃおよびＮＯＲゲート２２Ｂの入力端子２７ｇに対してイネーブル信号としてのハイレベル信号を出力する際には、ＮＯＲゲート２１Ｂ、２２Ｂの出力信号は、ローレベルを維持する。このため、フィルタ回路２０から源クロックが出力されなくなる。これに伴い、ＮＡＮＤゲート５０からクロックが出力されなくなる。

次に、電子制御回路がクロック出力回路１に対してクロックＣＬＫの出力の許可するときには、イネーブル信号としてのローレベル信号を図９のＮＯＲゲート２１Ｂの入力端子２７ｃに出力する。このとき、ｐＭＯＳトランジスタ２７ａはオンする一方、ｎＭＯＳトランジスタ２７ｂはオフする。このため、ＮＯＲゲート２１Ｂは、その出力信号として、ＮＯＴゲート２１Ａの出力信号を出力する。

これに加えて、電子制御回路は、クロック出力回路１に対してイネーブル信号としてのローレベル信号をＮＯＲゲート２２Ｂの入力端子２７ｇに出力する。このとき、ｐＭＯＳトランジスタ２７ｄはオンする一方、ｎＭＯＳトランジスタ２７ｅはオフする。このため、ＮＯＲゲート２２Ｂは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。

このように、電子制御回路がＮＯＲゲート２１Ｂの入力端子２７ｃおよびＮＯＲゲート２２Ｂの入力端子２７ｇに対してイネーブル信号としてのローレベル信号を出力する際には、ＮＯＲゲート２１Ｂは、その出力信号として、ＮＯＴゲート２１Ａの出力信号を出力し、かつＮＯＲゲート２２Ｂは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。このため、電子制御回路がイネーブル信号としてのローレベル信号を出力する際には、上述第１実施形態と同様に、フィルタ回路２０が源クロックを出力する。これに伴い、上述第１実施形態と同様に、ＮＡＮＤゲート５０がクロックを出力する。

以上説明した本実施形態によれば、電子制御回路は、クロックＣＬＫの出力の許可するときには、イネーブル信号としてのローレベル信号をＮＯＲゲート２１Ｂ（２２Ｂ）の入力端子２７ｃ（２７ｇ）に出力する。これに伴い、ＮＯＲゲート２１Ｂは、その出力信号として、ＮＯＴゲート２１Ａの出力信号を出力し、ＮＯＲゲート２２Ｂは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。したがって、ＮＯＴゲート２１Ａ（２２Ａ）に代えてＮＯＲゲート２１Ｂ（２２Ｂ）を用いてフィルタ回路２０を構成することができる。

なお、図９のＮＯＴゲート２１Ａが特許請求の範囲に記載の第１の信号出力回路に対応し、図１０のＮＯＴゲート２２Ａが特許請求の範囲に記載の第２の信号出力回路に対応する。
（第４実施形態）
上述の第１実施形態では、ＮＯＴゲート２１Ａ（２２Ａ）を用いてフィルタ回路２０を構成した例について説明したが、これに限らず、本実施形態では、ＮＡＮＤゲート２１Ｃ（２２Ｃ）を用いてフィルタ回路２０を構成する例について説明する。

本実施形態のＮＡＮＤゲート２１Ｃは、図２のＮＯＴゲート２１Ａに代えて用いられるものであって、発振信号とイネーブル信号とに基づいてＮＡＮＤ演算する第１の論理ゲートである。

図１１に本実施形態のＮＡＮＤゲート２１Ｃの回路構成を示す。

ＮＡＮＤゲート２１Ｃは、図２のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２８ａおよびｎＭＯＳトランジスタ２８ｂを追加したものである。

ｐＭＯＳトランジスタ２８ａは、電源とＭ個のｎＭＯＳトランジスタ２５ｂとの間にｐＭＯＳトランジスタ２５ａと並列に配置されている。ｎＭＯＳトランジスタ２８ｂは、ｐＭＯＳトランジスタ２５ａ、２８ａとＭ個のｎＭＯＳトランジスタ２５ｂとの間に配置されている。

ｐＭＯＳトランジスタ２８ａのゲート端子とｎＭＯＳトランジスタ２８ｂのゲート端子とが接続されて、イネーブル信号が入力される入力端子２８ｃを構成している。

ｐＭＯＳトランジスタ２５ａ、２８ａのドレイン端子およびｎＭＯＳトランジスタ２８ｂのドレイン端子が接続されて、出力端子２５ｃを構成している。出力端子２５ｃは、ＮＡＮＤゲート２１Ｃ自体の出力信号を出力するものである。

また、本実施形態のＮＯＲゲート２２Ｃは、図３のＮＯＴゲート２２Ａに代えて用いられるものであって、発振信号とイネーブル信号とに基づいてＮＡＮＤ演算する。

図１２に本実施形態のＮＯＲゲート２２Ｃの回路構成を示す。

ＮＡＮＤゲート２２Ｃは、発振信号とイネーブル信号とによってＮＡＮＤ演算する第２の論理ゲートである。ＮＡＮＤゲート２２Ｃは、図３のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２８ｄおよびｎＭＯＳトランジスタ２８ｅを追加したものである。

ｐＭＯＳトランジスタ２８ｄは、電源とｎＭＯＳトランジスタ２５ｅとの間でＭ個のｐＭＯＳトランジスタ２５ｄと並列に配置されている。ｎＭＯＳトランジスタ２８ｅは、Ｍ個のｐＭＯＳトランジスタ２５ｄおよびｐＭＯＳトランジスタ２８ｄとｎＭＯＳトランジスタ２５ｅとの間に配置されている。

ｐＭＯＳトランジスタ２８ｄのゲート端子とｎＭＯＳトランジスタ２８ｅのゲート端子とが接続されて、イネーブル信号が入力される入力端子２８ｆを構成している。

Ｍ個のｐＭＯＳトランジスタ２５ｄのドレイン端子、ｐＭＯＳトランジスタ２８ｄのドレイン端子、およびｎＭＯＳトランジスタ２８ｅのドレイン端子が接続されて、出力端子２５ｆを構成している。出力端子２５ｆは、ＮＯＲゲート２２Ｃ自体の出力信号を出力するものである。

次に、本実施形態のＮＡＮＤゲート２１Ｃ、２２Ｃの作動について説明する。

まず、電子制御回路がクロック出力回路１に対してクロックＣＬＫの出力の許可しないときには、イネーブル信号としてのローレベル信号を図１１のＮＡＮＤゲート２１Ｂの入力端子２８ｃに出力する。

このとき、ｐＭＯＳトランジスタ２８ａがオンして、ｎＭＯＳトランジスタ２８ｂがオフする。このため、図１１のＮＡＮＤゲート２１Ｃの入力端子２５ｇに発振信号が発振回路１０から与えられても、ＮＡＮＤゲート２１Ｃの出力端子２５ｃから出力される出力信号は、ハイレベルを維持する。

これに加えて、電子制御回路がイネーブル信号としてのローレベル信号を図１２のＮＡＮＤゲート２２Ｃの入力端子２８ｆに出力する。

このとき、ｐＭＯＳトランジスタ２８ｄがオンして、ｎＭＯＳトランジスタ２８ｅがオフする。このため、ＮＡＮＤゲート２２Ｂの入力端子２５ｈに発振信号が発振回路１０から与えられても、図１２のＮＡＮＤゲート２２Ｂの出力端子２５ｆから出力される出力信号は、ハイレベルを維持する。

このように、電子制御回路がＮＡＮＤゲート２１Ｃの入力端子２８ｃおよびＮＡＮＤゲート２２Ｃの入力端子２８ｆに対してイネーブル信号としてのローレベル信号を出力する際には、ＮＡＮＤゲート２１Ｃ、２２Ｃの出力信号は、ハイレベルを維持する。このため、フィルタ回路２０から源クロックが出力されなくなる。これに伴い、ＮＡＮＤゲート５０からクロックが出力されなくなる。

次に、電子制御回路がクロック出力回路１に対してクロックＣＬＫの出力の許可するときには、イネーブル信号としてのハイレベル信号を図１１のＮＡＮＤゲート２１Ｃの入力端子２８ｃに出力する。このとき、ｐＭＯＳトランジスタ２８ａがオフして、ｎＭＯＳトランジスタ２８ｂがオンする。このため、ＮＡＮＤゲート２１Ｃは、その出力信号として、ＮＯＴゲート２１Ａの出力信号を出力する。

これに加えて、電子制御回路は、イネーブル信号としてのハイレベル信号を図１２のＮＡＮＤゲート２２Ｃの入力端子２８ｆに出力する。このとき、ｐＭＯＳトランジスタ２８ｄがオフして、ｎＭＯＳトランジスタ２８ｅがオンする。このため、ＮＡＮＤゲート２２Ｃは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。

このように、電子制御回路がＮＡＮＤゲート２１Ｃの入力端子２８ｃおよびＮＡＮＤゲート２２Ｃの入力端子２８ｆに対してイネーブル信号としてのハイレベル信号を出力する際には、ＮＡＮＤゲート２１Ｃは、その出力信号として、ＮＯＴゲート２１Ａの出力信号を出力し、かつＮＡＮＤゲート２２Ｃは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。このため、電子制御回路がイネーブル信号としてのハイレベル信号を出力する際には、上述第１実施形態と同様に、フィルタ回路２０が源クロックを出力する。これに伴い、上述第１実施形態と同様に、ＮＡＮＤゲート５０がクロックを出力する。

以上説明した本実施形態によれば、電子制御回路は、クロックＣＬＫの出力の許可するときには、イネーブル信号としてのハイレベル信号をＮＡＮＤゲート２１Ｃ（２２Ｃ）の入力端子２８ｃ（２８ｆ）に出力する。これに伴い、ＮＡＮＤゲート２１Ｃは、その出力信号としてＮＯＴゲート２１Ａの出力信号を出力し、ＮＡＮＤゲート２２Ｃは、その出力信号として、ＮＯＴゲート２２Ａの出力信号を出力する。したがって、ＮＯＲゲート２１Ａ（２２Ａ）に代えてＮＡＮＤ２１Ｃ（２２Ｃ）を用いてフィルタ回路２０を構成することができる。

なお、図１１のＮＯＴゲート２１Ａが特許請求の範囲に記載の第１の信号出力回路に対応し、図１２のＮＯＴゲート２２Ａが特許請求の範囲に記載の第２の信号出力回路に対応する。

（第５実施形態）
上述の第１実施形態では、ＮＯＴゲート２１Ａ（２２Ａ）の遅延回路を（Ｍ−１）個の抵抗素子Ｒｐ（Ｒｎ）を用いて構成した例について説明したが、これに代えて、本実施形態では、（Ｍ−１）個の抵抗素子Ｒｐ（Ｒｎ）に加えて（Ｍ−１）個のコンデンサを用いてＮＯＴゲート２１Ａ（２２Ａ）の遅延回路を構成する例について説明する。

図１３に本実施形態のＮＯＴゲート２１Ａの回路構成を示す。

本実施形態のＮＯＴゲート２１Ａは、図２のＮＯＴゲート２１Ａに（Ｍ−１）個のコンデンサ（第１のコンデンサ）Ｃ１が追加されている。

具体的には、ＮＯＴゲート２１Ａでは、Ｍ個のｎＭＯＳトランジスタ２５ｂのうち最前段のｎＭＯＳトランジスタ２５ｂ以外の（Ｍ−１）個のｎＭＯＳトランジスタ２５ｂに、コンデンサＣ１が１つずつ設けられている。コンデンサＣ１は、ｎＭＯＳトランジスタ２５ｂ毎にそのゲート端子とソース端子との間に配置されている。最前段のｎＭＯＳトランジスタ２５ｂとは、Ｍ個のｎＭＯＳトランジスタ２５ｂのうち入力端子２５ｇに最も近いｎＭＯＳトランジスタ２５ｂのことである。

ｎＭＯＳトランジスタ２５ｂ毎のコンデンサＣ１は、第１の遅延回路の遅延時間を調整することにより、発振信号に周波数に対する第１の閾値Ｔｈ１の値を設定することができる。

図１４に本実施形態のＮＯＴゲート２２Ａの回路構成を示す。

本実施形態のＮＯＴゲート２１Ａは、図３のＮＯＴゲート２２Ａに（Ｍ−１）個のコンデンサ（第２のコンデンサ）Ｃ２が追加されている。

具体的には、ＮＯＴゲート２１Ａでは、Ｍ個のｐＭＯＳトランジスタ２５ｄのうち最前段のｐＭＯＳトランジスタ２５ｄ以外の（Ｍ−１）個のｐＭＯＳトランジスタ２５ｄに、コンデンサＣ２が１つずつ設けられている。コンデンサＣ２は、ｐＭＯＳトランジスタ２５ｄ毎にそのゲート端子とソース端子との間に配置されている。ｐＭＯＳトランジスタ２５ｄ毎のコンデンサＣ２は、第２の遅延回路の遅延時間を調整することにより、発振信号に周波数に対する第２の閾値Ｔｈ２の値を設定することができる。最前段のｐＭＯＳトランジスタ２５ｄとは、Ｍ個のｐＭＯＳトランジスタ２５ｄのうち入力端子２５ｈに最も近いｐＭＯＳトランジスタ２５ｄのことである。

次に、本実施形態の発振信号の周波数とＲＳフリップフロップ２４の出力との関係についてシミュレーションで調べた結果について説明する。

本シミュレーションでは、抵抗素子Ｒｎ、Ｒｐの抵抗値を１００ｋΩとし、コンデンサＣ１、Ｃ２の静電容量を０．５ｐＦとし、発振信号を正弦波信号とし、発振信号の周波数を４ＭＨｚ、１０ＭＨｚとして、発振信号の振幅を徐々に大きくした。

発振信号の周波数を４ＭＨｚとしたときには、発振信号の振幅が３．０２Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

一方、発振信号の周波数を１０ＭＨｚとした場合には、発振信号の振幅が３．３９Ｖ以上になると、ＲＳフリップフロップ２４おいて源クロックの出力を開始する。

以上により、発振信号の周波数が高くなるほど、ＲＳフリップフロップ２４が源クロックの出力を開始する発振信号の振幅（論理閾値）が大きくなる。このことから、ＮＯＴゲート２１Ａの第１閾値Ｔｈ１、およびＮＯＴゲート２２Ａの第２閾値Ｔｈ２が周波数によって変化していることが分かる。

（第６実施形態）
上述の第１実施形態では、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第１の閾値ｎに到達していないときには、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする例について説明したが、これに加えて、本実施形態では、ＣＲ発振回路３３の出力信号の一周期の間において、カウンタ回路３１のカウント値が第２の閾値ｍ（＞第１の閾値ｎ）以上になると、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする例について説明する。

図１５に本実施形態の作動を示す。

ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第１の閾値ｎ未満であるときには、比較回路３２がローレベル信号をＮＡＮＤゲート５０に出力する。この場合、発振信号の周波数が低すぎると判定されることになる。

ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第２の閾値ｍ以上であるときには、比較回路３２がローレベル信号をＮＡＮＤゲート５０に出力する。この場合、発振信号の周波数が高すぎる判定されることになる。

このように、ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第１の閾値ｎ未満であるとき、或いはカウンタ回路３１のカウント値が第２の閾値ｍ以上であるときには、発振信号の周波数が所望の周波数範囲から外れているとして、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする。

また、ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第１の閾値ｎ以上で、かつ第２の閾値ｍ未満であるときには、比較回路３２がハイレベル信号をＮＡＮＤゲート５０に出力する。このため、発振信号の周波数が所望の周波数範囲内に入っているとして、ＮＡＮＤゲート５０がクロックＣＬＫを出力する。

以上説明した本実施形態によれば、ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第１の閾値ｎ未満であるとき、或いはカウンタ回路３１のカウント値が第２の閾値ｍ以上であるときには、発振信号の周波数が所望の周波数範囲から外れているとして、ＮＡＮＤゲート５０がクロックＣＬＫの出力をマスクする。ＣＲ発振回路３３の出力信号の一周期の間におけるカウンタ回路３１のカウント値が第１の閾値ｎ以上で、かつ第２の閾値ｍ未満であるときに、発振信号の周波数が所望の周波数範囲内に入っているとして、ＮＡＮＤゲート５０がクロックＣＬＫを出力する。したがって、他の装置に出力するクロックの周波数のバラツキを抑えることができる。

（他の実施形態）
上述の第１実施形態では、図２のＮＯＴゲート２１Ａを構成するｎＭＯＳトランジスタ２５ｂの個数と、図３のＮＯＴゲート２２Ａを構成するｐＭＯＳトランジスタ２５ｄの個数とをそれぞれ同一数（Ｍ個）とした例について説明したが、これに限らず、図２のＮＯＴゲート２１Ａを構成するｎＭＯＳトランジスタ２５ｂの個数と、図３のＮＯＴゲート２２Ａを構成するｐＭＯＳトランジスタ２５ｄの個数とを相違する数にしてもよい。

上述の第１実施形態では、ＮＯＴゲート２１Ａの出力端子にＮＯＴゲート２３を接続した例について説明したが、これに代えて、ＮＯＴゲート２２Ａの出力端子にＮＯＴゲート２３を接続してもよい。

上述の第１実施形態では、ＮＯＴゲート２２Ａ、２３の出力信号を波形整形してクロック（源クロック）を生成するためにＲＳフリップフロップ２４を用いる例について説明したが、これに限らず、ＮＯＴゲート２２Ａ、２３の出力信号を波形整形してクロック（源クロック）を生成するのであれば、ＲＳフリップフロップ以外のフリップフロップを用いてもよい。

上述の第３実施形態では、図９のＮＯＲゲート２１Ｂとして、図２のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２７ａおよびｎＭＯＳトランジスタ２７ｂを加えて構成したものについて説明したが、これに代えて、図７のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２７ａおよびｎＭＯＳトランジスタ２７ｂを追加して図９のＮＯＲゲート２１Ｂを構成してもよい。

上述の第３実施形態では、図１０のＮＯＲゲート２２Ｂとして、図３のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２７ｄおよびｎＭＯＳトランジスタ２７ｅを追加して構成したものについて説明したが、これに代えて、図７のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２７ｄおよびｎＭＯＳトランジスタ２７ｅを追加して構成してもよい。

上述の第３、第４実施形態では、ＮＯＴゲート２１Ａ（２２Ａ）に代わる第１の論理ゲートとして、ＮＯＲゲート２１Ｂ（２２Ｂ）或いはＮＡＮＤゲート２１Ｃ（２２Ｃ）を用いた例について説明したが、これに代えて、第１の論理ゲートとして、ＮＯＲゲート、ＮＡＮＤゲート以外の回路を用いてもよい。

上述の第４実施形態では、図１１のＮＡＮＤゲート２１Ｃとしては、図２のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２８ａおよびｎＭＯＳトランジスタ２８ｂを追加して構成したものを示したが、これに代えて、図７のＮＯＴゲート２１Ａに対してｐＭＯＳトランジスタ２８ａおよびｎＭＯＳトランジスタ２８ｂを追加してＮＡＮＤゲート２１Ｃを構成してもよい。

上述の第４実施形態では、図１２のＮＯＲゲート２２Ｃとしては、図３のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２８ｄおよびｎＭＯＳトランジスタ２８ｅを追加して構成したものについて説明したが、これに代えて、図７のＮＯＴゲート２２Ａに対してｐＭＯＳトランジスタ２８ｄおよびｎＭＯＳトランジスタ２８ｅを追加して構成してもよい。

上述の第５実施形態では、図１３のＮＯＴゲート２１Ａとしては、図２のＮＯＴゲート２１Ａに（Ｍ−１）個のコンデンサＣ１を追加して構成したものについて説明したが、これと同様に、図９のＮＯＴゲート２１Ａに（Ｍ−１）個のコンデンサＣ１を追加して構成したものをＮＯＲゲート２１Ｂとしてもよい。また、図１１のＮＯＴゲート２１Ａに（Ｍ−１）個のコンデンサＣ１を追加して構成したものをＮＯＲゲート２１Ｃとしてもよい。

上述の第５実施形態では、図１４のＮＯＴゲート２２Ａとしては、図３のＮＯＴゲート２２Ａに（Ｍ−１）個のコンデンサＣ２を追加して構成したものについて説明したが、これと同様に、図１０のＮＯＴゲート２２Ａに（Ｍ−１）個のコンデンサＣ２を追加して構成したものをＮＯＲゲート２２Ｂとしてもよい。
また、図１２のＮＯＴゲート２２Ａに（Ｍ−１）個のコンデンサＣ２を追加して構成したものをＮＯＲゲート２２Ｃとしてもよい。

１ クロック出力回路
１０ 発振回路
１１ 発振子
１２ａ コンデンサ
１２ｂ コンデンサ
１３ 抵抗素子
１４ ＮＯＴゲート
２０ フィルタ回路
２１Ａ ＮＯＴゲート
２２Ａ ＮＯＴゲート
２１Ｂ ＮＯＲゲート
２２Ｂ ＮＯＲゲート
２１Ｃ ＮＡＮＤゲート
２２Ｃ ＮＡＮＤゲート
２３ ＮＯＴゲート
２４ ＲＳフリップフロップ
３０ 周波数カウンタ
３１ カウンタ回路、
３２ 比較回路、
３３ ＣＲ発振回路
４０ パワーオンリセット回路
５０ ＮＡＮＤゲート
２５ａ ｐＭＯＳトランジスタ
２５ｂ ｎＭＯＳトランジスタ
２５ｄ ｐＭＯＳトランジスタ
２５ｅ ｎＭＯＳトランジスタ
２５ｈ 入力端子
２５ｆ 出力端子
２７ａ ｐＭＯＳトランジスタ
２７ｂ ｎＭＯＳトランジスタ
２８ａ ｐＭＯＳトランジスタ
２８ｂ ｎＭＯＳトランジスタ
２８ｄ ｐＭＯＳトランジスタ
２８ｅ ｎＭＯＳトランジスタ
Ｒｐ 抵抗素子
Ｒｎ 抵抗素子
Ｔｈ１ 第１の閾値
Ｔｈ２ 第２の閾値
Ｃ１ コンデンサ
Ｃ２ コンデンサ

Claims (19)

1. 発振信号を出力する発振回路（１０）と、
   前記発振信号の信号レベルが第１閾値（Ｔｈ１）以上のときローレベルの出力信号を出力し、前記信号レベルが第１閾値未満のときハイレベルの出力信号を出力する第１のＮＯＴゲート（２１Ａ）と、
   前記信号レベルが第２閾値（Ｔｈ２）以上のときローレベルの出力信号を出力し、前記信号レベルが第２閾値未満のときハイレベルの出力信号を出力する第２のＮＯＴゲート（２２Ａ）と、
   前記第１、第２のＮＯＴゲートのうち一方のＮＯＴゲートがハイレベル信号を出力するときにローレベル信号を出力し、前記一方のＮＯＴゲートがローレベル信号を出力するときにハイレベル信号を出力する第３のＮＯＴゲート（２３）と、
   前記第１、第２のＮＯＴゲートのうち一方のＮＯＴゲート以外の他方のＮＯＴゲートの出力信号と前記第３のＮＯＴゲートの出力信号とをそれぞれ入力信号として、前記それぞれの入力信号が順次互いに相反するレベルになるとき前記入力信号を矩形波に波形整形してクロックとして出力するフリップフロップ回路（２４）と、を備え、
   前記第１閾値（Ｔｈ１）は、前記第２閾値（Ｔｈ２）よりも大きい値に設定されており、
   前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなり、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とするクロック出力回路。
2. 前記第１のＮＯＴゲート（２１Ａ）は、
   電源とグランドとの間に配置される第１のｐＭＯＳトランジスタ（２５ａ）と、
   前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間に並列配置される複数の第１のｎＭＯＳトランジスタ（２５ｂ）とを備え、
   前記第１のｐＭＯＳトランジスタ（２５ａ）のゲート端子と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記複数の第１のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第１のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
   前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎に前記２つの第１のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする請求項１に記載のクロック出力回路。
3. 前記第２のＮＯＴゲート（２２Ａ）は、
   電源とグランドとの間に並列配置される複数の第２のｐＭＯＳトランジスタ（２５ｄ）と、
   前記複数の第２のｐＭＯＳトランジスタとグランドとの間に配置される第２のｎＭＯＳトランジスタ（２５ｅ）とを備え、
   前記複数の第２のｐＭＯＳトランジスタのゲート端子と前記第２のｎＭＯＳトランジスタのゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第２のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
   前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のうち隣り合う２つの第２のｐＭＯＳトランジスタ毎に前記２つの第２のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなっていることを特徴とする請求項１または２に記載のクロック出力回路。
4. 前記第１のＮＯＴゲート（２１Ａ）は、
   電源とグランドとの間に並列配置される複数の第３のｐＭＯＳトランジスタ（２６ｄ）と、
   前記第３のｐＭＯＳトランジスタ（２６ｄ）とグランドとの間に並列配置される複数の第３のｎＭＯＳトランジスタ（２６ｂ）とを備え、
   前記複数の第３のｐＭＯＳトランジスタ（２６ｄ）のゲート端子と前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第３のｐＭＯＳトランジスタのドレイン端子と前記複数の第３のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第１のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
   前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のうち隣り合う２つの第３のｎＭＯＳトランジスタ毎に前記２つの第３のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されており、
   前記複数の第３のｐＭＯＳトランジスタのうち隣り合う２つの第３のｐＭＯＳトランジスタ毎に前記２つの第３のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されており、
   前記第２の抵抗素子（Ｒｐ）の抵抗値を前記第１の抵抗素子（Ｒｎ）の抵抗値に比べて小さく設定することにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする請求項１に記載のクロック出力回路。
5. 前記第２のＮＯＴゲート（２２Ａ）は、
   電源とグランドとの間に並列配置される複数の第３のｐＭＯＳトランジスタ（２６ｄ）と、
   前記第３のｐＭＯＳトランジスタ（２６ｄ）とグランドとの間に並列配置される複数の第３のｎＭＯＳトランジスタ（２６ｂ）とを備え、
   前記複数の第３のｐＭＯＳトランジスタ（２６ｄ）のゲート端子と前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第３のｐＭＯＳトランジスタのドレイン端子と前記複数の第３のｎＭＯＳトランジスタのドレイン端子とが接続されて前記第２のＮＯＴゲート自体の出力信号を出力する出力端子を構成し、
   前記複数の第３のｎＭＯＳトランジスタ（２６ｂ）のうち隣り合う２つの第３のｎＭＯＳトランジスタ毎に前記２つの第３のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されており、
   前記複数の第３のｐＭＯＳトランジスタのうち隣り合う２つの第３のｐＭＯＳトランジスタ毎に前記２つの第３のｐＭＯＳトランジスタのゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されており、
   前記第２の抵抗素子（Ｒｐ）の抵抗値を前記第１の抵抗素子（Ｒｎ）の抵抗値に比べて大きく設定することにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とする請求項１または４に記載のクロック出力回路。
6. 発振信号を出力する発振回路（１０）と、
   前記発振信号の信号レベルが第１閾値（Ｔｈ１）以上のときローレベルの出力信号を出力し、前記信号レベルが前記第１閾値未満のときハイレベルの出力信号を出力する第１の信号出力回路（２１Ａ）を有し、前記第１の信号出力回路（２１Ａ）の出力信号とイネーブル信号とに基づいてハイレベル或いはローレベルの出力信号を出力する第１の論理ゲート（２１Ｂ、２１Ｃ）と、
   前記信号レベルが第２閾値（Ｔｈ２）以上のときローレベルの出力信号を出力し、前記信号レベルが前記第２閾値未満のときハイレベルの出力信号を出力する第２の信号出力回路（２２Ａ）を有し、前記第２の信号出力回路（２２Ａ）の出力信号と前記イネーブル信号とに基づいてハイレベル或いはローレベルの出力信号を出力する第２の論理ゲート（２２Ｂ、２２Ｃ）と、
   前記第１、第２の論理ゲートのうち一方の論理ゲートがハイレベル信号を出力するときにローレベル信号を出力し、前記一方の論理ゲートがローレベル信号を出力するときにハイレベル信号を出力する第３のＮＯＴゲート（２３）と、
   前記第１、第２の論理ゲートのうち一方の論理ゲート以外の他方の論理ゲートの出力信号と前記第３のＮＯＴゲートの出力信号とをそれぞれ入力信号として、前記それぞれの入力信号が順次互いに相反するレベルになるとき前記入力信号を矩形波に波形整形してクロックとして出力するフリップフロップ回路（２４）と、を備え、
   前記イネーブル信号は、当該クロック出力回路に対してクロック出力の許可を外部装置が指令するための信号であり、前記イネーブル信号によって当該クロック出力回路に対してクロック出力の許可を前記外部装置が指令する際には、前記第１の論理ゲートはその出力信号として、前記第１の信号出力回路の出力信号を出力し、かつ前記第２の論理ゲートはその出力信号として、前記第２の信号出力回路の出力信号を出力するものであり、
   前記第１閾値（Ｔｈ１）は、前記第２閾値（Ｔｈ２）よりも大きい値に設定されており、
   前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなり、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなることを特徴とするクロック出力回路。
7. 前記第１の信号出力回路（２１Ａ）は、
   電源とグランドとの間に配置される第１のｐＭＯＳトランジスタ（２５ａ）と、
   前記第１のｐＭＯＳトランジスタとグランドとの間に並列配置される複数の第１のｎＭＯＳトランジスタ（２５ｂ）とを備え、
   前記第１のｐＭＯＳトランジスタ（２５ａ）のゲート端子と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のゲート端子とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記複数の第１のｎＭＯＳトランジスタのドレイン端子との間の共通接続端子が前記第１の信号出力回路の出力信号を出力する出力端子を構成し、
   前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎に前記２つの第１のｎＭＯＳトランジスタのゲート端子の間には第１の抵抗素子（Ｒｎ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第１閾値（Ｔｈ１）が大きくなっていることを特徴とする請求項６に記載のクロック出力回路。
8. 前記第１の論理ゲート（２１Ｂ）は、前記電源と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）との間で前記第１のｐＭＯＳトランジスタ（２５ａ）に対して直列配置されて前記イネーブル信号に基づいてオン、オフする第４のｐＭＯＳトランジスタ（２７ａ）と、前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間で前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第４のｎＭＯＳトランジスタ（２７ｂ）とを備えることにより、前記第１の論理ゲートが前記発振信号と前記イネーブル信号とに基づいてＮＯＲ演算するＮＯＲゲートを構成することを特徴とする請求項７に記載のクロック出力回路。
9. 前記第１の論理ゲート（２１Ｃ）は、前記電源と前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）との間で前記第１のｐＭＯＳトランジスタ（２５ａ）に対して並列配置されて前記イネーブル信号に基づいてオン、オフする第５のｐＭＯＳトランジスタ（２８ａ）と、前記第１のｐＭＯＳトランジスタ（２５ａ）とグランドとの間で前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）と直列配置されて前記イネーブル信号に基づいてオン、オフする第５のｎＭＯＳトランジスタ（２８ｂ）とを備えることにより、前記第１の論理ゲートが前記発振信号と前記イネーブル信号に基づいてＮＡＮＤ演算してこのＮＡＮＤ演算するＮＡＮＤゲートを構成することを特徴とする請求項７に記載のクロック出力回路。
10. 前記第２の信号出力回路（２２Ａ）は、
    電源とグランドとの間に並列配置される複数の第２のｐＭＯＳトランジスタ（２５ｄ）と、
    前記複数の第２のｐＭＯＳトランジスタとグランドとの間に配置される第２のｎＭＯＳトランジスタ（２５ｅ）とを備え、
    前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のゲート端子と第２のｎＭＯＳトランジスタ（２５ｅ）とが接続されて前記発振回路の出力信号が与えられる入力端子を構成し、前記複数の第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子との間の共通接続端子が前記第２の信号出力回路の出力信号を出力する出力端子を構成し、
    前記複数の第２のｐＭＯＳトランジスタのうち隣り合う２つの第２のｐＭＯＳトランジスタ（２５ｄ）毎に前記第２のｐＭＯＳトランジスタ（２５ｄ）のゲート端子の間には第２の抵抗素子（Ｒｐ）が配置されることにより、前記発振信号の周波数が高くなるほど前記第２閾値（Ｔｈ２）が小さくなっていることを特徴とする請求項６に記載のクロック出力回路。
11. 前記第２の論理ゲート（２２Ｂ）は、前記電源とグランドとの間で前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）に対して直列接続されて前記イネーブル信号に応じてオン、オフする第６のｐＭＯＳトランジスタ（２７ｄ）と、前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）とグランドとの間で前記第２のｎＭＯＳトランジスタ（２５ｅ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第６のｎＭＯＳトランジスタ（２７ｅ）とを備えることにより、前記第２の論理ゲート（２２Ｂ）が前記発振信号と前記イネーブル信号とに基づいてＮＯＲ演算するＮＯＲゲートを構成していることを特徴とする請求項１０に記載のクロック出力回路。
12. 前記第２の論理ゲート（２２Ｃ）は、
    前記電源と前記第２のｎＭＯＳトランジスタ（２５ｅ）との間で前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）に対して並列配置されて前記イネーブル信号に応じてオン、オフする第７のｐＭＯＳトランジスタ（２８ｄ）と、前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）とグランドとの間で前記第２のｎＭＯＳトランジスタ（２５ｅ）に対して直列接続されて前記イネーブル信号に応じてオン、オフする第７のｎＭＯＳトランジスタ（２８ｅ）とを備えることにより、前記第２の論理ゲート（２２Ｃ）が前記発振信号と前記イネーブル信号とに基づいてＮＡＮＤ演算するＮＡＮＤゲートを構成していることを特徴とする請求項１０に記載のクロック出力回路。
13. 前記複数の第１のｎＭＯＳトランジスタ（２５ｂ）のうち隣り合う２つの第１のｎＭＯＳトランジスタ毎にて前記隣り合う２つの第１のｎＭＯＳトランジスタのうち後段の第１のｎＭＯＳトランジスタのゲート端子とソース端子との間に第１のコンデンサ（Ｃ１）が配置されていることを特徴とする請求項２または７に記載のクロック出力回路。
14. 前記複数の第２のｐＭＯＳトランジスタ（２５ｄ）のうち前記隣り合う２つの第２のｐＭＯＳトランジスタ毎にて前記２つの第２のｐＭＯＳトランジスタのうち後段の第２のｎＭＯＳトランジスタのゲート端子とソース端子との間に第２のコンデンサ（Ｃ２）が配置されていることを特徴とする請求項３または１０に記載のクロック出力回路。
15. 前記フリップフロップ回路から出力される前記クロックの個数をカウントするカウンタ回路（３１）と、
    前記カウンタ回路のカウント値が一定期間の間にて第１閾値以上になるか否かを判定する第１の判定回路（３２）と、
    前記一定期間の間における前記カウント値が第１閾値以上であると前記第１の判定回路が判定したときには他の装置に対して前記クロックを出力し、前記一定期間の間における前記カウント値が第１閾値未満であると前記第１の判定回路が判定したときには前記他の装置に対する前記クロックの出力を停止する出力制御回路（５０）とを備えていることを特徴とする請求項１ないし１４のいずれか１つに記載のクロック出力回路。
16. 前記カウンタ回路のカウント値が一定期間の間にて第２閾値未満になるか否かを判定する第２の判定回路（３２）を備え、
    前記一定期間の間における前記カウント値が第１閾値以上であると前記第１の判定回路が判定し、かつ前記一定期間の間における前記カウント値が第２閾値未満であると前記第２の判定回路が判定したときには前記出力制御回路（５０）が前記他の装置に対して前記クロックを出力し、
    前記一定期間の間における前記カウント値が第１閾値未満であると前記第１の判定回路が判定したとき、或いは記一定期間の間における前記カウント値が第２閾値以上であると前記第２の判定回路が判定したときには前記出力制御回路（５０）が前記他の装置に対する前記クロックの出力を停止することを特徴とする請求項１５に記載のクロック出力回路。
17. 前記発振回路は、その出力信号の信号波形が正弦波状となる正弦波信号を前記発振信号として出力することを特徴とする請求項１ないし１６のいずれか１つに記載のクロック出力回路。
18. 前記発振回路は、その出力信号の信号波形が周期的に二等辺三角形となる三角波信号を前記発振信号として出力することを特徴とする請求項１ないし１６のいずれか１つに記載のクロック出力回路。
19. 前記発振回路は、その出力信号の信号波形がノコギリ波状となるノコギリ波信号を前記発振信号として出力することを特徴とする請求項１ないし１６のいずれか１つに記載のクロック出力回路。

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