JP6889047B2 - スイッチング制御回路 - Google Patents

スイッチング制御回路 Download PDF

Info

Publication number
JP6889047B2
JP6889047B2 JP2017128551A JP2017128551A JP6889047B2 JP 6889047 B2 JP6889047 B2 JP 6889047B2 JP 2017128551 A JP2017128551 A JP 2017128551A JP 2017128551 A JP2017128551 A JP 2017128551A JP 6889047 B2 JP6889047 B2 JP 6889047B2
Authority
JP
Japan
Prior art keywords
switching element
gate
signal
switching
current source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017128551A
Other languages
English (en)
Other versions
JP2019013083A (ja
Inventor
信 安坂
信 安坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2017128551A priority Critical patent/JP6889047B2/ja
Priority to US16/019,616 priority patent/US10491110B2/en
Priority to DE102018210635.5A priority patent/DE102018210635A1/de
Publication of JP2019013083A publication Critical patent/JP2019013083A/ja
Application granted granted Critical
Publication of JP6889047B2 publication Critical patent/JP6889047B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/44—Circuits or arrangements for compensating for electromagnetic interference in converters or inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/125—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
    • H02M3/135—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
    • H02M3/137—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Conversion In General (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、スイッチング素子のオン／オフを制御するスイッチング制御回路に関する。
近年、車載関連機器では電子化が進み、通信ＩＣ（Integrated Circuit）の需要が高まっている。しかしながら、通信ＩＣはノイズ源となるため、車載関連機器の信頼性を向上させるためには、ノイズ対策の強化が必要となる。
また、パーソナルコンピュータ、ポータブル機器等の電気機器においても、回路の集積化及び小型化が進んでいることから、ノイズ対策の強化が要求されるようになっている。
特開２００６−１２９５９３号公報（図３）
特許文献１で提案されているスイッチング・レギュレータは、ノイズの影響を受け易い装置がＯＮ状態であるときにスイッチング素子を駆動する制御信号のスルーレートを遅くして当該スイッチング・レギュレータから発生するノイズを小さくしている。
しかしながら、特許文献１で提案されているスイッチング・レギュレータでは、ノイズの影響を受け易い装置がＯＮ状態であるときにスイッチング素子を駆動する制御信号のスルーレートは固定されているため、スルーレートが原因となるＥＭＩノイズの周波数が特定周波数に集中してしまう。これにより、特定周波数におけるＥＭＩノイズのピーク値が大きくなる。
本発明は、上記の状況に鑑み、スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができるスイッチング制御回路を提供することを目的とする。
上記目的を達成するために、本発明に係るスイッチング制御回路は、第１電流源と、第２電流源と、前記第１電流源とスイッチング素子のゲートとの間に設けられる第１スイッチと、前記第２電流源と前記スイッチング素子のゲートとの間に設けられる第２スイッチと、を備え、前記第１スイッチ及び前記第２スイッチはパルス信号に応じて相補的にオン／オフし、前記第１スイッチがオンであるときに前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値、及び、前記第２スイッチがオンであるときに前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値の少なくとも一方が周期的に変化する構成（第１の構成）とする。
また、上記第１の構成であるスイッチング制御回路において、前記第１スイッチがオンであるときに前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値、及び、前記第２スイッチがオンであるときに前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値の少なくとも一方が前記パルス信号の周期毎に変化する構成（第２の構成）であってもよい。
また、上記第２の構成であるスイッチング制御回路において、前記第１スイッチがオンであるときに前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値、及び、前記第２スイッチがオンであるときに前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値の両方が周期的に変化し、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジで前記スイッチング素子のゲートに供給される電流の値が大きいほど、他方のエッジで前記スイッチング素子のゲートから引き抜かれる電流の値が小さい構成（第３の構成）であってもよい。
また、上記第３の構成であるスイッチング制御回路において、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジで前記スイッチング素子のゲートに供給される電流の値と、他方のエッジで前記スイッチング素子のゲートから引き抜かれる電流の値との和が略一定である構成（第４の構成）であってもよい。
また、上記第１〜第４いずれかの構成であるスイッチング制御回路において、前記パルス信号の分周信号を生成する分周器を備え、前記パルス信号の分周信号に基づいて前記第１電流源及び前記第２電流源の少なくとも一方が制御される構成（第５の構成）であってもよい。
また、上記第５の構成であるスイッチング制御回路において、前記分周器は、前記パルス信号の１／２分周信号及び前記パルス信号の１／４分周信号を生成する構成（第６の構成）であってもよい。
また、上記第５又は第６の構成であるスイッチング制御回路において、前記パルス信号に対する前記パルス信号の分周信号の遅延時間が、前記スイッチング素子のオン／オフに応じて生成される信号のパルス立ち上がり時間の最大値以上であり、前記スイッチング素子のオン／オフに応じて生成される信号のパルス立ち下がり時間の最大値以上である構成（第７の構成）であってもよい。
また、上記第１〜第７いずれかの構成であるスイッチング制御回路において、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチングのゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定である構成（第８の構成）であってもよい。
また、上記第１〜第８いずれかの構成であるスイッチング制御回路において、前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチングのゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間とが互いに異なる値である構成（第９の構成）であってもよい。
また、本発明に係る通信装置は、上記第１〜第９いずれかの構成であるスイッチング制御回路と、前記スイッチング素子と、を備える構成（第１０の構成）とする。
また、本発明に係るスイッチング電源装置は、上記第１〜第９いずれかの構成であるスイッチング制御回路と、前記スイッチング素子と、を備える構成（第１１の構成）とする。
また、本発明に係る車両は、上記第１０の構成である通信装置及び上記第１１の構成であるスイッチング電源装置の少なくとも一方を備える構成（第１２の構成）とする。
また、本発明に係る電子機器は、上記第１０の構成である通信装置及び上記第１１の構成であるスイッチング電源装置の少なくとも一方を備える構成（第１３の構成）とする。
本発明によれば、スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
第１実施形態に係るスイッチング制御回路を概略的に示した図 第１実施形態に係るスイッチング制御回路の各部電圧波形を示すタイムチャート 第１実施形態に係るスイッチング制御回路において、スイッチング素子に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズを概略的に示した図 特許文献１で提案されているスイッチング・レギュレータにおいて、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが原因となるＥＭＩノイズを概略的に示した図 第２実施形態に係るスイッチング制御回路を概略的に示した図 第３実施形態に係るスイッチング制御回路を概略的に示した図 第４実施形態に係るスイッチング制御回路を概略的に示した図 第４実施形態に係る他のスイッチング制御回路を概略的に示した図 第４実施形態に係る更に他のスイッチング制御回路を概略的に示した図 通信ＩＣと他のデバイスとの接続状態を概略的に示した図 スイッチング電源装置を概略的に示した図 車両の外観を示す図 携帯機器の外観を示す図 スイッチング制御回路の変形例を概略的に示した図
＜第１実施形態＞
図１は、第１実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路は、インバータＮ１及びＮ２と、分周器ＤＩＶ１と、定電流源１及び２と、スイッチＱ１及びＱ２と、を備えている。電流源１は定電流源ＣＳ１０〜ＣＳ１２の並列回路であり、電流源２は定電流源ＣＳ２０〜ＣＳ２２の並列回路である。本実施形態に係るスイッチング制御回路は、スイッチング素子Ｑ３を駆動して、スイッチング素子Ｑ３のオン／オフを制御する。本実施形態では、スイッチＱ１としてＰチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタが用いられており、スイッチＱ２としてＮチャネル型ＭＯＳ電界効果トランジスタが用いられており、スイッチング素子Ｑ３としてＮチャネル型ＭＯＳ電界効果トランジスタが用いられている。
端子Ｔ１はインバータＮ１の入力端に接続される。インバータＮ１の出力端は分周器ＤＩＶ１及びインバータＮ２の入力端に接続される。インバータＮ２の出力端はスイッチＱ１及びＱ２の各ゲートに接続される。
スイッチＱ１のソースは電流源１の低電位端に接続される。電流源１の高電位端には定電圧Ｖｃｃが印加される。スイッチＱ１及びＱ２の各ドレインは、スイッチング素子Ｑ３のゲートに接続される。スイッチＱ２のソースは電流源２の高電位端に接続される。電流源２の低電位端はグランド電位の印加端に接続される。
ダイオードＤ１及びＤ２と、抵抗Ｒ１と、スイッチング素子Ｑ３とによって構成される回路は、出力電圧Ｖｏｕｔを生成する。ダイオードＤ１のアノードには定電圧Ｖｃｃが印加される。ダイオードＤ１のカソードは抵抗Ｒ１を介してダイオードＤ２のアノードに接続される。ダイオードＤ１のカソードはスイッチング素子Ｑ３のドレインに接続される。スイッチング素子Ｑ３のソースはグランド電位の印加端に接続される。抵抗Ｒ１とダイオードＤ２との接続ノードには端子Ｔ２が接続される。
上記構成である本実施形態に係るスイッチング制御回路の端子Ｔ１にはパルス信号Ｄが供給される。インバータＮ１はパルス信号Ｄの反転信号ＸＤを分周器ＤＩＶ１及びインバータＮ２に供給する。
分周器ＤＩＶ１は、パルス信号Ｄの反転信号ＸＤに基づいてパルス信号Ｄの分周信号を生成する。本実施形態では、分周器ＤＩＶ１は４つの分周信号ＯＮ１、ＸＯＮ１、ＯＮ２、及びＸＯＮ２を生成する。分周信号ＯＮ１は定電流源ＣＳ２１に供給される。分周信号ＸＯＮ１は定電流源ＣＳ１１に供給される。分周信号ＯＮ２は定電流源ＣＳ２２に供給される。分周信号ＸＯＮ２は定電流源ＣＳ１２に供給される。なお、本実施形態とは異なり、分周器ＤＩＶ１がパルス信号Ｄに基づいてパルス信号Ｄの分周信号を生成してもよく、分周器ＤＩＶ１がパルス信号Ｄとパルス信号Ｄの反転信号ＸＤとに基づいてパルス信号Ｄの分周信号を生成してもよい。
インバータＮ２はパルス信号ＤをスイッチＱ１及びＱ２の各ゲートに供給する。これにより、スイッチＱ１及びＱ２はパルス信号Ｄに応じて相補的にオン／オフする。なお、本実施形態ではスイッチＱ１及びＱ２のオン／オフが完全に逆転しているが、同時オフ期間（デッドタイム）を設けてもよい。すなわち、本明細書中で用いられる「相補的」という文言の意味には、スイッチＱ１及びＱ２のオン／オフが完全に逆転している場合のほか、同時オフ期間（デッドタイム）が設けられている場合も含む。
スイッチＱ１がオンであるときには、電流源１によってスイッチング素子Ｑ３のゲートに電流が供給される。電流源１内の定電流源ＣＳ１１は、分周信号ＸＯＮ１がハイレベルであるときにイネーブル状態となり、分周信号ＸＯＮ１がローレベルであるときにディセーブル状態となる。また、電流源１内の定電流源ＣＳ１２は、分周信号ＸＯＮ２がハイレベルであるときにイネーブル状態となり、分周信号ＸＯＮ２がローレベルであるときにディセーブル状態となる。したがって、電流源１は分周信号ＸＯＮ１及びＸＯＮ２に基づいて制御され、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値は周期的に変化する。
一方、スイッチＱ２がオンであるときには、電流源２によってスイッチング素子Ｑ３のゲートから電流が引き抜かれる。電流源２内の定電流源ＣＳ２１は、分周信号ＯＮ１がハイレベルであるときにイネーブル状態となり、分周信号ＯＮ１がローレベルであるときにディセーブル状態となる。また、電流源２内の定電流源ＣＳ２２は、分周信号ＯＮ２がハイレベルであるときにイネーブル状態となり、分周信号ＯＮ２がローレベルであるときにディセーブル状態となる。したがって、電流源２は分周信号ＯＮ１及びＯＮ２に基づいて制御され、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値は周期的に変化する。
スイッチング素子Ｑ３のオン／オフに応じて生成されて端子Ｔ２から出力される出力電圧Ｖｏは、スイッチング素子Ｑ３がオンであるときにローレベル（グランド電位と略同一レベル）となり、スイッチング素子Ｑ３がオフであるときにハイレベル（定電圧Ｖｃｃと略同一レベル）となる。
図２は本実施形態に係るスイッチング制御回路の各部電圧波形を示すタイムチャートである。分周信号ＯＮ１はパルス信号Ｄの１／２分周信号であり、分周信号ＯＮ２はパルス信号Ｄの１／４分周信号である。分周信号ＸＯＮ１は分周信号ＯＮ１の反転信号であり、分周信号ＸＯＮ２は分周信号ＯＮ２の反転信号である。分周信号ＯＮ１、ＸＯＮ１、ＯＮ２、及びＸＯＮ２の反転タイミングはパルス信号Ｄの反転タイミングより時間Δ１だけ遅れる。すなわち、パルス信号Ｄに対する分周信号ＯＮ１、ＸＯＮ１、ＯＮ２、及びＸＯＮ２の遅延時間は時間Δ１である。
以下、定電流源ＣＳ１０から出力される定電流ＩＰ０、定電流源ＣＳ１１から出力される定電流ＩＰ１、定電流源ＣＳ１２から出力される定電流ＩＰ２を、ＩＰ０：ＩＰ１：ＩＰ２＝１：０．５：１とし、定電流源ＣＳ２０から出力される定電流ＩＮ０、定電流源ＣＳ２１から出力される定電流ＩＮ１、定電流源ＣＳ１２から出力される定電流ＩＮ２を、ＩＮ０：ＩＮ１：ＩＮ２＝１：０．５：１とした場合を例に挙げて説明する。
時間ｔ１においてスイッチング素子Ｑ３のゲートに供給される電流は２．５×ＩＰ０（＝ＩＰ０＋ＩＰ１＋ＩＰ２）となる。時間ｔ３においてスイッチング素子Ｑ３のゲートに供給される電流はＩＰ０となる。時間ｔ５においてスイッチング素子Ｑ３のゲートに供給される電流は１．５×ＩＰ０（＝ＩＰ０＋ＩＰ１）となる。時間ｔ７においてスイッチング素子Ｑ３のゲートに供給される電流は２×ＩＰ０（＝ＩＰ０＋ＩＰ２）となる。以後、時間ｔ１、時間ｔ３、時間ｔ５、及び時間ｔ７が繰り返される。すなわち、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流はパルス信号Ｄの周期毎に２．５×ＩＰ０→ＩＰ０→１．５×ＩＰ０→２×ＩＰ０→２．５×ＩＰ０→・・・と変化する。
スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは電流源１のドライブ能力に依存する。このため、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートは４種類となる。これにより、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数を図３に示すように４つに分散させることができる。この周波数分散によってＥＭＩノイズのピーク値ＰＫ１を小さくすることができる。なお、図３では参考のために後述するピーク値ＰＫ０も図示している。
一方、特許文献１で提案されているスイッチング・レギュレータのように、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが固定されていると、スイッチング素子を駆動する制御信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数は図４に示すように１つに固定されてしまう。このため、スイッチング素子を駆動する制御信号の固定された立ち上がりスルーレートが原因となるＥＭＩノイズのピーク値ＰＫ０が大きくなってしまう。
スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートが原因となるＥＭＩノイズに関しても、上述したスイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズと同様に周波数分散によってＥＭＩノイズのピーク値を小さくすることができる。
時間ｔ２においてスイッチング素子Ｑ３のゲートから引き抜かれる電流は２．５×ＩＮ０（＝ＩＮ０＋ＩＮ１＋ＩＮ２）となる。時間ｔ４においてスイッチング素子Ｑ３のゲートから引き抜かれる電流は２×ＩＮ０（＝ＩＮ０＋ＩＮ２）となる。時間ｔ６においてスイッチング素子Ｑ３のゲートから引き抜かれる電流は１．５×ＩＮ０（＝ＩＮ０＋ＩＮ１）となる。時間ｔ８においてスイッチング素子Ｑ３のゲートから引き抜かれる電流はＩＮ０となる。以後、時間ｔ２、時間ｔ４、時間ｔ６、及び時間ｔ８が繰り返される。すなわち、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流はパルス信号Ｄの周期毎に２．５×ＩＮ０→２×ＩＮ０→１．５×ＩＮ０→ＩＮ０→２．５×ＩＮ０→・・・と変化する。
スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートは電流源２のドライブ能力に依存する。このため、スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートは４種類となる。これにより、スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートが原因となるＥＭＩノイズの周波数を４つに分散させることができる。この周波数分散によってＥＭＩノイズのピーク値を小さくすることができる。
一方、特許文献１で提案されているスイッチング・レギュレータのように、スイッチング素子を駆動する制御信号の立ち下がりスルーレートが固定されていると、スイッチング素子を駆動する制御信号の立ち下がりスルーレートが原因となるＥＭＩノイズの周波数は１つに固定されてしまう。このため、スイッチング素子を駆動する制御信号の固定された立ち下がりスルーレートが原因となるＥＭＩノイズのピーク値が大きくなってしまう。
以上のように、本実施形態に係るスイッチング制御回路によると、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
また、本実施形態に係るスイッチング制御回路によると、電流源１、スイッチＱ１、スイッチＱ２、及び電流源２が直列接続されている構成であるため、スイッチＱ１及びＱ２が同時オンになることを防止さえすれば貫通電流が流れることを防止することができる。すなわち、貫通電流が流れることを防止するための制御が簡単である。また、万が一、貫通電流が流れたとしても、電流源１もしくは電流源２によって、貫通電流が制限されるため、ＩＣ（本実施形態に係るスイッチング制御回路を含むＩＣ）が破壊されることは無い。
これに対して、特許文献１で提案されているスイッチング・レギュレータでは、２つの上側スイッチが並列接続され、２つの下側スイッチが並列接続されている構成であるため、２つの上側スイッチの少なくとも一つと２つの下側スイッチの少なくとも一つとが同時オンになることを防止しなければ貫通電流が流れることを防止することができない。すなわち、貫通電流が流れることを防止するための制御が複雑である。
また、本実施形態に係るスイッチング制御回路によると、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値、及び、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値それぞれがパルス信号Ｄの周期毎に変化する。これにより、時間的に見ても、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレートが原因となるＥＭＩノイズの周波数、及び、スイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートが原因となるＥＭＩノイズの周波数が細かく（パルス信号Ｄの周期単位で）分散する。したがって、時間的に見た場合でもＥＭＩノイズが特定周波数に集中することを防止することができる。
尚、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値、及び、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値それぞれが周期的に変化すれば、スイッチング素子Ｑ３に供給されるゲート信号のスルーレートが原因となるＥＭＩノイズのピーク値を小さくすることができるので、本実施形態とは異なり、例えば、スイッチＱ１がオンであるときに電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の値、及び、スイッチＱ２がオンであるときに電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の値それぞれがパルス信号Ｄの周期より長い所定の期間毎に変化するようにしてもよい。すなわち、パルス信号Ｄのパルス毎にスルーレートを変えずに、パルス信号Ｄの任意の複数パルス毎にスルーレートを変えても、本実施形態と同様の効果が得られる。
また、本実施形態では、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレート及びスイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートはそれぞれ４種類であったが、４種類に限らず複数種類であればよい。例えば、本実施形態と比較して、定電流源の個数と分周パターンとを増やすことによって、本実施形態と類似の構成において、スイッチング素子Ｑ３に供給されるゲート信号の立ち上がりスルーレート及びスイッチング素子Ｑ３に供給されるゲート信号の立ち下がりスルーレートをそれぞれ８種類にしたり、１６種類にしたりできる。
また、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流に本実施形態で用いた４種類のスルーレートのいずれにも対応しない設定（例えば１．７５×ＩＰ０の設定）を追加し、本実施形態で用いた４種類のスルーレートが１．７５×ＩＰ０に対応するスルーレートを挟みながら間欠的に現れるようにしてもよい。すなわち、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流を任意の周期毎に２．５×ＩＰ０→１．７５×ＩＰ０→ＩＰ０→１．７５×ＩＰ０→１．５×ＩＰ０→１．７５×ＩＰ０→２×ＩＰ０→１．７５×ＩＰ０→２．５×ＩＰ０→・・・と変化させてもよい。
また、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流に本実施形態で用いた４種類のスルーレートのいずれにも対応しない設定（例えば１．７５×ＩＰ０の設定）を追加し、本実施形態で用いた４種類のスルーレートが連続して現れその後１．７５×ＩＰ０に対応するスルーレートが４回連続現れるようにしてもよい。すなわち、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流を任意の周期毎に２．５×ＩＰ０→ＩＰ０→１．５×ＩＰ０→２×ＩＰ０→１．７５×ＩＰ０→１．７５×ＩＰ０→１．７５×ＩＰ０→１．７５×ＩＰ０→２．５×ＩＰ０→・・・と変化させてもよい。
また、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流に本実施形態で用いた４種類のスルーレートのいずれにも対応しない設定（例えば１．７５×ＩＮ０の設定）を追加し、本実施形態で用いた４種類のスルーレートが１．７５×ＩＮ０に対応するスルーレートを挟みながら間欠的に現れるようにしてもよい。すなわち、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流を任意の周期毎に２．５×ＩＮ０→１．７５×ＩＮ０→２×ＩＮ０→１．７５×ＩＮ０→１．５×ＩＮ０→１．７５×ＩＮ０→ＩＮ０→１．７５×ＩＮ０→２．５×ＩＮ０→・・・と変化させてもよい。
また、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流に本実施形態で用いた４種類のスルーレートのいずれにも対応しない設定（例えば１．７５×ＩＮ０の設定）を追加し、本実施形態で用いた４種類のスルーレートが連続して現れその後１．７５×ＩＮ０に対応するスルーレートが４回連続現れるようにしてもよい。すなわち、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流を任意の周期毎に２．５×ＩＮ０→２×ＩＮ０→１．５×ＩＮ０→ＩＮ０→１．７５×ＩＮ０→１．７５×ＩＮ０→１．７５×ＩＮ０→１．７５×ＩＮ０→２．５×ＩＮ０→・・・と変化させてもよい。
また、本実施形態に係るスイッチング制御回路によると、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでスイッチング素子Ｑ３のゲートに供給される電流の値が大きいほど、他方のエッジでスイッチング素子Ｑ３のゲートから引き抜かれる電流の値が小さい。これによって、出力電圧Ｖｏｕｔの各パルスに関して、スイッチング素子Ｑ３のゲートに供給されるゲート信号の立ち上がりスルーレートと立ち下がりスルーレートとの合計が変動することを抑制することができる。したがって、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することを抑制することができる。
例えば、上述した定電流源ＣＳ１０〜ＣＳ１２及びＣＳ２０〜ＣＳ２２それぞれから出力される各定電流の設定例においてＩＰ０＝ＩＮ０とすれば、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでスイッチング素子Ｑ３のゲートに供給される電流の値と、他方のエッジでスイッチング素子Ｑ３のゲートから引き抜かれる電流の値との和が略一定（＝３．５×ＩＰ０）となり、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することをより一層効果的に抑制することができる。換言すると、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでの立ち上がりスルーレート時間ΔＲ（スイッチング素子Ｑ３のゲートに供給されるゲート信号の立ち上がりスルーレート時間ΔＲ）と他方のエッジでの立ち下がりスルーレート時間ΔＦ（スイッチング素子Ｑ３のゲートに供給されるゲート信号の立ち下がりスルーレート時間ΔＦ）との和が略一定となるので、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することをより一層効果的に抑制することができる。
また、例えば、上述した定電流源ＣＳ１０〜ＣＳ１２及びＣＳ２０〜ＣＳ２２それぞれから出力される各定電流の設定例においてＩＰ０＝ＩＮ０とすれば、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでスイッチング素子Ｑ３のゲートに供給される電流の値と、他方のエッジでスイッチング素子Ｑ３のゲートから引き抜かれる電流の値とが互いに異なる値になる。換言すると、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでの立ち上がりスルーレート時間ΔＲと、他方のエッジでの立ち下がりスルーレート時間ΔＦとが互いに異なる値になる。
また、本実施形態では、電流源１によってスイッチング素子Ｑ３のゲートに供給される電流の変動一周期において、それぞれ電流値が異なる期間（電流値が２．５×ＩＰ０である第１期間、電流値がＩＰ０である第２期間、電流値が１．５×ＩＰ０である第３期間、電流値が２×ＩＰ０である第４期間）のみが存在し、同じ電流値の期間が複数に分かれて存在しない。換言すると、立ち上がりスルーレート時間の変動一周期において、それぞれ時間が異なる期間（立ち上がりスルーレート時間がΔＲ１である第１期間、立ち上がりスルーレート時間がΔＲ２である第２期間、立ち上がりスルーレート時間がΔＲ３である第３期間、立ち上がりスルーレート時間がΔＲ４である第４期間）のみが存在し、同じ立ち上がりスルーレート時間が複数に分かれて存在しない。
また、本実施形態では、電流源２によってスイッチング素子Ｑ３のゲートから引き抜かれる電流の変動一周期において、それぞれ電流値が異なる期間（電流値が２．５×ＩＮ０である第５期間、電流値が２×ＩＮ０である第６期間、電流値が１．５×ＩＮ０である第７期間、電流値がＩＮ０である第８期間）のみが存在し、同じ電流値の期間が複数に分かれて存在しない。換言すると、立ち下がりスルーレート時間の変動一周期において、それぞれ時間が異なる期間（立ち下がりスルーレート時間がΔＦ１である第５期間、立ち下がりスルーレート時間がΔＦ２である第６期間、立ち下がりスルーレート時間がΔＦ３である第７期間、立ち上がりスルーレート時間がΔＦ４である第８期間）のみが存在し、同じ立ち下がりスルーレート時間が複数に分かれて存在しない。
また、本実施形態では、パルス信号Ｄに対する分周信号ＯＮ１、ＸＯＮ１、ＯＮ２、及びＸＯＮ２の遅延時間Δ１を、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔのパルス立ち上がり時間の最大値以上であり、且つ、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔのパルス立ち下がり時間の最大値以上である。これにより、出力電圧Ｖｏｕｔのパルス立ち上がり途中やパルス立ち下がり途中で、スイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートが変化することがなくなる。したがって、スイッチング素子Ｑ３に供給されるゲート信号のスルーレートが原因となるＥＭＩノイズの特性やスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートが出力電圧Ｖｏｕｔのオンデューティに与える影響を求めることが容易になる。尚、出力電圧Ｖｏｕｔのパルス立ち上がり時間は、出力電圧Ｖｏｕｔのローレベルから変化してハイレベルに達するのに要する時間であり、出力電圧Ｖｏｕｔのパルス立ち下がり時間は、出力電圧Ｖｏｕｔのハイレベルから変化してローレベルに達するのに要する時間である。
＜第２実施形態＞
図５は、第２実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、電流源２が定電流源ＣＳ２０のみによって構成されていることである。本実施形態に係るスイッチング制御回路によると、スイッチング素子Ｑ３がオフからオンに切り替わるときに発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
＜第３実施形態＞
図６は、第３実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、電流源１が定電流源ＣＳ１０のみによって構成されていることである。本実施形態に係るスイッチング制御回路によると、スイッチング素子Ｑ３がオンからオフに切り替わるときに発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。
＜第４実施形態＞
図７Ａ〜図７Ｃはそれぞれ、第４実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第１実施形態に係るスイッチング制御回路と異なる点は、定電流源を用いていないことである。図７Ａに示す構成では、定電流源ＣＳ１０の代わりに抵抗を用い、定電流源ＣＳ１１の代わりに、抵抗と分周信号ＸＯＮ１がハイレベルであるときにオンになり分周信号ＸＯＮ１がローレベルであるときにオフになるスイッチとの直列回路を用い、定電流源ＣＳ１２の代わりに、抵抗と分周信号ＸＯＮ２がハイレベルであるときにオンになり分周信号ＸＯＮ２がローレベルであるときにオフになるスイッチとの直列回路を用いている。さらに、図７Ａに示す構成では、定電流源ＣＳ２０の代わりに抵抗を用い、定電流源ＣＳ２１の代わりに、抵抗と分周信号ＯＮ１がハイレベルであるときにオンになり分周信号ＯＮ１がローレベルであるときにオフになるスイッチとの直列回路を用い、定電流源ＣＳ２２の代わりに、抵抗と分周信号ＯＮ２がハイレベルであるときにオンになり分周信号ＯＮ２がローレベルであるときにオフになるスイッチとの直列回路を用いている。図７Ｂに示す構成では、定電流源ＣＳ１０〜ＣＳ１２それぞれの代わりにＰチャネル型ＭＯＳ電界効果トランジスタを用い、定電流源ＣＳ２０〜ＣＳ２２それぞれの代わりにＮチャネル型ＭＯＳ電界効果トランジスタを用いている。図７Ｃに示す構成では、定電流源ＣＳ１０〜ＣＳ１２それぞれの代わりにＰＮＰ型バイポーラトランジスタを用い、定電流源ＣＳ２０〜ＣＳ２２それぞれの代わりにＮＰＮ型バイポーラトランジスタを用いている。
本実施形態に係るスイッチング制御回路によると、第１実施形態に係るスイッチング制御回路と同様に、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズのピーク値を低下させることができる。これにより、スイッチング素子Ｑ３の駆動時に発生するＥＭＩノイズによる周囲の機器への悪影響を低減することができる。ただし、本実施形態に係るスイッチング制御回路では、電流源１及び２が定電流源によって構成されていないので、電流源１及び２のドライブ能力が温度等によって変動し易い。
また、第１実施形態に係るスイッチング制御回路から第４実施形態に係るスイッチング制御回路への変更と同様の変更を、第２実施形態に係るスイッチング制御回路又は第３実施形態に係るスイッチング制御回路に対しても行うことができる。
＜用途＞
上述したスイッチング制御回路の用途について説明する。例えば、図１に示す回路全体を図８に示す通信ＩＣ１０の出力段として用いるとよい。図８に示す通信ＩＣ１０は、通信装置として機能し、端子Ｔ２からバスライン１１を介して他のデバイス１２にパルス信号である出力電圧Ｖｏｕｔを出力する。通信ＩＣ１０が車両に搭載される場合は、バスライン１１は例えばＬＩＮ（Local Interconnect Network）バスラインにすればよい。
また、例えば図１に示す回路全体を図９に示すスイッチング電源ＩＣ２０の出力段として用いるとよい。図９に示すスイッチング電源ＩＣ２０、インダクタＬ１、出力コンデンサＣＯ、及び分圧抵抗Ｒｄ１及びＲｄ２は、降圧型スイッチング電源装置として機能する。インダクタＬ１及び出力コンデンサＣＯは、スイッチング電源ＩＣ２０の端子Ｔ２から出力される出力電圧Ｖｏｕｔを平滑化して電圧Ｖｏを生成する。分圧抵抗Ｒｄ１及びＲｄ２は、電圧Ｖｏを分圧し、電圧Ｖｏの分圧をスイッチング電源ＩＣ２０に供給する。スイッチング電源ＩＣ２０は電圧Ｖｏの分圧に基づいてパルス信号Ｄを生成する。
図１０は、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０の少なくとも一つを搭載した車両Ｘを示す外観図である。
図１１は、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０の少なくとも一つを搭載した電子機器の一例（携帯端末（スマートフォン）Ｚ）を示す外観図である。ただし、携帯端末Ｘは、あくまで通信装置やスイッチング電源装置が好適に搭載される電子機器の例示に過ぎず、上述した通信ＩＣ１０及びスイッチング電源ＩＣ２０は、多種多様な電子機器（特にノイズ対策の強化が要求される電子機器）に搭載することができる。
＜変形例＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば上述した実施形態では、貫通電流が流れることを防止するための制御を簡単にするために電流源１、スイッチＱ１、スイッチＱ２、及び電流源２を直列接続したが、例えば図１２に示すような構成にし、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでスイッチング素子Ｑ３のゲートに供給される電流の値が大きいほど、他方のエッジでスイッチング素子Ｑ３のゲートから引き抜かれる電流の値が小さくしてもよい。尚、図１２に示す構成では各定電流源は常にイネーブル状態である。このような構成によると、貫通電流が流れることを防止するためには制御が複雑になってしまうものの、スイッチング素子の駆動時に発生するＥＭＩノイズのピーク値を低下させることができるとともに、出力電圧Ｖｏｕｔの各パルスに関して、スイッチング素子Ｑ３のゲートに供給されるゲート信号の立ち上がりスルーレートと立ち下がりスルーレートとの合計が変動することを抑制することができる。したがって、出力電圧Ｖｏｕｔのオンデューティがスイッチング素子Ｑ３のゲートに供給されるゲート信号のスルーレートによる影響で変動することを抑制することができる。
より好ましくは、スイッチング素子Ｑ３のオン／オフに応じて生成される出力電圧Ｖｏｕｔの各パルスの両エッジにおいて、一方のエッジでスイッチング素子Ｑ３のゲートに供給される電流の値と、他方のエッジでスイッチング素子Ｑ３のゲートから引き抜かれる電流の値との和が略一定となるようにすればよい。
１、２ 電流源
１０ 通信ＩＣ
２０ スイッチング電源ＩＣ
Ｄ パルス信号
ＤＩＶ１ 分周器
ＯＮ１ パルス信号の分周信号
ＯＮ２ パルス信号の分周信号
Ｑ１、Ｑ２ スイッチ
Ｑ３ スイッチング素子
ＸＯＮ１ パルス信号の分周信号
ＸＯＮ２ パルス信号の分周信号
Ｙ 車両
Ｚ 携帯端末

Claims (11)

  1. 第１電流源と、
    第２電流源と、
    前記第１電流源とスイッチング素子のゲートとの間に設けられる第１スイッチと、
    前記第２電流源と前記スイッチング素子のゲートとの間に設けられる第２スイッチと、
    を備え、
    前記第１スイッチ及び前記第２スイッチはパルス信号に応じて相補的にオン／オフし、
    前記第１スイッチがオンであるときに前記第１電流源によって前記スイッチング素子のゲートに供給される電流の値、及び、前記第２スイッチがオンであるときに前記第２電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値の両方が前記パルス信号の周期毎に変化し、
    前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジで前記スイッチング素子のゲートに供給される電流の値が大きいほど、他方のエッジで前記スイッチング素子のゲートから引き抜かれる電流の値が小さい、スイッチング制御回路。
  2. 前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジで前記スイッチング素子のゲートに供給される電流の値と、他方のエッジで前記スイッチング素子のゲートから引き抜かれる電流の値との和が略一定である、請求項１に記載のスイッチング制御回路。
  3. 前記パルス信号の分周信号を生成する分周器を備え、
    前記パルス信号の分周信号に基づいて前記第１電流源及び前記第２電流源の両方が制御される、請求項１又は請求項２に記載のスイッチング制御回路。
  4. 前記分周器は、前記パルス信号の１／２分周信号及び前記パルス信号の１／４分周信号を生成する、請求項３に記載のスイッチング制御回路。
  5. 前記パルス信号に対する前記パルス信号の分周信号の遅延時間が、前記スイッチング素子のオン／オフに応じて生成される信号のパルス立ち上がり時間の最大値以上であり、前記スイッチング素子のオン／オフに応じて生成される信号のパルス立ち下がり時間の最大値以上である、請求項３又は請求項４に記載のスイッチング制御回路。
  6. 前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチングのゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定である、請求項１〜５のいずれか一項に記載のスイッチング制御回路。
  7. 前記スイッチング素子のオン／オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチングのゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間とが互いに異なる値である、請求項１〜６のいずれか一項に記載のスイッチング制御回路。
  8. 請求項１〜７のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、通信装置。
  9. 請求項１〜７のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、スイッチング電源装置。
  10. 請求項８に記載の通信装置及び請求項９に記載のスイッチング電源装置の少なくとも一方を備える、車両。
  11. 請求項８に記載の通信装置及び請求項９に記載のスイッチング電源装置の少なくと
    も一方を備える、電子機器。
JP2017128551A 2017-06-30 2017-06-30 スイッチング制御回路 Active JP6889047B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017128551A JP6889047B2 (ja) 2017-06-30 2017-06-30 スイッチング制御回路
US16/019,616 US10491110B2 (en) 2017-06-30 2018-06-27 Switching control circuit
DE102018210635.5A DE102018210635A1 (de) 2017-06-30 2018-06-28 Schaltsteuerkreis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017128551A JP6889047B2 (ja) 2017-06-30 2017-06-30 スイッチング制御回路

Publications (2)

Publication Number Publication Date
JP2019013083A JP2019013083A (ja) 2019-01-24
JP6889047B2 true JP6889047B2 (ja) 2021-06-18

Family

ID=64662068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017128551A Active JP6889047B2 (ja) 2017-06-30 2017-06-30 スイッチング制御回路

Country Status (3)

Country Link
US (1) US10491110B2 (ja)
JP (1) JP6889047B2 (ja)
DE (1) DE102018210635A1 (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10358276A1 (de) * 2003-12-11 2005-07-21 Conti Temic Microelectronic Gmbh Verfahren und Schaltungsanordnung zur Ansteuerung eines Lastelements mittels eines elektronischen Schaltelements im Laststromkreis
JP2006129593A (ja) 2004-10-28 2006-05-18 Renesas Technology Corp 電源制御用半導体集積回路および電源装置を有するシステム
DE102005028128B3 (de) * 2005-06-10 2006-09-14 Atmel Germany Gmbh Integrierter Schaltkreis
US7724066B2 (en) * 2005-06-20 2010-05-25 On Semiconductor Switching circuit using closed control loop to precharge gate of switching transistor and stable open loop to switch the switching transistor
EP1755221B1 (en) * 2005-08-17 2009-12-09 Infineon Technologies AG Method and driver circuit for controlling a power MOS transistor
JP5138287B2 (ja) * 2007-06-27 2013-02-06 三菱電機株式会社 ゲート駆動装置
DE102007040783A1 (de) * 2007-08-28 2009-03-12 Conti Temic Microelectronic Gmbh Verfahren zur Ansteuerung von nichtlinearen Lastelementen
US8633755B2 (en) * 2010-11-22 2014-01-21 Denso Corporation Load driver with constant current variable structure
JP6042091B2 (ja) * 2011-05-13 2016-12-14 ローム株式会社 スイッチングレギュレータの制御回路、スイッチングレギュレータおよび電子機器、スイッチング電源装置、テレビ
JP5385341B2 (ja) * 2011-07-05 2014-01-08 株式会社日本自動車部品総合研究所 スイッチング素子の駆動装置及びスイッチング素子の駆動方法
JP5477407B2 (ja) * 2012-02-16 2014-04-23 株式会社デンソー ゲート駆動回路
US8922176B2 (en) * 2012-03-01 2014-12-30 Sandisk Technologies Inc. Programmable slew rate power switch
JP5862434B2 (ja) * 2012-04-10 2016-02-16 富士電機株式会社 パワートランジスタの駆動回路
JP5961042B2 (ja) * 2012-05-28 2016-08-02 ローム株式会社 ブリッジ出力回路およびそれを用いたモータ駆動装置、電子機器
DE102012104590A1 (de) * 2012-05-29 2013-12-05 Infineon Technologies Ag Treiberschaltung
EP3058656B1 (en) * 2013-10-18 2019-11-06 NXP USA, Inc. Igbt driver module and method therefor
US9397658B2 (en) * 2014-06-25 2016-07-19 Freescale Semiconductor, Inc. Gate drive circuit and a method for controlling a power transistor
US9742289B2 (en) * 2015-06-23 2017-08-22 Sanken Electric Co., Ltd. Integrated circuit and switching power-supply device
US9590609B1 (en) * 2015-11-11 2017-03-07 Delphi Technologies Inc. Gate driver with short circuit protection
KR101793009B1 (ko) * 2016-10-31 2017-11-03 한국과학기술원 자동 선택 주파수 고정 회로를 채용한 전류 모드 히스테리틱 벅 컨버터

Also Published As

Publication number Publication date
US20190006942A1 (en) 2019-01-03
US10491110B2 (en) 2019-11-26
JP2019013083A (ja) 2019-01-24
DE102018210635A1 (de) 2019-01-03

Similar Documents

Publication Publication Date Title
US20160315553A1 (en) Rectifier, Alternator, and Power Converter
CN107342685B (zh) Dcdc转换器
KR20070047645A (ko) 클럭 드라이버
US9379638B2 (en) Semiconductor device which generates a DC power supply from an AC power supply
KR20010049227A (ko) 레벨조정회로 및 이를 포함하는 데이터 출력회로
JP2009021841A (ja) チャージポンプ駆動回路、及びそれを用いた半導体装置
CN112994422B (zh) 半导体集成电路及半导体集成电路的控制方法
JP2018057072A (ja) 信号出力回路
JP2020003913A (ja) ディスチャージ用半導体集積回路および電源システム
US7659748B2 (en) Electronic device and integrated circuit
US20140266361A1 (en) Duty cycle correction circuit
JP6303060B1 (ja) ゲート駆動回路
US9312848B2 (en) Glitch suppression in an amplifier
JP6889047B2 (ja) スイッチング制御回路
JP2006295322A (ja) レベルシフタ回路
CN110932705A (zh) 一种电源轨切换电路
JP2007311846A (ja) 発振回路
JP7216539B2 (ja) スイッチング制御回路
US7652524B2 (en) Voltage source for gate oxide protection
JP2020174323A (ja) 半導体装置
US6472911B1 (en) Output buffer circuit of semiconductor integrated circuit
JP4576199B2 (ja) 降圧電圧出力回路
JP5689778B2 (ja) 入力回路
JP2014085745A (ja) 基準電圧生成回路
JP2017153095A (ja) 半導体回路及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200511

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210518

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210520

R150 Certificate of patent or registration of utility model

Ref document number: 6889047

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250