KR20070047645A - 클럭 드라이버 - Google Patents

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KR20070047645A
KR20070047645A KR1020050104561A KR20050104561A KR20070047645A KR 20070047645 A KR20070047645 A KR 20070047645A KR 1020050104561 A KR1020050104561 A KR 1020050104561A KR 20050104561 A KR20050104561 A KR 20050104561A KR 20070047645 A KR20070047645 A KR 20070047645A
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Abstract

본 발명은 복수의 드라이버들로 구성되고 제1클럭을 입력하여 제1펌핑클럭을 구동하는 제1드라이빙부와, 복수의 드라이버들로 구성되고 제2클럭을 입력하여 제2펌핑클럭을 구동하는 제2드라이빙부와, 상기 제1드라이빙부의 출력단과 제2드라이빙부의 출력단과의 사이에 연결된 차지리사이클링 스위치와, 상기 제1 및 제2펌핑클럭의 입력에 응답하여 상기 제1 또는 제2드라이빙부의 각 최종단 2개의 드라이버 입력클럭을 선택적으로 상기 차지리사이클링 스위치로 전송하는 스위치제어부를 구비하여, 최소의 로직구성을 실현하면서 차지리사이클 타임을 최적화한 클럭드라이버를 제공한다.
클럭드라이버, 차지-리사이클링, 펌핑클럭, 캐패시터

Description

클럭 드라이버{CLOCK DRIVER}
도 1은 종래기술에 의한 클럭드라이버 일 예를 보여주는 회로도,
도 2는 종래기술에 의한 2XOR/1NOR 형태의 클럭드라이버 회로도,
도 3은 종래기술에 의한 NAND제어 형태의 클럭드라이버 회로도,
도 4는 종래기술에 의한 NOR제어 형태의 클럭드라이버 회로도,
도 5는 본 발명에 의한 클럭드라이버의 일 실시예를 보여주는 회로도,
도 6은 본 발명에 의한 클럭드라이버의 다른 실시예를 보여주는 회로도,
도 7a,7b는 보통의 조건에서의 전력소모량에 대한 시뮬레이션 파형도,
도 8a,8b는 fast/fast 조건에서의 전력소모량에 대한 시뮬레이션 파형도,
도 9a,9b는 fast/slow 조건에서의 전력소모량에 대한 시뮬레이션 파형도,
도 10a,10b는 slow/fast 조건에서의 전력소모량에 대한 시뮬레이션 파형도,
도 11a,11b는 slow/slow 조건에서의 전력소모량에 대한 시뮬레이션 파형도.
본 발명은 반도체메모리장치에 관한 것으로, 구체적으로는 큰 용량의 부하 커패시터를 제어하는 저전력형 클럭 드라이버에 관한 것이다.
일반적으로 반도체메모리장치의 집적도가 증가함에 따라서, 전력소모도 함께 증가하게 된다. 그래서 고집적 반도체 메모리장치에서는 전력소모를 줄이는 것이 큰 과제로 되어 있다.
그런데 반도체 메모리장치에 사용되는 전원전압 VCC은 전력(power)의 소모와 밀접한 관계가 있으므로, 전원전압 VCC를 낮춤으로서 전력의 소모를 작게 할 수 있다. 그러나 반도체 메모리장치가 고집적화되더라도 트랜지스터들의 문턱전압(threshold voltage)의 크기는 거의 변하지 않으므로, 지정된 메모리셀을 억세스하기 위해서는 워드라인에 전원전압 VCC보다 높은 전압을 인가하여야 한다. 따라서 일반적으로 메모리장치의 내부에 전원전압 VCC보다 높은 전압(이하 VPP라 함)을 발생시키는 VPP펌핑회로를 온칩(on-chip)상에 구비하게 된다. 한편 VPP전압을 출력버퍼와 같은 회로에도 채용하고 있음은 잘 알려진 사실이다.
일반적으로 VPP펌핑회로는 VPP전압을 만들기 위한 VPP펌프와, VPP전압의 레벨을 검출하기 위한 검출부(detector)와, 검출부의 출력신호에 응답하여 VPP펌프로 발진신호를 공급하는 오실레이터(oscillator)로 이루어진다.
최근에 와서는 저전원전압 환경하에서, VPP펌핑회로에 클럭드라이버(clock driver)를 채용하여 VPP를 발생시키는 방식(scheme)이 제안된 바 있다.
이와 관련하여, John P. Uyemura가 저서한 "CMOS LOGIC CIRCUIT DESIGN"( pp. 140-144, 1999. )을 참조하면, 일반적인 클럭드라이버의 구성이 개시되어 있다.
도 1은 일반적인 Clock driver의 구조이다. 그 구성은, 서로 inverting하는 Clk_in과 Clkb_in 두 clock이 입력되어 Cload_1, Cload_2 두 개의 capacitor를 충전 및 방전 시키는 기본적인 클럭드라이버 구조로 이루어진다. 그 구조를 살펴보면, 큰 용량의 Load capacitance를 driving하기 위해서 (W/L) ratio를 약 2.71(exponent) 배 만큼 점차 증가시킨 inverter chain을 사용하여 큰 용량의 Capacitor을 충전 및 방전하는 구조이다. 여기서 큰 용량의 커패시터를 Logic 'High'나 Logic 'Low'로 Driving 하는데는 많은 양의 전력이 소모된다.
또한 도 1의 기본적인 구조는 큰 용량의 capacitor를 drive하기 위해서 capacitor를 충전, 방전하는 데 쓰이는 전력 소모를 빼고도 Logic level이 바뀌는 Transient 구간에서 Inverter chain 에 많은 current loss 가 발생하게 된다. 위의 clock driver 구조에서는 capacitor에 충전됐던 전하가 신호가 바뀜에 따라서 인버터의 마지막 단의 nMOS를 통해 모두 방전되어 낮은 전력 효율을 나타내게 된다.
도 1에서 살펴본 바와 같이 일반적인 clock driver 구조에서는 capacitor에 충전됐던 전하가 신호가 바뀌는 Transient 구간에서 인버터의 마지막 단의 nMOS를 통해 모두 방전되어 낮은 전력 효율을 나타내게 된다.
이러한 문제를 극복하기 위해, Clock driver 의 전력 효율을 높이고 Delay time 를 줄일 수 있도록 Power saving 하는 방법으로서 charge-recycling 방법이 제안되었다.
그러나 charge-recycling 방법이 너무 복잡한 구조가 되거나 면적이너무 커 지면 charge-recycling 을 구동하는 그 자체만으로도 많은 전력이 소비된다.
이와 관련하여, 도 2는 2개의 XOR게이트와 한개의 NOR게이트를 사용하여 한 개의 control MOS를 제어하여 Charge-recycling을 구현한 구조를 도시하고 있다. (E.D. Kyriakis-Bitzaros, S.S. Nikolaidis, "Design of Low Power CMOS Drivers Based on Charge Recycling" IEEE International Symposium on Circuits and Systems, June 9-12,1997, Hong Kong.)
도 2의 구조에 따른 동작 원리를 살펴보면, Clk_in 이 High 신호이고, Clkb_in 이 Low신호인 경우를 가정한다. 여기서 Clk_in 이 Low 신호로, Clkb_in 이 High 신호로 바뀌는 순간에 큰 용량의 Load capacitance 때문에 Clk_out 이 High 신호로, Clkb_out 이 Low 신호로 바로 바뀌지 못하고 어느 정도의 Delay time 후에 바뀌게 된다. 이 delay time 동안에 Clk_in 신호와 Clk_out 신호가 같은 구간이 생기고, Clkb_in 신호와 Clkb_out 신호가 같은 구간이 생기게 된다. 이 경우, 두 개의 XOR 게이트에서의 출력값이 그 직전에는 High 값을 출력하다가 이 구간에서 Low 를 출력하게 된다. 그리고 두 XOR 게이트의 출력값이 Low 일 때 NOR 게이트에서의 출력값은 High 가 되어 control MOSFET 인 Mn1 을 Turn-ON 시키게 된다. 그리고 이 때 Mn1 을 통해서 clock이 바뀌기 직전 충전된 커패시터로부터 transient 구간동안 충전되고 있는 커패시터에 일부의 더하게 된다. 이런 방식으로 세 개의 Logic 게이트와 하나의 NMOSFET 으로 Charge-recycling 방법을 구현하였다.
도 2의 scheme 이 하나의 MOSFET으로 Charge-recycling 방법을 구현하였으나 Logic 구현을 살펴보면 게이트 두 개를 지난 후 최종적으로 control MOS 인 Mn1 을 구동하는 방법이므로 비교적 control 전압이 어느 정도의 delay 를 가진다고 볼 수 있다. 또한 논문의 저자는 XOR 게이트나 NOR 게이트의 구체적인 Scheme 을 명시하지 않았으나 일반적인 XOR 게이트나 NOR 게이트의 구조를 고려해보면 Worst case 의 경우에 delay 가 상당하다고 본다.
도 3은 Charge-recycling 방법 중 NAND 제어형 Clock driver 회로를 개시하고 있다. 이 구조는 매우 간단한 구조이면서도 면적도 적게 차지하고 효과적으로 Power saving 할 수 있는 구조이다. ( Ilias Bouras, Yiannis Liaperdos, Angela Arapoyanni, "A High Speed Low Power CMOS Clock Driver Using Charge Recycling Technique" IEEE International Symposium on Circuits and Systems, May 28-31, 2000, Geneva, Switzerland. 참조)
도 3의 동작 원리를 살펴보면, Clk_in 이 Low 신호이고, Clkb_in 이 High신호인 경우를 가정한다. 여기서 Clk_in 이 High 신호로, Clkb_in 이 Low 신호로 바뀌는 순간에 큰 용량의 Load capacitance 때문에 Clk_out 이 Low 신호로, Clkb_out 이 High 신호로 바로 바뀌지 못하고 어느 정도의 Delay time 후에 바뀌게 된다. 이 때 Clk_in 이 Low 신호였다가 High 로 바뀌는 순간에 Clk_out 이 Low 신호로 바로 바뀌지 못하고 짧은 시간동안 High 신호인 채로 머물게 된다. 따라서 그 시간동안 NAND의 출력값이 Low가 되고, Control1 신호가 Low 가 되어 트랜지스터 Mp1 을 Turn-ON 시킨다. 이 때 바로 이전에 커패시터 Cl1 에 충전되어 있던 전하들이 Mp1 트랜지스터를 통해서 반대편의 커패시터인 Cl2 에 충전되게 된다. 그리고 Clk_out 신호가 충분히 방전되어 Logic Low 신호가 되면 Control1 신호가 High 신호가 되어 Mp1 트랜지스터가 Turn-OFF 된다. 이와 같은 방법으로 반주기 안에서 clock이 한 번 바뀔 때 Charge-recycling 이 한 번 일어나게 된다.
그리고 그 반대의 경우를 살펴보겠다. Clk_in 이 High 신호이고, Clkb_in 이 Low 신호인 경우를 가정한다. 여기서 Clk_in 이 Low 신호로, Clkb_in 이 High 신호로 바뀌는 순간에 큰 용량의 Load capacitance 때문에 Clk_out 이 High 신호로, Clkb_out 이 Low 신호로 바로 바뀌지 못하고 어느 정도의 Delay time 후에 바뀌게 된다. 이 때 Clk_in 이 High 신호였다가 Low 로 바뀌는 순간에 Clkb_out 이 Low 신호로 바로 바뀌지 못하고 짧은 시간동안 High 신호인 채로 머물게 된다. 따라서 그 시간동안 NAND의 출력값이 Low가 되고, Control2 신호가 Low 가 되어 트랜지스터 Mp2 을 Turn-ON 시킨다. 이 때 바로 이전에 커패시터 Cl2 에 충전되어 있던 전하들이 Mp2 트랜지스터를 통해서 반대편의 커패시터인 Cl1 에 충전되게 된다. 그리고 Clkb_out 신호가 충분히 방전되어 Logic Low 신호가 되면 Control2 신호가 High 신호가 되어 Mp2 트랜지스터가 Turn-OFF 된다. 이렇게 나머지 반주기 동안 clock이 바뀌는 Transient 구간에서 Charge-recycling 이 한번 더 일어나게 된다.
NAND 제어형 Charge-recycling 구조는 Inverter chain 의 마지막 단에서의입력이 Low 에서 High 로 바뀔 때, delay time 동안 Control 신호를 High 에서 Low 로 바꾸어 pMOS 트랜지스터를 Tuon-ON 시키는 방법이다.
그러나 도 3과 같은 구조는, 그림 2에서의 구조와 비교해 볼 때 Logic 게이트의 수와 사이즈는 줄일 수 있지만 charge-recycling 을 구현하기 위한 구조 중에서 가장 큰 사이즈를 차지하는 pMOS 가 두 개 사용된다는 점이 문제점이다. 상기 도 3의 구조가 개시되어 있는 논문을 참조하면, 50pF 크기의 Load capacitor 를 구동하는 clock driver 를 사용할 때 Mp1, Mp2 의 Width 의 크기를 125um 를 사용하였다. 이 크기는 inverter chain 의 크기와 비교해볼 때 작은 크기가 아니므로 무시할 수 없는 요소가 된다.
또한, nMOS 와 pMOS 트랜지스터 두 가지를 비교했을 때 pMOS 의 전하 이동도(mobility) 가 nMOS 보다 많이 떨어지므로 회로를 구현할 때 같은 전류 구동 능력을 확보하기 위해서는 상대적으로 pMOS 로 구현한 회로가 nMOS 로 구현한 회로보다 많은 면적을 차지하게 된다.
도 4는 NAND 제어형 Charge-recycling 방법과 비슷한 동작을 하며, NOR 게이트 두 개와 nMOS 트랜지스터 두 개를 이용해서 Charge-recycling 을 구현한 구조를 도시하고 있다.( Ilias Bouras, Yiannis Liaperdos, Angela Arapoyanni, "A High Speed Low Power CMOS Clock Driver Using Charge Recycling Technique" IEEE International Symposium on Circuits and Systems, May 28-31, 2000, Geneva, Switzerland. 참조)
먼저 그 동작 원리를 살펴보면, Clk_in 이 High 신호이고, Clkb_in 이 Low신호인 경우를 가정한다. 여기서 Clk_in 이 Low 신호로, Clkb_in 이 High 신호로 바뀌는 순간에 큰 용량의 Load capacitance 때문에 Clk_out 이 High 신호로, Clkb_out 이 Low 신호로 바로 바뀌지 못하고 어느 정도의 Delay time 후에 바뀌게 된다. 이 때 Clk_in 이 High 신호였다가 Low 로 바뀌는 순간에 Clk_out 이 High 신호로 바로 바뀌지 못하고 짧은 시간동안 Low 신호인 채로 머물게 된다. 이 때 그 시간동안 NOR의 출력값이 High가 되고, Control1 신호가 High 가 되어 트랜지스터 Mn1 을 Turn-ON 시킨다. 이 때 바로 이전에 커패시터 Cl2 에 충전되어 있던 전하들이 Mn1 트랜지스터를 통해서 반대편의 커패시터인 Cl1 에 충전되게 된다. 그리고 Clk_out 신호가 충분히 충전되어 Logic High 신호가 되면 Control1 신호가 Low 신호가 되어 Mn1 트랜지스터가 Turn-OFF 된다. 이와 같은 방법으로 반주기 안에서 clock이 한 번 바뀔 때 Charge-recycling 이 한 번 일어나게 된다.
그리고 그 반대의 경우를 살펴보겠다. Clk_in 이 Low 신호이고, Clkb_in 이 High 신호인 경우를 가정한다. 여기서 Clk_in 이 High 신호로, Clkb_in 이 Low 신호로 바뀌는 순간에 큰 용량의 Load capacitance 때문에 Clk_out 이 Low 신호로, Clkb_out 이 High 신호로 바로 바뀌지 못하고 어느 정도의 Delay time 후에 바뀌게 된다. 이 때 Clkb_in 이 High 신호였다가 Low 로 바뀌는 순간에 Clkb_out 이 High 신호로 바로 바뀌지 못하고 짧은 시간동안 Low 신호인 채로 머물게 된다. 이 때도 마찬가지로 그 시간동안 NOR의 출력값이 High가 되고, Control2 신호가 High 가 되어 트랜지스터 Mn2 을 Turn-ON 시킨다. 이 때 바로 이전에 커패시터 Cl1 에 충전되어 있던 전하들이 Mn2 트랜지스터를 통해서 반대편의 커패시터인 Cl2 에 충전되게 된다. 그리고 Clkb_out 신호가 충분히 충전되어 Logic High 신호가 되면 Control2 신호가 Low 신호가 되어 Mn2 트랜지스터가 Turn-OFF 된다.
이와 같이, NOR 제어형 Charge-recycling 구조는 Inverter chain 의 마지막 단에서의 입력이 High 에서 Low 로 바뀔 때, delay time 동안 Control 신호를 Low 에서 High 로 바꾸어 nMOS 트랜지스터를 Turn-ON 시키는 방법이다.
그러나 도 4와 같은 구조는, 도 2의 구조와 비교할 때 제어 트랜지스터를 두 개 사용하여 면적 효율을 떨어뜨리는 문제점을 가지고 있다. 도 3에서의 구조와 비교해 볼 때 면적 효율면에서 도 4의 구조인 NOR 제어형 Charge-recycling 방법을 택하는 것이 일반적인 구현에 있어서 적합하다.
하지만 전술한 논문에서는 40pF 부터 90pF 까지의 큰 크기의 커패시터를 구동하는 clock driver 에서의 Charge-recycling 방법을 구현하여 시뮬레이션하고 기존의 구조와 그 결과를 비교하였으나 10pF 이나 20pF 정도의 charge-recycling 효율이 많이 감소하는 것을 확인할 수 있다.
따라서 본 발명은 상술한 문제점들을 해결하기 위하여 안출된 것으로서, 차자리사이클링 효율을 우수하게 하면서, 점유면적을 최소화한 클럭드라이버를 제공함을 목적으로 한다.
본 발명의 다른 목적은 최소의 로직구성을 실현하면서 차지리사이클 타임을 최적화한 클럭드라이버를 제공함에 있다.
본 발명의 또다른 목적은 시간지연을 낮추어 차지리사이클링 효율을 우수하게 하면서 간단한 로직구성을 실현하는 클럭드라이버를 제공함에 있다.
본 발명의 또다른 목적은 인버터체인의 갯수 및 사이즈에 무관하게 간단한 로직구성을 통해 차지리사이클 효율을 최적화한 클럭드라이버를 제공함에 있다.
상기 목적들을 달성하기 위하여, 본 발명은, 복수의 드라이버들로 구성되고 제1클럭을 입력하여 제1펌핑클럭을 구동하는 제1드라이빙부와, 복수의 드라이버들로 구성되고 제2클럭을 입력하여 제2펌핑클럭을 구동하는 제2드라이빙부와, 상기 제1드라이빙부의 출력단과 제2드라이빙부의 출력단과의 사이에 연결된 차지리사이클링 스위치와, 상기 제1 및 제2펌핑클럭의 입력에 응답하여 상기 제1 또는 제2드라이빙부의 각 최종단 2개의 드라이버 입력클럭을 선택적으로 상기 차지리사이클링 스위치로 전송하는 스위치제어부를 구비함을 특징으로 한다.
바람직하게는 상기 차지리사이클링스위치를 엔모스트랜지스터로 구성함을 특징으로 한다.
바람직하게는 상기 차지리사이클링스위치를 피모스트랜지스터로 구성함을 특징으로 한다.
바람직하게는 상기 스위치제어부는 2개의 트랜스미션게이트로 구성됨을 특징으로 한다.
바람직하게는 상기 스위치제어부를 익스클루시브오어 논리회로로 구현함을 특징으로 한다.
바람직하게는 상기 스위치제어부를 익스클루시브노어 논리회로로 구현함을 특징으로 한다.
또한 본 발명은, 제1클럭을 입력하는 제1클럭-제1드라이버와, 상기 제1클럭-제1드라이버의 출력단에 연결된 제1클럭-제2드라이버와, 상기 제1클럭-제2드라이버 의 출력단에 연결되어 제1펌핑클럭을 출력하는 제1클럭-제3드라이버와, 제2클럭을 입력하는 제2클럭-제1드라이버와, 상기 제2클럭-제1드라이버의 출력단에 연결된 제2클럭-제2드라이버와, 상기 제2클럭-제2드라이버의 출력단에 연결되어 제2펌핑클럭을 출력하는 제2클럭-제3드라이버와, 상기 제1클럭-제3드라이버의 출력단과 제2클럭-제3드라이버의 출력단과의 사이에 연결된 차지리사이클링 스위치와, 상기 제1 및 제2펌핑클럭의 입력에 응답하여 상기 제1클럭-제2드라이버의 입력클럭 또는 제2클럭-제2드라이버의 입력클럭을 선택적으로 상기 차지리사이클링 스위치로 전송하는 스위치제어부를 구비함을 특징으로 한다.
바람직하게는 상기 제1클럭-제1드라이버와 제1클럭-제2드라이버와 제1클럭-제3드라이버는 인버터로 구성됨을 특징으로 한다.
바람직하게는 상기 차지리사이클링스위치를 엔모스트랜지스터로 구성함을 특징으로 한다.
바람직하게는 상기 차지리사이클링스위치를 피모스트랜지스터로 구성함을 특징으로 한다.
바람직하게는 상기 스위치제어부는 2개의 트랜스미션게이트로 구성됨을 특징으로 한다.
바람직하게는 상기 스위치제어부를 익스클루시브오어 논리회로로 구현함을 특징으로 한다.
바람직하게는 상기 스위치제어부를 익스클루시브노어 논리회로로 구현함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하겠다.
도 5는 본 발명에 의한 클럭드라이버의 실시예를 도시하고 있는 회로도이다.
도 5의 구성에 따른 본 발명에 의한 클럭드라이버는, 제1클럭 Clk_in을 입력하는 제1클럭-제1드라이버 10과, 상기 제1클럭-제1드라이버 10의 출력단에 연결된 제1클럭-제2드라이버 12와, 상기 제1클럭-제2드라이버 12의 출력단에 연결되어 제1펌핑클럭 Clk_out을 출력하는 제1클럭-제3드라이버 14와, 제2클럭 Clkb_in을 입력하는 제2클럭-제1드라이버 20과, 상기 제2클럭-제1드라이버 20의 출력단에 연결된 제2클럭-제2드라이버 22와, 상기 제2클럭-제2드라이버 22의 출력단에 연결되어 제2펌핑클럭 Clkb_out을 출력하는 제2클럭-제3드라이버 24와, 상기 제1클럭-제3드라이버 14의 출력단과 제2클럭-제3드라이버 24의 출력단과의 사이에 연결된 차지리사이클링 스위치 MP1과, 상기 제1 및 제2펌핑클럭 Clk_out, Clkb-out의 입력에 응답하여 상기 제1클럭-제2드라이버 12의 입력클럭 또는 제2클럭-제2드라이버 22의 입력클럭을 선택적으로 상기 차지리사이클링 스위치 MP1으로 전송하는 스위치제어부 30과, 상기 제1클럭-제3드라이버 14의 출력단에 연결된 제1캐패시터 C11과, 상기 제1클럭-제3드라이버 24의 출력단에 연결된 제2캐패시터 C12로 구성된다.
상기 제1클럭-제1드라이버 10과 제1클럭-제2드라이버 12와 제1클럭-제3드라이버 14와 제2클럭-제1드라이버 20과 제2클럭-제2드라이버 22와 제2클럭-제3드라이버 24는 각각 인버터(inverter)로 실시 구성되었다.
상기 차지리사이클링 스위치 MP1은 피모스(PMOS)트랜지스터로 실시하였다.
상기 스위치제어부 30은 2개의 트랜스미션게이트(transmission gate) TG1, TG2로 실시구성되었으며, 로직 구성상 익스클루시브오어(XOR)게이트를 구성하고 있다.
상기 도 5의 구성에서, 스위치제어부 30의 입력신호로서 제1클럭-제2드라이버 12및 제2클럭-제2드라이버 22의 입력클럭이 연결되는 구성을 특히 주목하여야 할 것이며, 이에 대한 특징적 사항은 후술될 것이다.
또한 도 5의 구성에 따르면, 제1클럭-제1드라이버 10 및 제2클럭-제1드라이버 20은 각각 인버터 1개로 구성된 예를 개시하고 있지만, 당 기술분야의 통상의 클럭드라이버가 다수개의 인버터체인으로 구성되고 있는 점은 감안하면, 그 갯수는 인버터 1개 또는 그 이상의 복수의 인버터로 구성될 수 있을 것이다.
도 5를 구성상 특징을 살펴보면, 먼저 두 개의 Transmission Gate (TG) 를 사용해 XOR Logic 게이트를 구성하였고, Charge-recycling 을 제어하는 Switching MOS 는 pMOS 하나로 구성하였다. 이로써 Charge-recycling 을 구동하는 로직회로들의 사이즈를, 전술한 도 3의 NAND 제어형 구조를 기준으로 했을 때 거의 절반으로 줄일 수 있다. 스위칭 트랜지스터인 Mp1 의 사이즈를 크게 해서 큰 전류를 구동하려 하려면 그를 구동하기 위해 Logic gate 의 사이즈도 커져야 하고 그 결과 Clockc driver 면적이 커지고 Charge-recycling 을 구동하기 위해서 더 많은 전력을 소비해야 한다. Mp1 의 사이즈가 clock driver 에 비하여 작은 사이즈가 아니고 비교적 큰 사이즈이므로 이는 무시할만한 요소가 아니다.
그리고 제1클럭-제3드라이버 14 및 제2클럭-제3드라이버 24의 마지막 단의 입력값이 이미 바뀌었는데도 스위칭 트랜지스터인 Mp1 이 조금 늦게 Turn-ON 되는 문제점을 개선하기 위해 Logic gate에 입력되는 신호를 클럭드라이버(clock driver)의 마지막 단, 즉, 제1클럭-제3드라이버 14 및 제2클럭-제3드라이버 24의 입력 신호와 출력 신호를 비교하지 않고, 드라이버(즉, 인버터) 하나의 delay time 만큼 일찍 Mp1 을 Turn-ON 시킴으로써 Charge-recycling 이 조금 더 일찍 발생하게 하여 기존의 구조보다 전력 효율의 상승 효과를 얻게 되었다.
그 동작을 살펴보면, 4 개의 MOS 를 필요로 하는 NAND 를 사용하지 않고 두 개의 Transmission Gate (TG) 를 사용함으로써 B 신호가 delay time 에 의해서 A 신호와 같아지는 구간에서 XOR 게이트가 Low 신호를 출력함으로써 스위칭 트랜지스터인 Mp1 을 Turn-ON 시킨다. 그 시간 동안 클럭 신호가 바뀌기 직전에 Load capacitor인 제1 또는 제2캐패시터 C11, C12 에 충전되어 있던 전하의 일부가 스위칭트랜지스터 Mp1 을 통해 다음 클럭의 신호에서 충전되는 Load capacitor 에 충전되게 되어 Charge-recycling 이 일어나게 된다. 반대의 경우인 /A 신호와 /B 신호의 경우도 앞의 구동 원리와 대등하며, 서로 inverting 하는 2-phase clock 의 driver 에서 어느 쪽이던지 한 쪽의 inverter의 신호가 바뀌면 그 때마다 Charge-recycling이 일어나게 된다. 이 구조 또한 앞서 소개된 기존의 구조와 마찬가지로 1 cycle에 두 번의 Charge-recycling이 일어나게 된다.
도 6은 본 발명에 의한 클럭드라이버의 다른 실시예를 보여주고 있는 회로도이다.
도 6의 구성에 따른 본 발명에 의한 클럭드라이버는, 제1클럭 Clk_in을 입력 하는 제1클럭-제1드라이버 10A와, 상기 제1클럭-제1드라이버 10A의 출력단에 연결된 제1클럭-제2드라이버 12A와, 상기 제1클럭-제2드라이버 12A의 출력단에 연결되어 제1펌핑클럭 Clk_out을 출력하는 제1클럭-제3드라이버 14A와, 제2클럭 Clkb_in을 입력하는 제2클럭-제1드라이버 20A와, 상기 제2클럭-제1드라이버 20A의 출력단에 연결된 제2클럭-제2드라이버 22A와, 상기 제2클럭-제2드라이버 22A의 출력단에 연결되어 제2펌핑클럭 Clkb_out을 출력하는 제2클럭-제3드라이버 24A와, 상기 제1클럭-제3드라이버 14A의 출력단과 제2클럭-제3드라이버 24A의 출력단과의 사이에 연결된 차지리사이클링 스위치 Mn1과, 상기 제1 및 제2펌핑클럭 Clk_out, Clkb-out의 입력에 응답하여 상기 제1클럭-제2드라이버 12A의 입력클럭 또는 제2클럭-제2드라이버 22A의 입력클럭을 선택적으로 상기 차지리사이클링 스위치 Mn1으로 전송하는 스위치제어부 30A와, 상기 제1클럭-제3드라이버 14A의 출력단에 연결된 제1캐패시터 C11과, 상기 제1클럭-제3드라이버 24A의 출력단에 연결된 제2캐패시터 C12로 구성된다.
상기 스위치제어부 30A는 2개의 트랜스미션게이트(transmission gate) TG1, TG2로 실시구성되었으며, 로직 구성상 익스클루시브노어(XNOR)게이트를 구성하고 있다.
도 6의 구성을 살펴 보면, 먼저 두 개의 Transmission Gate (TG) 를 사용해 XNOR Logic 게이트를 구성하였고, Charge-recycling 을 제어하는 Switching MOS 는 nMOS 하나로 줄였다. 또한 이 구조는 위에서 살펴본 도 5의 구조를 XNOR 게이트와 nMOS 로써 구현한 것으로 그 동작 원리는 비슷하다.
이 구조 또한 제1클럭-제3드라이버 14A와 제2클럭-제3드라이버 24A를 구성하는 inverter의 마지막 단의 입력값이 이미 바뀌었는데도 스위칭 트랜지스터인 Mp1 이 조금 늦게 Turn-ON 되는 것을 개선하기 위해 Logic gate에 입력되는 신호를 클럭드라이버(clock driver)의 마지막 단의 inverter 의 입력 신호와 출력 신호를 비교하지 않고 inverter 하나의 delay time 만큼 일찍 Mn1 을 Turn-ON 시킴으로써 Charge-recycling 이 조금 더 일찍 발생하게 하여 기존의 구조보다 전력 효율의 상승 효과를 얻게 하는 구조이다.
그 동작을 살펴보면, 클럭 신호가 바뀌지 않는 구간에서는 XNOR 게이트의 출력이 Low 신호이다가 B 신호가 delay 를 가지고 바뀌어 A 신호와 같아지는 구간에서 High 를 출력하게 되어 스위칭 트랜지스터인 Mn1 을 Turn-ON 시키게 된다. 이 시간동안 Charge-recycling 이 일어나게 되는 구조이다.
또한 도 6에 구성에 따른 회로는, 도 5의 구조인 XOR / pMOS 제어형 구조에 비하여 스위칭 트랜지스터가 nMOS 이므로 Mn1 을 포함하여 Control logic 게이트의 면적 효율면에서 더욱 적합한 형태이다.
도 7a,7b는 보통의 조건(typical condition)에서의 전력소모량에 대한 시뮬레이션 파형도를 도시하고 있다. 전술한 도 6의 구성에 따른 본 발명에 의한 클럭드라이버의 구조하에 10pF 부터 50pF 까지 10pF 간격으로 전력소모량을 각 skew조건으로 시뮬레이션한 결과이다. 도 7a에서 'driver'는 차지-리사이클링 방법을 사용하지 않은 driver를 나타내고, 'conv'는 종래기술에 의한 차지-리사이클링 방법을 나타내며, 'prop'는 본 발명에 의한 차지-리사이클링 방법을 나타낸다.
도 8a,8b는 fast/fast(NMOS/PMOS) 조건에서의 전력소모량에 대한 시뮬레이션 파형도이다. 여기서 'fast'라 함은, 공정조건 등에 기인하여 모스트랜지스터의 동작이 빠른 상태를 나타내는 것으로, 비교적 좋은 조건하의 환경임을 의미한다.
도 9a,9b는 fast/slow(NMOS/PMOS) 조건에서의 전력소모량에 대한 시뮬레이션 파형도이다. 여기서 'slow'라 함은, 공정조건 등에 기인하여 모스트랜지스터의 동작이 느린 상태를 나타내는 것으로, 비교적 열악한 조건하의 환경임을 의미한다.
도 10a,10b는 slow/fast(NMOS/PMOS) 조건에서의 전력소모량에 대한 시뮬레이션 파형도이다.
도 11a,11b는 slow/slow(NMOS/PMOS) 조건에서의 전력소모량에 대한 시뮬레이션 파형도이다.
상술한 바와 같이, 본 발명에 의한 클럭드라이버는, 충전된 charge 의 일부를 다시 재사용 할 수 있는 Charge-recycling 방법을 사용하였다. 그리고 기존의 구조보다 매우 단순화시켰고 Charge-recycling 을 구현하기 위한 추가적인 회로의 면적도 절반 이하로 줄였다. 또한 추가적인 디바이스나 방법 없이 detecting node 를 바꾸는 방법으로 기존의 구조에서보다 높은 전력 효율을 얻을 수 있었다. 주요 개선 대상이었던 기존 구조에 비교해서는 10pF 부터 50pF 까지 시뮬레이션 하였을 때, 최고 6.51% 의 전력 소모 감소를 확인할 수 있었고, charge-recycling 을 사용하지 않은 clock driver 에 비교해서는 최고 34.75% 의 전력 소모 감소를 가져올 수 있었다. 위와 같이 큰 용량의 커패시터를 구동하는 clock driver의 경우에 평균 소비전력이 수 mA 에서 수십 mA 까지 된다고 할 때 그만큼 큰 전력의 최대 전력 소모 감소 비율인 34.75%는 큰 전력 소비 감소라고 볼 수 있다. 또한 기존 구조와의 Delay time 비교에서 확인할 수 있듯이 Avarage current 와 Delay time 이 곱인 Power Delay Product (PDP) 값 또한 동시에 감소함으로써 우수한 특성을 지닌다.
또한, 10pF 부터 50pF 까지의 부하 커패시턴스에 대한 기존의 구조와 그 전력 소모를 각각 비교하였을 때 모든 skew 조건의 모든 부분에서 기존의 구조보다 전력 소모가 줄어듦을 확인하였다.
상술한 본 발명에 의한 실시예는, 간단한 로직구성을 고려하면서 차지-리사이클링 효율을 최적화한 실시예로서, 그 구성에 있어서는 다른 로직으로의 변형이 있을 수 있을 것이다. 그러나 이러한 변형에 따른 실시예라 하더라도 본 발명의 기술적 범주에 포함됨은 당연한 기술적 사실일 것이다.

Claims (17)

  1. 클럭드라이버에 있어서,
    복수의 드라이버들로 구성되고 제1클럭을 입력하여 제1펌핑클럭을 구동하는 제1드라이빙부와,
    복수의 드라이버들로 구성되고 제2클럭을 입력하여 제2펌핑클럭을 구동하는 제2드라이빙부와,
    상기 제1드라이빙부의 출력단과 제2드라이빙부의 출력단과의 사이에 연결된 차지리사이클링 스위치와,
    상기 제1 및 제2펌핑클럭의 입력에 응답하여 상기 제1 또는 제2드라이빙부의 각 최종단 2개의 드라이버 입력클럭을 선택적으로 상기 차지리사이클링 스위치로 전송하는 스위치제어부를 구비함을 특징으로 하는 클럭드라이버.
  2. 제1항에 있어서,
    상기 차지리사이클링스위치를 엔모스트랜지스터로 구성함을 특징으로 하는 클럭드라이버.
  3. 제1항에 있어서,
    상기 차지리사이클링스위치를 피모스트랜지스터로 구성함을 특징으로 하는 클럭드라이버.
  4. 제1항에 있어서,
    상기 스위치제어부는 2개의 트랜스미션게이트로 구성됨을 특징으로 하는 클럭드라이버.
  5. 제1항에 있어서,
    상기 스위치제어부를 익스클루시브오어 논리회로로 구현함을 특징으로 하는 클럭드라이버.
  6. 제1항에 있어서,
    상기 스위치제어부를 익스클루시브노어 논리회로로 구현함을 특징으로 하는 클럭드라이버.
  7. 제1항에 있어서,
    상기 제1드라이빙부는, 복수의 인버터 체인으로 구성됨을 특징으로 하는 클럭드라이버.
  8. 제1항에 있어서,
    상기 제2드라이빙부는 복수의 인버터 체인으로 구성됨을 특징으로 하는 클럭드라이버.
  9. 클럭드라이버에 있어서,
    제1클럭을 입력하는 제1클럭-제1드라이버와,
    상기 제1클럭-제1드라이버의 출력단에 연결된 제1클럭-제2드라이버와,
    상기 제1클럭-제2드라이버의 출력단에 연결되어 제1펌핑클럭을 출력하는 제1클럭-제3드라이버와,
    제2클럭을 입력하는 제2클럭-제1드라이버와,
    상기 제2클럭-제1드라이버의 출력단에 연결된 제2클럭-제2드라이버와,
    상기 제2클럭-제2드라이버의 출력단에 연결되어 제2펌핑클럭을 출력하는 제2클럭-제3드라이버와,
    상기 제1클럭-제3드라이버의 출력단과 제2클럭-제3드라이버의 출력단과의 사이에 연결된 차지리사이클링 스위치와,
    상기 제1 및 제2펌핑클럭의 입력에 응답하여 상기 제1클럭-제2드라이버의 입력클럭 또는 제2클럭-제2드라이버의 입력클럭을 선택적으로 상기 차지리사이클링 스위치로 전송하는 스위치제어부를 구비함을 특징으로 하는 클럭드라이버.
  10. 제9항에 있어서,
    상기 차지리사이클링스위치를 엔모스트랜지스터로 구성함을 특징으로 하는 클럭드라이버.
  11. 제9항에 있어서,
    상기 차지리사이클링스위치를 피모스트랜지스터로 구성함을 특징으로 하는 클럭드라이버.
  12. 제9항에 있어서,
    상기 스위치제어부는 2개의 트랜스미션게이트로 구성됨을 특징으로 하는 클럭드라이버.
  13. 제9항에 있어서,
    상기 스위치제어부를 익스클루시브오어 논리회로로 구현함을 특징으로 하는 클럭드라이버.
  14. 제9항에 있어서,
    상기 스위치제어부를 익스클루시브노어 논리회로로 구현함을 특징으로 하는 클럭드라이버.
  15. 제9항에 있어서,
    상기 제1클럭-제1드라이버와 제1클럭-제2드라이버와 제1클럭-제3드라이버와 제2클럭-제1드라이버와 제2클럭-제2드라이버와, 제2클럭-제3드라이버는 각각 인버터로 구성함을 특징으로 하는 클럭드라이버.
  16. 제9항에 있어서,
    상기 제1클럭-제1드라이버는 복수의 인버터로 구성됨을 특징으로 하는 클럭드라이버.
  17. 제9항에 있어서,
    상기 제2클럭-제1드라이버는 복수의 인버터로 구성됨을 특징으로 하는 클럭드라이버.
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