KR100773348B1 - 고전압 발생회로 및 이를 구비한 반도체 메모리 장치 - Google Patents

고전압 발생회로 및 이를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 고전압 발생회로 및 이를 구비한 반도체 메모리 장치를 공개한다. 이 회로는 프리차지 동작시에 제어 노드로 프리차지 전압 레벨이 인가되고, 펌핑 동작시에 제어 노드로 펌핑 제어 전압 레벨이 인가되면 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 스위치, 및 파워 다운 신호에 응답하여 제어 노드의 레벨을 변환하여 스위치를 오프하는 제어 회로로 구성되어 있다. 따라서, 제어 신호에 응답하여 펌핑 노드로부터 고전압 발생단자로 흐르는 전류를 제거함으로써 전류 소모를 줄일 수 있다.

Description

고전압 발생회로 및 이를 구비한 반도체 메모리 장치{High voltage generating circuit and semiconductor memory device comprising the same}
도1은 종래의 고전압 발생회로의 구성을 나타내는 것이다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도3은 본 발명의 고전압 발생회로의 일실시예의 구성을 나타내는 것이다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 고전압 발생회로를 구비한 반도체 메모리 장치의 구성을 나타내는 블록도이다.
본 발명은 고전압 발생회로에 관한 것으로, 특히 파워 다운 모드시에 전류 소모를 줄일 수 있는 고전압 발생회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.
종래의 고전압 발생회로는 프리차지 동작과 펌핑 동작을 반복적으로 수행하여 펌핑 노드를 펌핑하고, 펌핑 노드의 전하를 전하 전송 트랜지스터를 통하여 고전압 발생단자로 전송함으로써 고전압을 발생한다.
종래의 반도체 메모리 장치는 고전압 발생회로를 구비하여 고전압을 발생하고, 고전압은 워드 라인 드라이버로 인가되고, 워드 라인 드라이버는 워드 라인을 고전압으로 구동한다.
그리고, 종래의 반도체 메모리 장치는 외부로부터 인가되는 외부 전원전압의 소모를 줄이기 위하여 파워 다운 모드를 구비하는 경우가 있다. 그런데, 종래의 반도체 메모리 장치의 고전압 발생회로는 파워 다운 모드시에 고전압을 발생할 필요가 없음에도 불구하고, 전하 전송 트랜지스터가 온되어 펌핑 노드로부터 고전압 발생단자로 전류 소모가 계속적으로 발생한다.
따라서, 종래의 고전압 발생회로를 구비한 반도체 메모리 장치는 전원전압의 소모를 줄일 필요가 있는 휴대용 기기에 적용되어 원하지 않는 전류 소모를 발생시키게 된다는 문제가 있다.
본 발명의 목적은 파워 다운 모드시에 소모되는 전류를 제거할 수 있는 고전압 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 고전압 발생회로를 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 고전압 발생회로의 제1형태는 프리차지 동작시에 제어 노드로 프리차지 전압 레벨이 인가되고, 펌핑 동작시에 상기 제어 노드로 펌핑 제어 전압 레벨이 인가되면 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 스위치, 및 파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 변환하여 상기 스위치를 오프하는 제어 회로를 구비하는 것을 특징으로 한다.
상기 스위치는 NMOS트랜지스터이고, 상기 제어 회로는 상기 제어 신호에 응답하여 온되어 상기 제어 노드를 접지전압 레벨로 만드는 NMOS트랜지스터를 구비하는 것을 특징으로 한다. 또는, 상기 스위치는 PMOS트랜지스터이고, 상기 제어 회로는 상기 제어 신호에 응답하여 상기 제어 노드를 전원전압 레벨로 만드는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 고전압 발생회로의 제2형태는 제어 노드의 레벨에 응답하여 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 제1전하 전송 트랜지스터, 프리차지 동작시에 상기 펌핑 노드 및 상기 제어 노드를 프리차지 전압 레벨로 프리차지하고, 펌핑 동작시에 상기 펌핑 노드를 펌핑하고 상기 제어 노드를 펌핑 제어 전압 레벨로 변환하는 프리차지 및 펌핑 회로, 및 파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 제어하여 상기 제1전하 전송 트랜지스터를 오프하는 제어 회로를 구비하는 것을 특징으로 한다.
상기 제1전하 전송 트랜지스터는 NMOS트랜지스터이고, 상기 제어 회로는 상기 제어 신호에 응답하여 온되어 상기 제어 노드를 접지전압 레벨로 만드는 NMOS트랜지스터를 구비하는 것을 특징으로 한다. 또는, 상기 제1전하 전송 트랜지스터는 PMOS트랜지스터이고, 상기 제어 회로는 상기 제어 신호에 응답하여 상기 제어 노드를 전원전압 레벨로 만드는 것을 특징으로 한다.
상기 프리차지 및 펌핑 회로는 상기 프리차지 및 펌핑 회로는 상기 프리차지 동작시에 상기 펌핑 노드 및 적어도 하나의 노드를 상기 프리차지 전압 레벨로 프리차지하는 프리차지 회로, 상기 펌핑 동작시에 제1펌핑 제어신호에 응답하여 상기 적어도 하나의 노드를 펌핑하는 제1펌핑 회로, 상기 펌핑 동작시에 상기 적어도 하나의 노드로부터 상기 펌핑 노드로 전하를 전송하기 위한 제2전하 전송 트랜지스터, 상기 제1펌핑 제어신호에 응답하여 상기 프리차지 동작시에 상기 제2전하 전송 트랜지스터의 게이트로 상기 프리차지 전압 레벨을 인가하고, 상기 펌핑 동작시에 상기 제2전하 전송 트랜지스터의 게이트로 펌핑 제어 전압 레벨을 인가하는 제1레벨 쉬프터, 상기 펌핑 동작시에 제2펌핑 제어신호에 응답하여 상기 펌핑 노드를 펌핑하는 제2펌핑 회로, 및 상기 제2펌핑 제어신호에 응답하여 상기 프리차지 동작시에 상기 제1전하 전송 트랜지스터의 게이트로 상기 프리차지 전압 레벨을 인가하고, 상기 펌핑 동작시에 상기 제1전하 전송 트랜지스터의 게이트로 펌핑 제어 전압 레벨을 인가하는 제2레벨 쉬프터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 명령 신호에 응답하여 액티브 명령 및 파워 다운 명령을 발생하는 명령 신호 발생기; 및
프리차지 동작시에 제어 노드로 프리차지 전압 레벨이 인가되고, 펌핑 동작시에 상기 제어 노드로 펌핑 제어 전압 레벨이 인가되면 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 스위치와, 파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 변환하여 상기 스위치를 오프하는 제어 회로를 구비하는 고전압 발생기를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 고전압 발생회로 및 이를 구비한 반도체 메모리 장치를 설명하기 전에 종래의 고전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 고전압 발생회로의 구성을 나타내는 것으로, 제어신호 발생회로(10), 프리차지 회로들(12, 14), 캐패시터들(C1, C2), 레벨 쉬프터들(16, 18), 및 NMOS트랜지스터들(N1, N2)로 구성되어 있다.
도1에 나타낸 회로의 기능을 설명하면 다음과 같다.
제어신호 발생회로(10)는 액티브 명령(ACT)과 반대 위상의 프리차지 제어신호(P1)를 발생하고, "하이"레벨의 액티브 명령(ACT)이 인가되면 서로 반대 위상의 제1 및 제2 펌핑 제어신호들(P2, P3)을 발생한다. 프리차지 회로들(12, 14) 각각은 프리차지 제어신호(P1)에 응답하여 노드들(A, B)을 프리차지 전압 레벨, 예를 들면 외부 전원전압(VEXT) 레벨로 프리차지한다. 캐패시터들(C1, C2) 각각은 제1 및 제2펌핑 제어신호들(P2, P3)에 응답하여 노드들(A, B)을 외부 전원전압(VEXT) 레벨만큼 펌핑한다. 레벨 쉬프터들(16, 18) 각각은 프리차지 동작시에 노드들(C, D)을 프리차지 전압 레벨, 예를 들면 외부 전원전압(VEXT) 레벨로 만들고, 펌핑 동작시에 제1 및 제2펌핑 제어신호들(P2, P3)에 응답하여 노드들(C, D)의 레벨을 변환하여 예를 들면, 전압(VEXT+VPP) 레벨로 변환한다. NMOS트랜지스터들(N1, N2) 각각은 펌핑 동작시에 노드들(C, D) 각각의 레벨에 응답하여 온되어 노드(A)의 전하를 펌핑 노드(B)로 전송하고, 펌핑 노드(B)의 전하를 고전압(VPP) 발생단자로 전송한다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도2를 이용하여 도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리차지 기간(T1)에서, "로우"레벨의 액티브 명령(ACT)이 인가되면 제어신호 발생회로(10)로부터 "하이"레벨의 프리차지 제어신호(P1)가 발생된다. "하이"레벨의 프리차지 제어신호(P1)가 발생되면 프리차지 회로들(12, 14)이 노드들(A, B)을 외부 전원전압(Vext) 레벨로 프리차지한다. 그리고, 레벨 쉬프터들(16, 18)은 프리차지 제어신호(P1)에 응답하여 노드들(C, D)로 외부 전원전압(VEXT) 레벨로 프리차지한다.
제1펌핑 기간(T2)에서, "하이"레벨의 액티브 명령(ACT)이 인가되면 제어신호 발생회로(10)로부터 "하이"레벨의 제1펌핑 제어신호(P2)가 발생된다. "하이"레벨의 제1펌핑 제어신호(P2)가 발생되면 캐패시터(C1)에 의해서 노드(A)의 전압이 전압(2VEXT) 레벨로 펌핑된다. 레벨 쉬프터(16)는 제1펌핑 제어신호(P2)에 응답하여 노드(C)를 외부 전원전압(VEXT) 레벨에서 전압(VEXT+VPP) 레벨로 변환한다. NMOS트랜지스터(N1)는 전압(VEXT+VPP) 레벨에 응답하여 온된다. 그러면, 노드(A)와 펌핑 노드(B)사이에 전하 공유가 이루어져 노드들(A, B)의 전압이 각각 1.5VEXT로 된다.
제2펌핑 기간(T3)에서, 제어신호 발생회로(10)로부터 "로우"레벨의 펄스 신호(P2)와 "하이"레벨의 제2펌핑 제어신호(P3)가 발생된다. "하이"레벨의 제2펌핑 제어신호(P3)가 발생되면 캐패시터(C2)에 의해서 펌핑 노드(B)의 전압이 전압(2.5VEXT) 레벨로 펌핑된다. 레벨 쉬프터(18)는 제2펌핑 제어신호(P3)에 응답하여 제어 노드(D)를 외부 전원전압(VEXT) 레벨에서 전압(VEXT+VPP) 레벨로 변환한다. NMOS트랜지스터(N2)는 전압(VEXT+VPP) 레벨에 응답하여 온된다. 그러면, 펌핑 노드(B)와 고전압(VPP) 발생단자사이에 전하 공유가 이루어져 고전압(VPP) 레벨이 펌핑된다.
그런데, 도1에 나타낸 종래의 고전압 발생회로는 파워 다운 명령(PD)이 활성화되면 프리차지 기간(T1)에서와 동일한 제어신호들(P1, P2, P3)이 발생된다. 그러면, 펌핑 노드(B)가 외부 전원전압(VEXT) 레벨이 되고, 제어 노드(D) 또한 외부 전원전압(VEXT) 레벨로 된다. 따라서, NMOS트랜지스터(N2)가 오프되지 않고 계속적으로 온되게 된다. 따라서, 펌핑 노드(B)로부터 고전압(VPP) 발생단자로 전류 흐름이 발생하게 된다.
결과적으로, 종래의 고전압 발생회로는 파워 다운 명령(PD)이 발생되는 경우에 고전압 발생회로에서 소모되는 전류를 줄일 수가 없다.
도3은 본 발명의 고전압 발생회로의 실시예의 구성을 나타내는 것으로, 도1의 구성에 NMOS트랜지스터(N3)를 추가적으로 구비하여 구성되어 있다.
도3에 나타낸 구성들중 도1에 나타낸 구성들과 동일한 구성들의 기능은 도1의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 추가되는 NMOS트랜지스터(N3)의 기능에 대해서만 설명하기로 한다.
NMOS트랜지스터(N3)는 "하이"레벨의 파워 다운 명령(PD)가 발생되면 온되어 제어 노드(D)를 접지전압 레벨로 만든다. 그러면, NMOS트랜지스터(N2)가 오프되고, 이에 따라 펌핑 노드(B)로부터 고전압(VPP) 발생단자로 전류가 흐르지 않게 된다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도4를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리차지 기간(T1), 제1펌핑 기간(T2), 및 제2펌핑 기간(T3)에서의 동작은 도2의 동작 설명을 참고로 하기 바란다.
만일 제2펌핑 기간(T3) 후에 프리차지 기간(T1)에서 파워 다운 명령(PD)가 발생되면, 제어신호들(P1, P2, P3)이 프리차지 기간(T1)에서와 동일하게 발생된다. 그리고, 노드들(A, B, C) 또는 프리차지 기간(T1)에서와 동일하게 외부 전원전압(VEXT) 레벨로 된다. NMOS트랜지스터(N3)는 "하이"레벨의 파워 다운 신호(PD)에 응답하여 온되어 제어 노드(D)를 접지전압(VSS) 레벨로 만든다. 따라서, NMOS트랜지스터(N3)는 오프되고 이에 따라 펌핑 노드(B)로부터 고전압(VPP) 발생단자로 전류가 흐르지 않게 된다.
상술한 바와 같이, 본 발명의 고전압 발생회로는 파워 다운 명령(PD)에 응답하여 NMOS트랜지스터(N3)가 오프됨으로써 NMOS트랜지스터(N3)를 통하여 흐르는 전류 소모가 제거된다. 따라서, 고전압(VPP) 발생단자는 전류 공급이 되지 않아 접지전압(VSS) 레벨로 떨어지게 된다.
도5는 본 발명의 고전압 발생회로를 구비한 반도체 메모리 장치의 구성을 나타내는 블록도로서, 명령어 디코더(100), 고전압 발생회로(110), 및 메모리 셀 어레이로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 디코더(100)는 외부로부터 인가되는 명령 신호(COM)를 디코딩하여 액티브 명령(ACT) 및 파워 다운 명령(PD)을 발생한다. 고전압 발생회로(110)는 액티브 명령(ACT)에 응답하여 펌핑 동작을 수행하여 고전압(VPP)을 발생하고, 파워 다운 명령(PD)에 응답하여 고전압(VPP) 발생단자로 흐르는 전류를 제거한다. 따라서, 도3의 펌핑 노드(B)로부터 고전압(VPP) 발생단자로 흐르는 전류 소모가 제거된다. 메모리 셀 어레이(120)는 고전압(VPP)을 입력하여 워드 라인 드라이버(미도시)에 의해서 워드 라인(미도시)을 구동한다.
도5의 반도체 메모리 장치는 파워 다운 명령을 나타내는 명령 신호가 명령어 디코더로 입력되어 명령어 디코더에 의해서 파워 다운 명령(PD)이 발생되는 것을 나타내었지만, 파워 다운 명령(PD)은 외부로부터 직접적으로 인가될 수도 있다.
상술한 바와 같이 본 발명의 반도체 메모리 장치의 고전압 발생회로는 파워 다운 명령(PD)에 응답하여 전하 전송 트랜지스터인 도3의 NMOS트랜지스터(N2)를 통하여 흐르는 전류가 제거됨으로써 외부 전원전압(VEXT)의 소모가 발생되지 않게 된다.
상술한 실시예예서는 2단으로 펌핑 동작을 수행하는 고전압 발생회로를 이용하여 설명하였지만, 3단 또는 4단으로 펌핑 동작을 수행하는 고전압 발생회로의 경우에도 본 발명의 사상이 적용가능함은 물론이다.
다시 말하면, 펌핑 노드와 전하 전송 트랜지스터를 구비하고, 파워 다운 모드시에 펌핑 노드와 전하 전송 트랜지스터의 게이트가 프리차지 전압으로 프리차지됨으로써 전하 전송 트랜지스터가 온되는 모든 고전압 발생회로에 본 발명의 사상이 적용가능하다.
또한, 상술한 실시예의 고전압 발생회로는 전하 전송 트랜지스터가 NMOS트랜지스터로 구성되는 경우에 파워 다운 명령(PD)이 활성화되면 NMOS트랜지스터의 게이트를 접지전압 레벨로 만드는 것을 나타내었다. 그러나, 전하 전송 트랜지스터가 PMOS트랜지스터로 구성되는 경우에는 파워 다운 명령(PD)이 활성화되면 PMOS트랜지스터의 게이트를 외부 전원전압 레벨로 만드는 것도 가능하다.
그리고, 상술한 실시예의 고전압 발생회로는 프리차지 전압 레벨이 외부 전원전압(VEXT) 레벨이 되나, 프리차지 전압 레벨은 외부 전원전압(VEXT)에서 MOS트랜지스터의 문턱전압을 뺀 전압이 될 수도 있다.
또한, 상술한 실시예의 고전압 발생회로는 외부 전원전압(VEXT)이 전원전압으로 사용되는 구성을 나타내었으나, 외부 전원전압(VEXT)이 전원전압으로 사용되지 않고 외부 전원전압(VEXT)을 이용하여 만들어진 내부 전원전압을 전원전압으로 사용할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 고전압 발생회로는 필요시에 펌핑 노드로부터 고전압 발생단자로 흐르는 전류를 제거함으로써 전류 소모를 줄일 수 있다.
본 발명의 고전압 발생회로를 구비한 반도체 메모리 장치는 파워 다운 모드시에 고전압 발생회로에서 소모되는 전류 소모를 줄일 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 휴대용 기기에 적용되어 외부 전원의 소모를 줄일 수 있다.

Claims (17)

  1. 프리차지 동작시에 제어 노드로 프리차지 전압 레벨이 인가되고, 펌핑 동작시에 상기 제어 노드로 펌핑 제어 전압 레벨이 인가되면 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 스위치; 및
    파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 변환하여 상기 스위치를 오프하는 제어 회로를 구비하는 것을 특징으로 하는 고전압 발생회로.
  2. 제1항에 있어서, 상기 스위치는
    제1NMOS트랜지스터인 것을 특징으로 하는 고전압 발생회로.
  3. 제2항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 온되어 상기 제어 노드를 접지전압 레벨로 만드는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  4. 제1항에 있어서, 상기 스위치는
    PMOS트랜지스터인 것을 특징으로 하는 고전압 발생회로.
  5. 제4항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 상기 제어 노드를 전원전압 레벨로 만드는 것을 특징으로 하는 고전압 발생회로.
  6. 제어 노드의 레벨에 응답하여 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 제1전하 전송 트랜지스터;
    프리차지 동작시에 상기 펌핑 노드 및 상기 제어 노드를 프리차지 전압 레벨로 프리차지하고, 펌핑 동작시에 상기 펌핑 노드를 펌핑하고 상기 제어 노드를 펌핑 제어 전압 레벨로 변환하는 프리차지 및 펌핑 회로; 및
    파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 제어하여 상기 제1전하 전송 트랜지스터를 오프하는 제어 회로를 구비하는 것을 특징으로 하는 고전압 발생회로.
  7. 제6항에 있어서, 상기 제1전하 전송 트랜지스터는
    제1NMOS트랜지스터인 것을 특징으로 하는 고전압 발생회로.
  8. 제7항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 온되어 상기 제어 노드를 접지전압 레벨로 만드는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  9. 제6항에 있어서, 상기 제1전하 전송 트랜지스터는
    PMOS트랜지스터인 것을 특징으로 하는 고전압 발생회로.
  10. 제9항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 상기 제어 노드를 전원전압 레벨로 만드는 것을 특징으로 하는 고전압 발생회로.
  11. 제6항에 있어서, 상기 프리차지 및 펌핑 회로는
    상기 프리차지 동작시에 상기 펌핑 노드 및 적어도 하나의 노드를 상기 프리차지 전압 레벨로 프리차지하는 프리차지 회로;
    상기 펌핑 동작시에 제1펌핑 제어신호에 응답하여 상기 적어도 하나의 노드를 펌핑하는 제1펌핑 회로;
    상기 펌핑 동작시에 상기 적어도 하나의 노드로부터 상기 펌핑 노드로 전하를 전송하기 위한 제2전하 전송 트랜지스터;
    상기 제1펌핑 제어신호에 응답하여 상기 프리차지 동작시에 상기 제2전하 전송 트랜지스터의 게이트로 상기 프리차지 전압 레벨을 인가하고, 상기 펌핑 동작시에 상기 제2전하 전송 트랜지스터의 게이트로 펌핑 제어 전압 레벨을 인가하는 제1레벨 쉬프터;
    상기 펌핑 동작시에 제2펌핑 제어신호에 응답하여 상기 펌핑 노드를 펌핑하는 제2펌핑 회로; 및
    상기 제2펌핑 제어신호에 응답하여 상기 프리차지 동작시에 상기 제1전하 전송 트랜지스터의 게이트로 상기 프리차지 전압 레벨을 인가하고, 상기 펌핑 동작시 에 상기 제1전하 전송 트랜지스터의 게이트로 펌핑 제어 전압 레벨을 인가하는 제2레벨 쉬프터를 구비하는 것을 특징으로 하는 고전압 발생회로.
  12. 외부로부터 인가되는 명령 신호에 응답하여 액티브 명령 및 파워 다운 명령을 발생하는 명령 신호 발생기; 및
    프리차지 동작시에 제어 노드로 프리차지 전압 레벨이 인가되고, 펌핑 동작시에 상기 제어 노드로 펌핑 제어 전압 레벨이 인가되면 온되어 펌핑 노드와 고전압 발생단자사이에 전하를 전송하는 스위치와, 파워 다운 신호에 응답하여 상기 제어 노드의 레벨을 변환하여 상기 스위치를 오프하는 제어 회로를 구비하는 고전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 스위치는
    제1NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 온되어 상기 제어 노드를 접지전압 레벨로 만드는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 스위치는
    PMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제어 회로는
    상기 파워 다운 신호에 응답하여 상기 제어 노드를 전원전압 레벨로 만드는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12항에 있어서, 상기 고전압 발생기는
    프리차지 동작시에 상기 펌핑 노드 및 상기 제어 노드를 프리차지 전압 레벨로 프리차지하고, 펌핑 동작시에 상기 펌핑 노드를 펌핑하고 상기 제어 노드의 레벨을 상기 펌핑 제어 전압 레벨로 변환하는 프리차지 및 펌핑 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2955890B1 (en) * 2009-04-07 2017-06-14 Huawei Technologies Co., Ltd. Improving power efficiency of a line driver
KR101713036B1 (ko) * 2010-11-19 2017-03-08 에스케이하이닉스 주식회사 고전압 발생장치
US9960672B2 (en) * 2013-08-09 2018-05-01 SK Hynix Inc. High voltage generator
JP6632865B2 (ja) * 2015-10-29 2020-01-22 シナプティクス・ジャパン合同会社 昇圧部を有する半導体装置及び昇圧回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020076433A (ko) * 2001-03-28 2002-10-11 삼성전자 주식회사 전압 발생회로 및 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492861B2 (en) * 2000-02-09 2002-12-10 Em Microelectronic-Marin Sa Electronic charge pump device
JP3872927B2 (ja) * 2000-03-22 2007-01-24 株式会社東芝 昇圧回路
US6366158B1 (en) * 2000-12-27 2002-04-02 Intel Corporation Self initialization for charge pumps
KR100399599B1 (ko) * 2001-08-01 2003-09-26 삼성전자주식회사 고전압 발생회로 및 방법
US6714065B2 (en) * 2001-10-26 2004-03-30 Renesas Technology Corp. Semiconductor device including power supply circuit conducting charge pumping operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020076433A (ko) * 2001-03-28 2002-10-11 삼성전자 주식회사 전압 발생회로 및 방법

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