KR20060065364A - 반도체 기억 소자에서의 전하 펌프 및 그의 구동 방법 - Google Patents

반도체 기억 소자에서의 전하 펌프 및 그의 구동 방법 Download PDF

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KR20060065364A
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신윤재
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Abstract

본 발명은 전하 역 공유 현상을 제거할 수 있고, 바디 효과를 제거할 수 있으며, 래치업 현상을 방지할 수 있는 전하 펌프 및 그의 구동 방법을 제공함에 목적이 있다.
본원의 제1 발명에 따른 전하 펌프는, 반도체 기억 소자에 있어서, 제1 및 제2 클럭에 제어되어 입력전압으로 프리차지하기 위한 입력단 스위칭부; 및 제1 및 제2 반전 클럭에 제어되어 펌핑전압을 출력하기 위한 출력단 스위칭부를 포함한다.
반도체 기억 소자, 전하 펌프, 전하 역 공유 현상, 바디 효과, 래치업 현상

Description

반도체 기억 소자에서의 전하 펌프 및 그의 구동 방법{CHARGE PUMP IN SEMICONDUCTOR MEMORY AND ITS DRIVING METHOD}
도 1은 일반적인 고전압 발생 장치의 블럭 구성도,
도 2는 종래 기술에 따른 전하 펌프의 상세 회로도,
도 3은 종래 기술의 전하 펌프에서 전하 역 공유 현상이 일어나게 되는 경우의 클럭 파형도,
도 4는 본 발명에 따른 전하 펌프의 구체 회로도,
도 5는 본 발명에 따른 전하 펌프에 인가되는 클럭 파형도,
도 6은 본 발명에 따른 전하 펌프에 이용되는 클럭 생성 회로 및 파형도, 및
도 7은 전하 펌프를 다단으로 접속한 경우의 출력 전압 비교도이다.
* 도면의 주요 부분에 대한 설명 *
410: 입력단 스위칭부 420: 출력단 스위칭부
430: 제1 프리차징부 440: 제2 프리차징부
450: 바디 효과 방지부 460: 래치업 방지부
본 발명은 반도체 기억 소자의 전하 펌프에 관한 것으로, 구체적으로는 전하 역 공유 현상을 제거할 수 있는 전하 펌프에 관한 기술이다.
반도체 기억 소자의 경우, 외부 전원 전압이 낮아지고 고속 동작이 요구되면서, 워드 라인 전압을 승압시켜 낮은 전압 마진을 확보하고, 메모리 셀로부터 데이터를 센싱하는 속도를 개선하고 있다. 예를 들어, 메모리 셀이 하나의 트랜지스터와 하나의 커패시터로 구성되는 DRAM의 경우 셀 트랜지스터는 PMOS 트랜지스터에 비해 적은 면적을 차지하는 NMOS 트랜지스터로 구성된다. 그런데, NMOS 트랜지스터는 데이터 '0'은 신속히 전달하지만, 데이터 '1'의 경우에는 문턱 전압(VTH) 강하를 보고 전달한다. 따라서 문턱 전압만큼의 손실 없이 완전한 외부 전원 전압(VDD)을 셀에 읽기(read)/쓰기(write)하기 위해서는 외부 전원 전압(VDD)보다 셀 트랜지스터의 문턱 전압(VTH)만큼 더 큰 전압인 고전압(VPP)을 사용한다.
고전압(VPP)은 외부 전원 전압(VDD)보다 높은 전위를 유지하여야 하기 때문에 반도체 기억 소자에서 외부 전원 전압(VDD)을 승압하여 사용한다. 대부분의 DRAM에서 차지 펌프(Charge Pump) 방식을 이용하여 고전압(VPP)을 발생시켜 사용한다.
도 1은 일반적인 고전압 발생 장치의 블럭 구성도이다.
일반적으로 고전 발생 장치는 전하 펌프로부터 출력되는 고전압(Vpp)과 인가되는 기준전압(Vref)의 크기를 비교하여 고전압(Vpp)이 기준전압(Vref)보다 작으면 레벨 검출 신호(VLD)를 출력하는 레벨 검출부(110), 레벨 검출 신호(VLD)에 동작하여 제어신호를 출력하는 오실레이터 및 제어신호발생부(120), 및 제어신호에 따라 출력단에 전하를 공급하는 전하 펌프(130)를 포함한다.
도 2는 종래 기술에 따른 전하 펌프의 상세 회로도이다.
종래 기술에 따른 전하 펌프에 "H"상태의 클럭1(CLK1)이, "L"상태의 클럭2(CLK2)가 인가되면, 제1 피모스 트랜지스터(MP1)과 제2 엔모스 트랜지스터(MN2)가 턴온되고, 제1 엔모스 트랜지스터(MN1)과 제2 피모스 트랜지스터(MP2)가 턴오프된다. 이에 따라 노드1(N1)에 걸리는 [클럭의 "H"상태의 전위(Vcc) + 커패시터1의 전위(ΔV)]가 출력되고, 노드2(N2)에는 입력전압(Vcc)이 인가된다.
역으로, 전하 펌프에 "H"상태의 클럭2(CLK2)가, "L"상태의 클럭1(CLK1)이 인가되면, 제1 엔모스 트랜지스터(MN1)과 제2 피모스 트랜지스터(MP2)가 턴온되고, 제1 피모스 트랜지스터(MP1)과 제2 엔모스 트랜지스터(MN2)가 턴오프된다. 이에 따라 노드1(N1)에 입력전압(Vcc)이 인가되고, 노드2(N2)에 걸리는 [클럭의 "H"상태의 전위(Vcc) + 커패시터1의 전위(ΔV)]가 출력된다.
그런데, 이상적인 경우에 위와 같이 동작할 뿐이고, 종래 기술의 전하 펌프에 따르면, 클럭1 및 클럭2가 도 3과 같이 인가되는 경우에 전하 역 공유 현상(reverse charge sharing)이 발생하여 이득이 저하되는 문제가 있다.
도 3은 종래 기술의 전하 펌프에서 전하 역 공유 현상이 일어나게 되는 경우의 클럭 파형도이다.
도 3(A)과 같이, 클럭1 및 클럭2가 동시에 "H"상태에 놓이면(구간i, ii), 제1 및 제2 엔모스 트랜지스터가 동시에 턴온되기 때문에, [클럭의 "H"상태의 전위(Vcc) + 커패시터1의 전위(ΔV)]가 걸린 노드1 혹은 노드2는 출력측에만 연결되어야 하나, 노드1 및 노드2 모두 입력측과 연결되어 상대적으로 전위가 낮은 입력측으로 전하가 새어나가게 된다.
또는, 도 3(B)과 같이, 클럭1 및 클럭2가 동시에 "L"상태에 놓이면(구간iii, iv), 제1 및 제2 피모스 트랜지스터가 동시에 턴온되기 때문에, [클럭의 "H"상태의 전위(Vcc) + 커패시터1의 전위(ΔV)]만이 출력측에 전달되어야 하나, 상대적으로 전위가 낮은 입력전압 전위가 걸리는 노드까지도 출력측과 연결되어 출력측으로부터 전하가 역으로 흘러 들어오게 된다.
도 3(C)과 같이, 클럭1 및 클럭2가 동시에 천이되는 경우(구간v, vi), 도 3(A)과 같은 현상이 발생하게 된다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 전하 역 공유 현상을 제거할 수 있는 전하 펌프 및 그의 구동 방법을 제공함에 목적이 있다.
또한, 본 발명은 바디 효과를 제거할 수 있는 전하 펌프 및 그의 구동 방법을 제공함에 다른 목적이 있다.
또한, 본 발명은 래치업 현상을 방지할 수 있는 전하 펌프 및 그의 구동 방법을 제공함에 또 다른 목적이 있다.
본원의 제1 발명에 따른 전하 펌프는, 반도체 기억 소자에 있어서, 제1 및 제2 클럭에 제어되어 입력전압으로 프리차지하기 위한 입력단 스위칭부; 및 제1 및 제2 반전 클럭에 제어되어 펌핑전압을 출력하기 위한 출력단 스위칭부를 포함한다.
바람직하게는, 본원의 제1 발명에 따른 전하 펌프는, 상기 입력단 스위칭부를 스위칭하기 위하여 인가되는 제어전압을 대략 상기 입력전압의 범위로 프리차징하기 위한 제1 프리차징부; 및 상기 출력단 스위칭부를 스위칭하기 위하여 인가되는 제어전압을 대략 출력전압의 범위로 프리차징하기 위한 제2 프리차징부를 더 포함한다.
바람직하게는, 본원의 제1 발명에 따른 전하 펌프는, 상기 입력단 스위칭부 내 스위칭 소자의 바디 효과를 제거하기 위한 바디 효과 방지부; 및 상기 출력단 스위칭부 내 스위칭 소자의 래치업 현상을 방지하기 위한 래치업 방지부를 더 포함한다.
또한, 본원의 제2 발명에 따른 전하 펌프의 구동 방법은, 제1 논리상태의 제1 클럭 및 제2 반전 클럭이 인가되면, 노드1을 입력전압의 전위로 프리차징시키고, 제2 논리상태의 제2 클럭 및 제1 반전 클럭이 인가되면, 노드2를 출력전압의 전위로 디스차징시키는 단계; 제2 논리상태의 제1 클럭, 제1 논리상태의 제2 반전 클럭 및 제3 클럭(CLK3)이 인가되면, 노드1을 상기 입력전압보다 높은 소정 전위로 펌핑시키고, 제2 논리상태의 제2 클럭, 제1 논리상태의 제1 반전 클럭 및 제4 클럭이 인가되면, 상기 노드2를 상기 출력전압보다 낮은 소정 전위로 디스차징시키는 단계; 제2 논리상태의 제1 클럭 및 제2 반전 클럭이 인가되면, 노드1을 상기 출력전압의 전위로 디스차징시키고, 제1 논리상태의 제2 클럭 및 제1 반전 클럭이 인가되면, 노드2를 상기 입력전압의 전위로 프리차징시키는 단계; 및 제2 논리상태의 제1 클럭, 제1 논리상태의 제2 반전 클럭 및 제3 클럭이 인가되면, 노드1을 상기 출력전압보다 낮은 소정 전위로 디스차징시키고, 제2 논리상태의 제2 클럭, 제1 논리상태의 제1 반전 클럭 및 제4 클럭이 인가되면, 노드2를 상기 입력전압보다 높은 소정 전위로 펌핑시키는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명에 따른 전하 펌프의 구체 회로도이고, 도 5는 본 발명에 따 른 전하 펌프에 인가되는 클럭 파형도이다.
본 발명에 따른 전하 펌프는 제1 및 제2 클럭에 제어되어 입력전압으로 프리차지하기 위한 입력단 스위칭부(410) 및 제1 및 제2 반전 클럭에 제어되어 펌핑전압을 출력하기 위한 출력단 스위칭부(420)를 포함한다.
입력단 스위칭부(410)는 제1 클럭(CLK1)에 제어되어 입력전압을 노드1(N1)로 전달하기 위한 제1 엔모스 트랜지스터(MN1)와, 제2 클럭(CLK2)에 제어되어 입력전압을 노드2(N2)로 전달하기 위한 제2 엔모스 트랜지스터(MN2)를 포함한다. 여기서, 제1 클럭(CLK1)과 제2 클럭(CLK2)의 제1 논리상태는 시간적으로 분리된다.
출력단 스위칭부(420)는 제2 반전 클럭(/CLK2)에 제어되어 노드1(N1)전압을 출력으로 펌핑하기 위한 제1 피모스 트랜지스터(MP1)와, 제1 반전 클럭(/CLK1)에 제어되어 노드2(N2)전압을 출력으로 펌핑하기 위한 제2 피모스 트랜지스터(MP2)를 포함한다. 여기서, 제1 반전 클럭(/CLK1)과 제2 반전 클럭(/CLK2)의 제2 논리 상태는 시간적으로 분리된다.
도 4에 도시된 본 발명에 따른 전하 펌프의 동작을 도 5의 클럭 파형도를 이용하여 설명하기로 한다.
(구간 I)
"H"상태의 제1 클럭(CLK1), "H"상태의 제2 반전 클럭(/CLK2)이 인가되면, 제1 엔모스 트랜지스터(MN1)가 턴온되고 제1 피모스 트랜지스터(MP1)가 턴오프되어, 노드1(N1)은 입력전압(Vcc)으로 프리차지된다.
그리고, "L"상태의 제2 클럭(CLK2), "L"상태의 제1 반전 클럭(/CLK1)이 인가되면, 제2 엔모스 트랜지스터(MN2)가 턴오프되고 제2 피모스 트랜지스터(MP2)가 턴온되어, 노드2(N2)는 출력전압(Vpp)으로 디스차지된다.
결국, 제2 피모스 트랜지스터(MP2)가 턴온된 상태이므로 출력전압(Vpp)은 충전된다.
(구간 II)
"L"상태의 제1 클럭(CLK1), "H"상태의 제2 반전 클럭(CLK2) 그리고 "H"상태의 제3 클럭(CLK3)이 인가되면, 제1 엔모스 트랜지스터(MN1)가 턴오프되고 제1 피모스 트랜지스터(MP1)가 턴오프된 상태에서, 노드1(N1)은 [클럭의 "H"상태의 전위(Vcc) + 커패시터1(CP1)의 전위(ΔV)]로 펌핑된다.
그리고, "L"상태의 제2 클럭(CLK2), "H"상태의 제1 반전 클럭(/CLK1) 그리고 "L"상태의 제4 클럭(CLK4)이 인가되면, 제2 엔모스 트랜지스터(MN2)가 턴오프되고 제2 피모스 트랜지스터(MP2)가 턴오프된 상태에서, 노드2(N2)는 출력전압(Vpp)-커패시터2의 전위(ΔV)]로 디스차지된다.
결국, 제1 및 제2 피모스 트랜지스터(MP1, MP2)가 턴오프된 상태에서 출력전압은 디스차지된다.
(구간 III)
"L"상태의 제1 클럭(CLK1), "L"상태의 제2 반전 클럭(/CLK2)이 인가되면, 제1 엔모스 트랜지스터(MN1)가 턴오프되고 제1 피모스 트랜지스터(MP1)가 턴온되어, 노드1(N1)은 출력전압(Vpp)으로 디스차지된다.
그리고, "H"상태의 제2 클럭(CLK2), "H"상태의 제1 반전 클럭(/CLK1)이 인가되면, 제2 엔모스 트랜지스터(MN2)가 턴온되고 제2 피모스 트랜지스터(MP2)가 턴오프되어, 노드2(N2)는 입력전압(Vcc)으로 프리차지된다.
결국, 제1 피모스 트랜지스터(MP1)가 턴온된 상태이므로 출력전압(Vpp)은 충전된다.
(구간 IV)
"L"상태의 제1 클럭(CLK1), "H"상태의 제2 반전 클럭(CLK2) 그리고 "L"상태의 제3 클럭(CLK3)이 인가되면, 제1 엔모스 트랜지스터(MN1)가 턴오프되고 제1 피모스 트랜지스터(MP1)가 턴오프된 상태에서, 노드1(N1)은 [출력전압(Vpp)-커패시터2의 전위(ΔV)]로 디스차지된다.
그리고, "L"상태의 제2 클럭(CLK2), "H"상태의 제1 반전 클럭(/CLK1) 그리고 "H"상태의 제4 클럭(CLK4)이 인가되면, 제2 엔모스 트랜지스터(MN2)가 턴오프되고 제2 피모스 트랜지스터(MP2)가 턴오프된 상태에서, 노드2(N2)는 [클럭의 "H"상태의 전위(Vcc) + 커패시터1(CP1)의 전위(ΔV)]로 펌핑된다.
결국, 제1 및 제2 피모스 트랜지스터(MP1, MP2)가 턴오프된 상태에서 출력전압은 디스차지된다.
이후에는 위의 과정을 반복하여 수행하게 된다.
한편, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 전하 펌프는 1단으로 사용될 수 있다.
또한, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 전하 펌프는 다단 접속되어 1단으로 사용되는 경우의 출력전압보다도 고전압을 출력할 수 있다. 이 때에는 각 단마다 입력전압(Vcc)와 출력전압(Vpp)이 상승하기 때문에 각 단의 입력단 스위칭부와 출력단 스위칭부 내 게이트에 인가되는 제어전압을 별개로 프리차징시킬 필요가 있다. 이를 위하여 본 발명의 전하 펌프는 입력단 스위칭부(410) 내 게이트에 인가되는 제어전압을 대략 입력전압의 범위로 프리차징하기 위한 제1 프리차징부(430), 출력단 스위칭부(420) 내 게이트에 인가되는 제어전압을 대략 출력전압의 범위로 프리차징하기 위한 제2 프리차징부(440)를 더 포함할 수 있다.
제1 프리차징부(430)는 제1 엔모스 트랜지스터(MN1)의 게이트와 입력단 사이에 결합된 제3 엔모스 트랜지스터 타입 다이오드(MN3), 제2 엔모스 트랜지스터(MN2)의 게이트와 입력단 사이에 결합된 제5 엔모스 트랜지스터 타입 다이오드(MN5), 제2 클럭(CLK2)에 스위칭되고 제1 엔모스 트랜지스터(MN1)의 게이트와 입력단 사이에 결합된 제4 엔모스 트랜지스터(MN4), 및 제1 클럭(CLK1)에 스위칭되고 제2 엔모스 트랜지스터(MN2)의 게이트와 입력단 사이에 결합된 제6 엔모스 트랜지스터(MN6)를 포함한다.
제2 프리차징부(440)는 제1 피모스 트랜지스터(MP1)의 게이트와 출력단 사이에 결합된 제3 피모스 트랜지스터 타입 다이오드(MP3), 제2 피모스 트랜지스터(MP2)의 게이트와 입력단 사이에 결합된 제5 피모스 트랜지스터 타입 다이오드(MP5), 제2 반전 클럭(/CLK2)에 스위칭되고 제1 피모스 트랜지스터(MP1)의 게이트와 출력단 사이에 결합된 제4 피모스 트랜지스터(MP4), 및 제1 반전 클럭(/CLK1)에 스위칭되고 제2 피모스 트랜지스터(MP2)의 게이트와 출력단 사이에 결합된 제6 피모스 트랜지스터(MP6)를 포함한다.
(초기 상태에서의 게이트 노드 프리차징 동작)
일실시예에 따르면, 제3 엔모스 트랜지스터 타입 다이오드(MN3)의 동작에 따라 엔게이트 노드1(GN1)에 초기값(Vcc-Vtn)이 인가되고, 마찬가지로 제5 엔모스 트랜지스터 타입 다이오드(MN5)의 동작에 따라 엔게이트 노드2(GN2)에 초기값(Vcc-Vtn)이 인가된다.
그리고, 제3 피모스 트랜지스터 타입 다이오드(MP3)의 동작에 따라 피게이트 노드1(GP1)에 초기값(Vpp+Vtp)이 인가되고, 마찬가지로 제5 피모스 트랜지스터 타입 다이오드(MP5)의 동작에 따라 피게이트 노드2(GP2)에 초기값(Vpp+Vtp)이 인가된다.
(동작 상태에서의 게이트 노드 프리차징 동작)
엔게이트 노드1,2(GN1,2)가 Vcc-Vtn으로 프리차징되고, 피게이트 노드 1,2(GP1,2)가 Vpp+Vtp으로 프리차징된 상태에서, "H"상태의 제1 클럭(CLK1), "L"상태의 제1 반전 클럭(/CLK1), "H"상태의 제2 클럭(CLK2) 및 "L"상태의 제2 반전 클럭(/CLK2)이 각각 인가되면 각각의 게이트 노드는 다음과 같이 프리차징된다.
즉, "H"상태의 제1 클럭(CLK1)이 인가되면 엔게이트 노드1(GN1)과 접속된 제6 엔모스 트랜지스터(MN6)가 턴온되어 엔게이트 노드2(GN2)는 입력전압(Vcc)으로 프리차징되고, 마찬가지로 "H"상태의 제2 클럭(CLK2)이 인가되면 엔게이트 노드2(GN2)와 접속된 제4 엔모스 트랜지스터(MN4)가 턴온되어 엔게이트 노드1(GN1)은 입력전압(Vcc)으로 프리차징된다.
또한, "L"상태의 제1 반전 클럭(/CLK1)이 인가되면 피게이트 노드1(GP1)과 접속된 제6 피모스 트랜지스터(MP6)가 턴온되어 피게이트 노드2(GP2)는 출력전압(Vpp)으로 프리차징되고, 마찬가지로 "L"상태의 제2 반전 클럭(/CLK2)이 인가되면 피게이트 노드2(GP2)와 접속된 제4 피모스 트랜지스터(MP4)가 턴온되어 피게이트 노드1(GP1)은 출력전압(Vpp)으로 프리차징된다.
한편, 본 발명은 여기에 기재된 관점의 범위로 제한되는 것은 아니지만, 일실시예에 따르면, 본 발명의 전하 펌프는 입력단 스위칭부(410)의 바디 효과를 제거하기 위한 바디 효과 방지부(450) 및 출력단 스위칭부(420)의 래치업 현상을 방지하기 위한 래치업 방지부(460)를 더 포함할 수 있다.
바디 효과 방지부(450)는 제4 클럭에 의해 스위칭되고 노드1(N1)에 드레인이, 제1 엔모스 트랜지스터(MN1)의 서브스트레이트에 소스가 각각 접속되는 제1 바 디 트랜지스터(MB1)와, 제3 클럭(CLK3)에 의해 스위칭되고 노드2(N2)에 드레인이, 제2 엔모스 트랜지스터(MN2)의 서브스트레이트에 소스가 각각 접속되는 제2 바디 트랜지스터(MB2)를 포함한다. 이 때, 제1 바디 트랜지스터(MB1)의 소스측은 제3 엔모스 트랜지스터 타입 다이오드(MN3) 및 제4 엔모스 트랜지스터(MN4)의 서브스트레이트에도 접속될 수 있으나, 본 발명이 여기에 기재된 관점의 범위로 제한되는 것은 아니다. 또한, 제2 바디 트랜지스터(MB2)의 소스측은 제5 엔모스 트랜지스터 타입 다이오드(MN5) 및 제6 엔모스 트랜지스터(MN4)의 서브스트레이트에도 접속될 수 있으나, 본 발명이 여기에 기재된 관점의 범위로 제한되는 것은 아니다.
일실시예에 따르면, 제3 클럭(CLK3)이 "H", 제4 클럭(CLK4)이 "L"로 천이되면, 제1 바디 트랜지스터(MB1)가 턴오프되고, 제2 바디 트랜지스터(MB2)가 턴온된다. 이에 따라 노드2(N2)에 걸린 낮은 전압이 제2 바디 트랜지스터(MB2)를 통해 제1, 2, 4, 6 엔모스 트랜지스터와 제3 및 제5 엔모스 트랜지스터 타입 다이오드의 벌크에 인가될 수 있다. 이후 제2 클럭이 "H"상태로 천이되면 제2 엔모스 트랜지스터가 턴온되고 제2 엔모스 트랜지스터의 소스와 벌크가 동일 전위에 놓이게 되어 바디 효과(body effect)가 제거될 수 있다.
제3 클럭(CLK3)이 "L", 제4 클럭(CLK4)이 "H"로 천이되는 경우에도 위와 동일한 방식으로 동작하여 바디 효과가 제거될 수 있다.
여기서, 제3 클럭(CLK3)과 제4 클럭(CLK4)의 위상은 서로 반전 관계에 있고, 제1 클럭(CLK1)과 제2 클럭(CLK2)의 천이로 인하여 노드1(N1) 및 노드2(N2)에 걸리 는 전압이 안정화된 이후 소정의 시점에서 천이될 수 있다. 도 6은 본 발명에 따른 전하 펌프에 이용되는 클럭 생성 회로 및 파형도이다.
도 6에 도시된 클럭1 및 클럭2를 각각 도 4 및 도 5의 제1 클럭 및 제2 클럭으로 이용할 수 있다.
한편, 본 발명의 일실시예에 따른 래치업 방지부(460)는 제4 클럭에 의해 스위칭되고 노드1(N1)에 소스가, 제1 피모스 트랜지스터의 서브스트레이트에 드레인이 각각 접속되는 제3 바디 트랜지스터(MB3)와, 제3 클럭에 의해 스위칭되고 노드2(N2)에 소스가, 제2 피모스 트랜지스터의 서브스트레이트에 드레인이 각각 접속되는 제4 바디 트랜지스터(MB4)를 포함한다. 이 때, 제3 바디 트랜지스터(MB3)의 드레인측은 제3 피모스 트랜지스터 타입 다이오드(MP3) 및 제4 피모스 트랜지스터(MP4)의 서브스트레이트에도 접속될 수 있으나, 본 발명이 여기에 기재된 관점의 범위로 제한되는 것은 아니다. 또한, 제4 바디 트랜지스터(MB4)의 드레인측은 제5 피모스 트랜지스터 타입 다이오드(MP5) 및 제6 피모스 트랜지스터(MP6)의 서브스트레이트에도 접속될 수 있으나, 본 발명이 여기에 기재된 관점의 범위로 제한되는 것은 아니다.
일실시예에 따르면, 제3 클럭(CLK3)이 "H", 제4 클럭(CLK4)이 "L"로 천이되면, 제3 바디 트랜지스터(MB3)가 턴온되고, 제4 바디 트랜지스터(MB4)가 턴오프된다. 이에 따라 노드1(N1)에 걸린 높은 전압이 제3 바디 트랜지스터(MB3)를 통해 제1, 2, 4, 6 피모스 트랜지스터와 제3 및 제5 피모스 트랜지스터 타입 다이오드의 벌크에 인가되고, 이에 따라 래치업(latch up) 현상을 방지할 수 있다.
제3 클럭(CLK3)이 "L", 제4 클럭(CLK4)이 "H"로 천이되는 경우에도 위와 동일한 방식으로 동작하여 래치업 현상을 방지할 수 있다.
도 7은 전하 펌프를 다단으로 접속한 경우의 출력 전압 비교도로서, 본 발명에 따른 전하 펌프는 바디 효과가 제거될 수 있기 때문에 출력 전압의 효율이 상대적으로 높을 수 있다는 것을 시사하고 있다.
한편, 도 4에 도시된 모든 엔모스 트랜지스터와 피모스 트랜지스터를 서로 교체함으로써 음전압 발생 회로에 이용될 수 있다는 것은 당업자에게 자명하므로 이에 대한 설명은 생략하기로 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 전하 펌프의 동작을 프리차징 동작과 펌핑 동작을 시간적으로 분리하여 수행함으로써 전하 역 공유 현상을 방지할 수 있고, 이에 따라 높은 펌핑 이득과 전력 효율을 얻을 수 있다.

Claims (14)

  1. 반도체 기억 소자에 있어서,
    제1 및 제2 클럭에 제어되어 입력전압으로 프리차지하기 위한 입력단 스위칭부; 및
    제1 및 제2 반전 클럭에 제어되어 펌핑전압을 출력하기 위한 출력단 스위칭부
    를 포함하기 위한 전하 펌프.
  2. 제1항에 있어서,
    상기 입력단 스위칭부를 스위칭하기 위하여 인가되는 제어전압을 대략 상기 입력전압의 범위로 프리차징하기 위한 제1 프리차징부; 및
    상기 출력단 스위칭부를 스위칭하기 위하여 인가되는 제어전압을 대략 출력전압의 범위로 프리차징하기 위한 제2 프리차징부
    를 더 포함하는 전하 펌프.
  3. 제2항에 있어서, 상기 입력단 스위칭부는,
    상기 제1 클럭에 제어되어 상기 입력전압을 노드1로 전달하기 위한 제1 엔모 스 트랜지스터; 및
    상기 제2 클럭에 제어되어 상기 입력전압을 노드2로 전달하기 위한 제2 엔모스 트랜지스터를 포함하고,
    상기 제1 클럭과 제2 클럭의 제1 논리상태 구간은 시간적으로 분리되는 전하 펌프.
  4. 제2항에 있어서, 상기 출력단 스위칭부는,
    상기 제2 반전 클럭에 제어되어 상기 노드1에 걸리는 전압을 출력으로 펌핑하기 위한 제1 피모스 트랜지스터; 및
    상기 제1 반전 클럭에 제어되어 상기 노드2에 걸리는 전압을 출력으로 펌핑하기 위한 제2 피모스 트랜지스터를 포함하고,
    상기 제1 반전 클럭과 제2 반전 클럭의 제2 논리상태 구간은 시간적으로 분리되는 전하 펌프.
  5. 제3항에 있어서, 상기 제1 프리차징부는,
    상기 제1 엔모스 트랜지스터의 게이트와 입력단 사이에 결합된 제3 엔모스 트랜지스터 타입 다이오드;
    상기 제2 엔모스 트랜지스터의 게이트와 입력단 사이에 결합된 제5 엔모스 트랜지스터 타입 다이오드;
    상기 제2 클럭에 스위칭되고 상기 제1 엔모스 트랜지스터의 게이트와 입력단 사이에 결합된 제4 엔모스 트랜지스터; 및
    상기 제1 클럭에 스위칭되고 상기 제2 엔모스 트랜지스터의 게이트와 입력단 사이에 결합된 제6 엔모스 트랜지스터
    를 포함하는 전하 펌프.
  6. 제4항 또는 제5항에 있어서, 상기 제2 프리차징부는,
    상기 제1 피모스 트랜지스터의 게이트와 출력단 사이에 결합된 제3 피모스 트랜지스터 타입 다이오드;
    상기 제2 피모스 트랜지스터의 게이트와 입력단 사이에 결합된 제5 피모스 트랜지스터 타입 다이오드;
    상기 제2 반전 클럭에 스위칭되고 상기 제1 피모스 트랜지스터의 게이트와 출력단 사이에 결합된 제4 피모스 트랜지스터; 및
    상기 제1 반전 클럭에 스위칭되고 상기 제2 피모스 트랜지스터의 게이트와 출력단 사이에 결합된 제6 피모스 트랜지스터
    를 포함하는 전하 펌프.
  7. 제6항에 있어서,
    상기 입력단 스위칭부 내 스위칭 소자의 바디 효과를 제거하기 위한 바디 효과 방지부; 및
    상기 출력단 스위칭부 내 스위칭 소자의 래치업 현상을 방지하기 위한 래치업 방지부
    를 더 포함하는 전하 펌프.
  8. 제7항에 있어서, 상기 바디 효과 방지부는,
    제4 클럭에 의해 스위칭되고 상기 노드1에 드레인이, 상기 제1 엔모스 트랜지스터의 서브스트레이트에 소스가 각각 접속되는 제1 바디 트랜지스터; 및
    제3 클럭에 의해 스위칭되고 상기 노드2에 드레인이, 상기 제2 엔모스 트랜지스터의 서브스트레이트에 소스가 각각 접속되는 제2 바디 트랜지스터
    를 포함하는 전하 펌프.
  9. 제8항에 있어서,
    상기 제3 클럭과 제4 클럭의 위상은 서로 반전 관계에 있고, 상기 제1 클럭과 제2 클럭의 천이로 인하여 상기 노드1 및 노드2에 걸리는 전압이 안정화된 이후 소정의 시점에서 천이되는 전하 펌프.
  10. 제9항에 있어서,
    상기 제1 바디 트랜지스터의 소스측은 상기 제3 엔모스 트랜지스터 타입 다이오드 및 제4 엔모스 트랜지스터의 서브스트레이트에 접속되고, 상기 제2 바디 트랜지스터의 소스측은 상기 제5 엔모스 트랜지스터 타입 다이오드 및 제6 엔모스 트랜지스터의 서브스트레이트에 접속되는 전하 펌프.
  11. 제8항에 있어서, 상기 래치업 방지부는,
    상기 제4 클럭에 의해 스위칭되고 상기 노드1에 소스가, 상기 제1 피모스 트랜지스터의 서브스트레이트에 드레인이 각각 접속되는 제3 바디 트랜지스터; 및
    상기 제3 클럭에 의해 스위칭되고 상기 노드2에 소스가, 상기 제2 피모스 트랜지스터의 서브스트레이트에 드레인이 각각 접속되는 제4 바디 트랜지스터
    를 포함하는 전하 펌프.
  12. 제11항에 있어서,
    상기 제3 바디 트랜지스터의 드레인측은 상기 제3 피모스 트랜지스터 타입 다이오드 및 제4 피모스 트랜지스터의 서브스트레이트에 접속되고,
    상기 제4 바디 트랜지스터의 드레인측은 상기 제5 피모스 트랜지스터 타입 다이오드 및 제6 피모스 트랜지스터의 서브스트레이트에 접속되는 전하 펌프.
  13. 제1 논리상태의 제1 클럭 및 제2 반전 클럭이 인가되면, 노드1을 입력전압의 전위로 프리차징시키고, 제2 논리상태의 제2 클럭 및 제1 반전 클럭이 인가되면, 노드2를 출력전압의 전위로 디스차징시키는 단계;
    제2 논리상태의 제1 클럭, 제1 논리상태의 제2 반전 클럭 및 제3 클럭(CLK3)이 인가되면, 노드1을 상기 입력전압보다 높은 소정 전위로 펌핑시키고, 제2 논리상태의 제2 클럭, 제1 논리상태의 제1 반전 클럭 및 제4 클럭이 인가되면, 상기 노드2를 상기 출력전압보다 낮은 소정 전위로 디스차징시키는 단계;
    제2 논리상태의 제1 클럭 및 제2 반전 클럭이 인가되면, 노드1을 상기 출력전압의 전위로 디스차징시키고, 제1 논리상태의 제2 클럭 및 제1 반전 클럭이 인가되면, 노드2를 상기 입력전압의 전위로 프리차징시키는 단계; 및
    제2 논리상태의 제1 클럭, 제1 논리상태의 제2 반전 클럭 및 제3 클럭이 인가되면, 노드1을 상기 출력전압보다 낮은 소정 전위로 디스차징시키고, 제2 논리상태의 제2 클럭, 제1 논리상태의 제1 반전 클럭 및 제4 클럭이 인가되면, 노드2를 상기 입력전압보다 높은 소정 전위로 펌핑시키는 단계
    를 포함하는 전하 펌프의 구동 방법.
  14. 제13항에 있어서,
    상기 제1 클럭과 제2 클럭의 제1 논리상태 구간은 시간적으로 분리되고,
    상기 제3 클럭과 제4 클럭의 위상은 서로 반전 관계에 있으며, 상기 제1 클럭과 제2 클럭의 천이로 인하여 상기 노드1 및 노드2에 걸리는 전압이 안정화된 이후 소정의 시점에서 천이되는 전하 펌프의 구동 방법.
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* Cited by examiner, † Cited by third party
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US10873258B1 (en) 2019-06-19 2020-12-22 SK Hynix Inc. Semiconductor device including charge pump circuit

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