KR100870429B1 - 내부 전압 생성 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 내 내부적으로 전원 전압을 승압하여 고전압을 생성할 때 고전압 발생 회로의 크기를 늘리지 않으면서 승압에 필요한 시간을 줄일 수 있도록 승압 능력이 향상된 내부 전압 발생 회로를 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 제 1 인에이블 신호에 대응하여 제 1 제어 펄스를 생성하기 위한 제 1 고전압 발진부, 소스 고전압을 이용하여 제 1 제어 펄스의 레벨을 승압시킨 고전압 제어 펄스를 생성하기 위한 레벨 시프터, 및 고전압 제어 펄스를 이용하여 외부에서 공급된 전원 전압을 승압하여 고전압을 생성할 수 있는 제 1 고전압 발생부를 포함하는 것을 특징으로 한다. 따라서, 본 발명은 전원 전압을 소스 고전압을 이용하여 승압함으로써 고전압을 생성하는 고전압 생성 회로에 있어서 승압 능력을 향상시켜 고전압 생성 회로의 크기를 늘리지 않으면서 고전압의 목표 값까지 승압하는 데 필요한 시간을 줄일 수 있어 고집적화를 가능하게 한다.
반도체, 고전압, 내부 전압, 발진기, 전압 감지기, 메모리 장치

Description

내부 전압 생성 회로{INTERNAL VOLTAGE GENERATING CIRCUIT}
본 발명은 반도체 메모리 장치 내 내부 전압 발생 회로에 관한 것으로, 특히 공급된 전원 전압을 승압시켜 반도체 내부에서 사용할 고전압을 생성하는 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
특히, 반도체 메모리 장치의 고집적화 추세에 따라 회로를 설계함에 있어서 서브-마이크론(sub-micron)급 이하의 디자인 규칙(design-rule)이 적용되고 있어, 반도체 메모리 장치 내 회로를 구성하는 각 소자들의 크기는 극 미세화되어 가고 있다. 한편, 반도체 메모리 장치가 채용되는 시스템은 중앙 처리 장치(CPU)의 동작 주파수가 더욱 높아짐에 따라, 반도체 메모리 장치 역시 고 주파수 동작 환경에서 동작할 수 있도록 설계된다. 이와 같이 각 소자들의 크기가 극 미세화되면서 고 주파수 동작이 이루어지도록 하기 위해서는, 기본적으로 전원 전압이 점차 낮아질 수밖에 없다. 예를 들면, 현재 및 차세대 메모리로 각광을 받고 있는 DDR3(Double Data Rate, version 3) 이상의 성능을 가진 동기식(synchronous) 반도체 메모리 장치에서는 1.5V(Volt) 이하의 전원 전압이 적용된다.
이와 같이, 차세대 반도체 메모리 장치의 전원 전압이 점차 낮아지고 전자장치 및 반도체 메모리 장치 내에는 다양한 동작을 지원하기 위한 서로 다른 전압레벨을 가지는 내부 전압들이 필요해 짐에 따라, 이를 모두 외부로부터 입력 받기 힘들 뿐 아니라 비효율적이기 때문에 반도체 메모리 장치는 공급되는 전원 전압을 생성하는 내부 전원 발생기를 포함한다. 이러한 내부 전압 발생기는 외부로부터 입력된 전원 전압의 레벨에 대응하여 내부 전압을 생성하게 되는데, 입력된 전원 전압과 동일한 레벨의 내부 전압을 생성하는 경우와, 입력된 전원 전압의 레벨과 다른 레벨(예를 들면, 1/2, 1/4, 혹은 2 배 등)을 가지는 내부 전압을 생성하는 경우가 있다.
내부 전압 발생기 중 특히 온-칩(on-chip)상에 탑재되는 고전압 발생 회로의 중요성이 더욱 크게 부각되고 있다. 고전압 발생 회로는 전원 전압 이상의 고전압(high voltage)을 발생시키는 회로로서, 주로 반도체 메모리 장치 내 단위 셀에 연결된 워드 라인(word line, WL)을 구동하기 위해 채용되고 있고, 또한 데이터 출력 버퍼의 구동 전원(driving power)으로 사용하기 위해 채용된다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 기준 전압 발생부(110), 고전압 감지부(120), 고전압 발진부(130), 고전압 발생부(140), 및 셀 트랜지스터(150)를 포함한다. 여기서, 셀 트랜지스터(150)는 데이터를 저장하기 위한 단위 셀에 포함된 것으로 워드 라인에 연결되어 단위 셀 내에 저장된 데이터를 출력하거나 단위 셀 내로 데이터를 저장할 때 스위치 역할을 한다. 여기서는 반도체 메모리 장치는 각각의 내부 동작에 맞는 다양한 레벨을 가진 내부 전원이 필요하고, 고전압 역시 반도체 내부의 여러 곳에 사용되지만 대표적으로 사용되는 곳을 예로 들어 설명한다.
외부로부터 전원 전압(VDD)이 공급된 후, 고전압 감지부(120)는 고전압 발생부(140)에서 생성된 고전압(VPP)을 감지하여 일정 기준에 미치지 못하면 고전압 발생부(140)를 활성화하기 위한 고전압 인에이블 신호(VPPE)를 출력한다. 고전압 인에이블 신호(VPPE)를 입력 받은 고전압 발진부(130)는 일정한 주기를 가지는 제어펄스(P1, P2)를 출력하고, 고전압 발생부(140)는 제어펄스(P1, P2)에 대응하여 고전압(VPP)을 생성한다. 또한, 기준 전압 발생기 회로(110)는 안정적 레벨을 가지는 기준 전압(VREF)를 생성하여 고전압 감지부(120)로 공급하고, 고전압 감지부(120)는 기준 전압(VREF)을 입력 받아 고전압 발생부(140)에서 출력된 고전압(VPP)과 비교하여 고전압(VPP)의 레벨이 일정 기준에 미치지는 지를 판단한다.
구체적으로 살펴보면, 기준 전압 발생부(110)는 반도체 메모리 장치의 내부 전압 발생 회로의 기본이 되는 회로로서 항상 안정적인 레벨(예를 들어, 0.8V 레벨)을 가지는 기준전압(VREF)을 생성한다. 이렇게 생성된 기준 전압(VREF)은 고전 압 감지부(120)로 입력되는데, 고전압 감지부(120)는 기준 전압(VREF)과 고전압(VPP)의 전압 레벨을 감지하여 고전압 인에이블 신호(VPPE)를 출력한다. 즉, 고전압(VPP)을 분압(dividing)하여 기준 전압(VREF)과 비교한 후 기준 전압(VREF)보다 높으면 고전압 인에이블 신호(VPPE)를 논리 로우 레벨로 출력하여 고전압 발진부(130)가 동작하지 않게 하고, 기준 전압(VREF)보다 낮으면 고전압 인에이블 신호(VPPE)를 논리 하이 레벨로 출력하여 고전압 발진부(130)가 동작하게 한다.
고전압 발진부(130)는 고전압 감지부(120)의 출력인 고전압 인에이블 신호(VPPE)를 입력 받는데, 고전압 인에이블 신호(VPPE)가 논리 로우 레벨이면 내부에 포함된 발진 회로(oscillator)를 동작하지 않게 한다. 즉, 고전압 발진부(130)에서 출력되는 제 1 제어 신호(P1)가 논리 로우 레벨로 고정된다. 이때, 제 2 제어신호(P2)는 논리 하이 레벨로 고정된다. 반대로, 고전압 발진부(130)는 고전압 감지부(120)의 출력인 고전압 인에이블 신호(VPPE)가 논리 하이 레벨이면 발진 회를 동작시켜 일정 주기를 가지는 펄스 형태의 제 1 및 제 2 제어 신호(P1, P2)를 출력한다.
이렇게 일정 주기를 갖는 펄스 형태의 제 1 및 제 2 제어 신호(P1, P2)를 입력 받는 고전압 발생부(140)는 외부로부터 전원 전압(VDD)을 공급받아 내부에 포함된 펌핑 캐패시터들을 동작시켜 고전압(VPP)의 레벨을 상승시킨다. 물론, 제 1 제어 신호(P1)가 주기를 갖지 않고 논리 로우 레벨로 고정되면 고전압 발생부(140)는 더 이상 동작하지 않는다. 결국 고전압(VPP)의 레벨이 낮으면 도 1에 도시된 고전압 감지부(120), 고전압 발진부(130), 및 고전압 발생부(140)가 동작하여 전원 전 압(VDD)이 고전압 발생부(140) 내 펌핑 캐패시터에 의해 승압되어 고전압(VPP)의 레벨을 상승시킨다.
도 2는 도 1에 도시된 고전압 발생부(140)를 설명하기 위한 회로도이다.
도시된 바와 같이, 고전압 발생부(140)는 고전압 발진부(130)에서 출력된 제어 신호(P1, P2)를 반전하기 위한 인버터(142A, 142B), 승압 동작을 위한 펌핑 캐패시터(CO, C1), 및 전원 전압(VDD)을 바탕으로 고전압(VPP)을 생성한 뒤 출력하기 위한 고전압 출력부(144)를 포함한다. 구체적으로, 고전압 출력부(144)는 고전압(VPP)을 전달하기 위한 제 1~2 모스 트랜지스터(M1, M2) 승압을 위한 전류원 역할을 하는 제 3~5 트랜지스터(M3~M5)를 포함한다.
자세한 동작을 살펴보면, 초기 고전압(VPP) 출력 노드는 전원 전압(VDD)의 공급에 의해 (VDD-Vt) 만큼의 레벨로 초기화된다. 아울러, B1 및 B2 노드도 전원 전압(VDD)의 공급에 의해 (VDD-Vt)만큼의 레벨로 초기화된다. 설명의 편의상, 고전압(VPP) 출력 노드와 B1 및 B2 노드는 트랜지스터의 문턱 전압(Vt)을 고려하지 않고 전원 전압(VDD)의 레벨로 초기화되어 있다고 가정한다.
제 1 제어 신호(P1)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면 인버터의 출력인 A1 노드는 논리 로우 레벨에서 논리 하이 레벨로 천이하고, 이때 B1 노드는 펌핑 캐패시터(C0)의 동작에 의해 초기 레벨에 있던 전원 전압(VDD)의 레벨에서 두 배의 전원 전압 레벨(2*VDD)로 상승한다. 제 1 제어 신호와 반대의 위상을 가지는 제 2 제어 신호(P2)로 인하여, B2 노드는 초기 전원 전압(VDD)의 레벨을 유지하고 있으므로 제 1 모스 트랜지스터(M1)를 턴온시켜 두 배의 전원 전압 레 벨(2*VDD)을 고전압(VPP) 출력 노드에 전달한다.
마찬가지로, 제 2 제어 신호(P2)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면 인버터의 출력인 A2 노드는 논리 로우 레벨에서 논리 하이 레벨로 천이하고, 이때 B2 노드는 펌핑 캐패시터(C1)의 동작에 의해 전원 전압(VDD)의 레벨에서 두 배의 전원 전압 레벨(2*VDD)로 상승한다. 제 1 제어 신호(P1)는 제 2 제어 신호(P2)와 반대 위상을 가지므로 B1 노드는 두 배의 전원 전압 레벨(2*VDD)에서 다시 전원 전압(VDD) 레벨로 떨어져 제 2 모스 트랜지스터(M2)를 턴온시켜 두 배의 전원 전압 레벨(2*VDD)을 고전압(VPP) 출력 노드에 전달한다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 그래프이다.
도시된 바와 같이, 전원 전압(VDD)의 입력 후 고전압(VPP)이 생성되는 모습을 보여주고 있다. 반도체 메모리 장치의 초기 동작시 전원 전압(VDD)도 낮은 레벨에서 출발하여 목표 레벨까지 상승하듯, 고전압(VPP) 역시 펌핑 캐패시터를 통해 전원 전압(VDD)이 반복적으로 승압되어 초기 낮은 레벨에서 고전압(VPP) 목표 전압 값까지 상승함을 보인다. 즉, 계속된 펌핑 동작에 의해 반도체 메모리 장치의 고전압(VPP) 출력 노드를 충전하면서 고전압 목표 전압 값까지 상승한다.
이러한 동작은 Q=CV의 특성을 가진 펌핑 캐패시터(C0, C1)가 고전압(VPP) 출력 노드에 연결된 반도체 메모리 장치 내 각종 로드(Load)의 캐패시턴스에 비해 상대적으로 작은 캐패시턴스를 가지고 있으므로 여러 번의 펌핑 동작을 수행하여야만 원하는 고전압(VPP) 목표 전압 값까지 고전압(VPP) 출력 노드의 전압 레벨을 끌어 올릴 수 있다. 반도체 메모리 장치의 실제 동작에서 전원 전압(VDD)의 입력 후 고전압(VPP)이 목표 전압 값까지 충전되기까지 오랜 시간을 기다릴 수 없으므로 일정 시간 내에 고전압(VPP)을 목표 전압 값까지 도달시키기 위해서는 펌핑 캐패시터(C0, C1)의 캐패시턴스를 크게 해야 하고 이는 크기를 상당히 크게 디자인 하여야 함을 의미한다. 이는 반도체 메모리 장치의 전체 사이즈가 커져 고집적 반도체 메모리 장치를 설계함에 있어 나쁜 영향을 끼친다.
본 발명은 반도체 메모리 장치 내 내부적으로 전원 전압을 승압하여 고전압을 생성할 때 고전압 발생 회로의 크기를 늘리지 않으면서 승압에 필요한 시간을 줄일 수 있도록 승압 능력을 향상시켜 고속으로 동작하고 고 집적된 반도체 메모리 장치를 지원할 수 있는 내부 전압 발생 회로를 제공하는 데 그 특징이 있다.
본 발명은 제 1 인에이블 신호에 대응하여 제 1 제어 펄스를 생성하기 위한 제 1 고전압 발진부, 소스 고전압을 이용하여 제 1 제어 펄스의 레벨을 승압시킨 고전압 제어 펄스를 생성하기 위한 레벨 시프터, 및 고전압 제어 펄스를 이용하여 외부에서 공급된 전원 전압을 승압하여 고전압을 생성할 수 있는 제 1 고전압 발생부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 소스 고전압에 대응하는 레벨을 가진 고전압 제어 펄스를 사용하여 외부에서 공급되는 전원 전압을 승압시켜 고전압을 생성하기 위한 제 1 고전압 발생 회로, 전원 전압을 승압하여 소스 고전압을 생성하기 위한 제 2 고전압 발생 회로, 소스 고전압을 이용해서 제 1 고전압 발생 회로 내 제 1 제어 펄스를 승압하여 고전압 제어 펄스를 생성하기 위한 레벨 시프터, 및 고전압을 단위 셀과 연결된 워드 라인으로 공급하기 위한 워드 라인 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
전원 전압을 입력받아 승압시켜 내부 동작에 필요한 고전압을 생성하는 전자 장치 및 반도체 메모리 장치 내에 포함된 내부 전압 발생 회로에서 전원 전압의 인가 후 고전압을 생성하는데 시간을 줄이기 위해서는 보다 큰 캐패시턴스를 가진 캐패시터가 필요하여 반도체 메모리 장치의 전체 크기가 커지는 단점이 있었다. 이를 극복하기 위해 본 발명에서는 고전압 발생 회로의 크기를 늘리지 않으면서 승압에 필요한 시간을 줄일 수 있도록 승압 능력을 향상시키기 위해 승압을 위한 펌프의 제어 신호를 승압시켜 입력하였다. 구체적으로, 본 발명은 승압을 제어하는 펄스의 레벨을 높여 반도체 메모리 장치 내 포함된 고전압 발생부 내 캐패시터로 입력하여 고전압의 목표 값까지 승압하는 데 필요한 시간을 줄이고 고전압(VPP)의 레벨이 하강하더라도 빠른 회복이 가능하게 한다.
본 발명에 따른 반도체 메모리 장치는 전원 전압을 승압하여 고전압을 생성하는 고전압 생성 회로에 있어서 승압 능력을 향상시켜 고전압 생성 회로의 크기를 늘리지 않으면서 고전압의 목표 값까지 승압하는 데 필요한 시간을 줄일 수 있어 고집적화를 가능하게 한다.
또한, 본 발명에 따른 반도체 메모리 장치는 초기 동작시 고전압의 레벨을 빠르게 안정화할 수 있어 전체적인 동작 속도를 개선할 수 있으며, 고전압의 레벨이 하강하더라도 빠른 회복이 가능하여 내부의 여러 동작들의 신뢰성을 높일 수 있고 안정적인 동작을 보장할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 기준 전압 발생부(410), 제 1 고전압 감지부(420), 제 1 고전압 발진부(430), 제 1 고전압 발생부(440), 셀 트랜지스터(450), 레벨 시프터(490) 및 소스 전압 생성부(500)를 포함한다. 소스 전압 생성부(500)는 제 2 고전압 감지부(460), 제 2 고전압 발진부(470), 및 제 2 고전압 발생부(480)를 포함한다. 여기서, 셀 트랜지스터(450)를 본 발명의 하나의 실시예로 설명하지만, 반도체 메모리 장치는 각각의 내부 동작에 맞는 다양한 레벨을 가진 내부 전원이 필요하므로 고전압 역시 반도체 내부의 여러 곳에 사용될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 종래와 달리 제 1 고전압 발생부(440)을 제어하기 위한 제 1 제어 펄스(OSC1, OSC2)를 승압하여 고전압 제어 펄스(PP1, PP2)를 생성하기 위한 레벨 시프터(490)와 고전압 제어 펄스(PP1, PP2)의 생성을 위해 기준 전압(VDD)을 승압하여 소스 고전압(VPP0)을 레벨 시프터(490)로 공급하기 위한 소스 전압 생성부(500)를 더 포함한다. 그 외 고전압 생성을 위한 기준 전압 발생부(410), 제 1 고전압 감지부(420), 제 1 고전압 발진부(430), 및 제 1 고전압 발생부(440)는 도 1에 도시된 일반적인 반도체 메모리 장치에 포함 된 기준 전압 발생부(110), 고전압 감지부(120), 고전압 발진부(330), 고전압 발생부(140)와 그 구조와 기능이 대응되므로 설명의 편의상 구체적인 설명을 생략한다.
외부로부터 전원 전압(VDD)이 공급된 후, 제 1 고전압 감지부(420)는 제 1 고전압 발생부(440)에서 생성된 고전압(VPP)을 감지하여 일정 기준에 미치지 못하면 제 1 인에이블 신호(VPPE)를 출력한다. 제 1 인에이블 신호(VPPE)를 입력받은 제 1 고전압 발진부(430)는 일정한 주기를 가지는 제 1 제어 펄스(OSC1, OSC2)를 출력한다. 레벨 시프터(490)는 제 1 제어 펄스(OSC1, OSC2)는 소스 고전압(VPP0)에 대응하여 승압시킨다.
소스 고전압(VPP0)은 전원 전압(VDD)을 승압하여 생성하는데, 먼저 제 2 고전압 감지부(460)는 소스 고전압(VPP0)이 원하는 레벨을 유지하고 있는지를 기준 전압 발생부(410)에서 출력된 기준 전압(VREF)과 비교를 통해 판단한다. 여기서, 발명의 실시예에 따라 소스 고전압(VPP0)은 고전압(VPP)과 실질적으로 동일한 레벨로 유지시킬 수도 있고 고전압(VPP)보다는 낮고 전원 전압(VDD)보다는 높은 레벨로 정할 수도 있다. 소스 고전압(VPP0)을 어느 정도의 레벨로 유지시키느냐에 따라, 제 2 고전압 감지부(460)는 제 1 고전압 감지부(420)가 고전압(VPP)을 분압하는 비율보다 더 낮은 혹은 같은 비율로 소스 고전압(VPP0)을 분압하여 기준 전압(VREF)과 비교한다. 전압의 분압비에서 차이가 있을 뿐 제 2 고전압 감지부(460)는 제 1 고전압 감지부(420)와 유사한 구성요소로 구성될 수 있고, 이로 인해 제 2 고전압 감지부(460)는 별도의 기준 전압을 생성할 필요없이 기준 전압 발생부(410)에서 출력되는 일정한 레벨의 기준 전압(VREF)을 사용하여 제 1 고전압 감지부(420)와 같 이 비교 동작을 수행할 수 있다.
제 2 고전압 감지부(460)에서 출력된 제 2 인에이블 신호(VPPE0)는 제 2 고전압 발진부(470)로 입력되며, 제 2 고전압 발진부(470)는 제 2 인에이블 신호(VPPE0)에 대응하여 제 2 제어 펄스(OSC00, OSC01)를 생성한다. 여기서, 제 2 고전압 발진부(470)는 제 1 고전압 발진부(430)와 그 기능과 구성이 매우 유사하여 그 설명을 생략한다.
제 2 제어 펄스(OSC00, OSC01)에 따라 제 2 고전압 발생부(480)는 전원 전압(VDD)을 승압하여 소스 고전압(VPP0)을 생성한다. 여기서, 제 2 고전압 발생부(480)가 도 1에 도시된 고전압 발생부(140)와 동일한 구조를 가지고 트랜지스터의 문턱 전압을 고려하지 않는다고 가정할 경우, 제 2 고전압 발생부(480)는 도 1에 도시된 고전압 발생부(140)와 마찬가지로 최고 두 배의 전원 전압 레벨(2*VDD)에 해당하는 소스 고전압(VPP0)을 레벨 시프터(490)로 출력할 수 있다.
레벨 시프터(490)는 소스 고전압(VPP0)과 제 1 제어 펄스(OSC1, OSC2)를 입력받아 고전압 제어 펄스(PP1, PP2)를 생성하고, 고전압 제어 펄스(PP1, PP2)는 제 1 고전압 발생부(440)로 출력한다. 제 1 고전압 발생부(440)는 외부에서 공급된 전원 전압(VDD)을 고전압 제어 펄스(PP1, PP2)의 레벨만큼 승압하여 고전압(VPP)을 생성한다. 기존의 반도체 메모리 장치의 경우, 고전압 발생부는 트랜지스터의 문턱 전압을 고려하지 않았을 때 최대 전원 전압(VDD)의 두 배의 레벨까지 승압하여 출력할 수 있었다. 그러나, 본 발명에서는 제 1 고전압 발생부(440)가 전원 전압(VDD)을 소스 고전압(VPP0) 만큼 승압할 수 있게 되어, 최대 전원 전압(VDD)과 소스 고전압(VPP0)의 합만큼 승압이 가능하다(즉, VPP=VDD+VPP0). 전술한 바와 같이, 소스 고전압(VPP0)이 최대 두 배의 전원 전압(VDD) 레벨을 가질 수 있으므로(즉, VPP0=2*VDD), 제 1 고전압 발생부(440)는 최대 세 배의 전원 전압(VDD) 레벨의 고전압을 출력할 수 있다(즉, VPP=VDD+VPP0=VDD+2*VDD=3*VDD).
이러한 결과는 설명을 쉽게 하기 위해 반도체 메모리 장치 내 트랜지스터가 가지는 문턱 전압을 무시한 논리적인 값을 설명한 것이지만, 트랜지스터의 문턱 전압 등을 모두 포함한 실제 환경에서도 본 발명의 일 실시예에 따른 고전압 발생 회로는 기존의 반도체 메모리 장치 내 그것보다 더 큰 승압 능력을 가질 수 있음을 알 수 있다. 특히, 본 발명은 제 1 고전압 발생부(440)에 포함된 펌핑 캐패시터의 용량을 변화시키지 않고도 소스 고전압 발생부(500)를 이용하여 더 큰 승압 능력을 가질 수 있어 승압 능력을 키우기 위해 캐패시터의 크기를 크게 할 필요가 없고 이에 따라 고집적화가 가능한 반도체 메모리 장치를 지원할 수 있다. 실제 반도체 메모리 장치 내 캐패시터의 크기는 트랜지스터의 크기에 비해 비교할 수 없을 정도로 크기 때문에, 소스 고전압 발생부(500)의 전체 크기를 고려하여도 제 1 고전압 발생부 내 포함된 캐패시터의 크기를 키워 고전압(VPP)을 생성하는 것보다 집적도와 안정성 면에서 큰 장점이 있다.
여기서는 이중 고전압 발생기의 핵심인 레벨 시프터의 동작으로 본 발명의 동작을 설명코자 한다. 도 5는 도 4에 도시된 레벨 시프터(490)를 설명하기 위한 회로도이다.
도시된 바와 같이, 레벨 시프터(490)는 제 1 제어 펄스 중 하나(OSC1)를 반 전하기 위한 인버터(494) 및 제 1 제어 펄스 중 하나(OSC1)와 상기 인버터(494)의 출력에 대응하여 소스 고전압(VPP0)과 접지 전압(VSS)을 선택하여 고전압 제어 펄스 중 하나(PP1)를 출력하기 위한 크로스 커플드 회로(492)를 포함한다. 도 5에 도시된 레벨 시프터(490)는 제 1 제어 펄스(OSC1, OSC2) 중 하나를 승압하여 고전압 제어 펄스(PP1, PP2) 중 하나를 출력하는 구조를 보여주고 있으며 다른 하나에 대해서도 똑같은 구성을 포함하고 있다. 구체적으로, 크로스 커플드 회로(492)는 소스 고전압(VPP0)이 소스에 연결되고 게이트와 드레인이 서로 교차되어 연결된 복수의 PMOS 트랜지스터(M10, M11), 및 제 1 제어 펄스 중 하나(OSC1)와 인버터(494)의 출력을 게이트로 입력받고, 접지 전압(VSS)과 PMOS 트랜지스터(M10, M11)의 드레인이 각각 소스와 드레인에 연결된 복수의 NMOS 트랜지스터(M12, M13)를 포함한다.
제 1 제어 펄스 중 하나(OSC1)가 논리 하이 레벨이 되면, 제 1 NMOS 트랜지스터(M12)가 턴온되어 노드 D1은 논리 로우 레벨이 되어 제 2 PMOS 트랜지스터(M11)을 턴온시킨다. 이때 인버터(494)의 출력(D2)은 논리 로우 레벨이므로 제 2 NMOS 트랜지스터(M13)은 턴오프되어 고전압 제어 펄스 중 하나(PP1)로서 제 2 PMOS 트랜지스터(M11)의 소스에 연결된 소스 고전압(VPP0)이 출력된다. 이후 제 1 제어 펄스 중 하나(OSC1)이 논리 로우 레벨이 되면, 제 1 NMOS 트랜지스터(M12)가 턴오프되고 인버터(494)의 출력(D2)은 논리 하이 레벨이므로 제 2 NMOS 트랜지스터(M13)은 턴온되어 고전압 제어 펄스 중 하나(PP1)로서 제 2 NMOS 트랜지스터(M13)의 소스에 인가된 접지 전압(VSS)이 출력된다. 이러한 과정을 통해, 접지 전압(VSS)과 전원 전압(VDD) 사이를 천이하던 제 1 제어 펄스(OSC1, OSC2) 레벨 시프터를 지나면서, 접지 전압(VSS)과 소스 고전압(VPP0) 사이를 천이하는 고전압 제어 펄스(PP1, PP2)가 되었다.
도 6는 도 4에 도시된 제 1 고전압 감지부(420)를 설명하기 위한 회로도이다. 본 발명의 일 실시예에서는 제 1 고전압 감지부(420)는 도 2에서 설명한 고전압 감지부(120)와 유사한 구성을 가지는 경우를 예로 들어 설명한다.
도시된 바와 같이, 제 1 고전압 감지부(420)는 레벨 시프트(490)에서 출력된 고전압 제어 펄스(PP1, PP2)를 반전하기 위한 공급 인버터(442A, 442B), 승압 동작을 위한 펌핑 캐패시터(C0, C1), 및 전원 전압(VDD)을 바탕으로 고전압 제어 펄스(PP1, PP2)의 레벨만큼 승압된 레벨을 가지는 고전압(VPP)을 생성한 뒤 출력하기 위한 고전압 출력부(444)를 포함한다. 여기서, 종래의 기술과 대응되는 고전압 출력부(444)에 대한 구체적 설명은 생략한다.
종래와 달리, 본 발명의 제 1 고전압 감지부(420)는 펌핑 캐패시터(C0, C0)에 고전압 제어 펄스(PP1, PP2)가 가지고 있는 소스 고전압(VPP0)를 전달하여야 하므로, 공급 인버터(442A, 442B)가 일반적인 전원 전압(VDD)을 사용하여 동작하는 것이 아니라 제 2 고전압 발생부(480)에서 출력된 소스 고전압(VPP0)를 동작 전압으로 사용한다.
도 7은 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치 내 고전압 발생 회로의 승압 능력이 종래에 비해 증폭 능력이 향상되었다. 즉, 제 1 고전압 발생부(440)에서 출력되는 고전압(VPP)의 레벨이 승압시마다 종래에 비해 큰 폭으로 상승하는 것을 보여준다.
구체적으로 설명하면, 초기 고전압(VPP) 출력 노드는 전원 전압(VDD)이 인가된 후 (VDD-Vt)만큼의 레벨로 초기화된다. 초기 고전압(VPP) 레벨은 목표 전압값보다 낮으므로 제 1 및 제 2 고전압 감지부(420, 460)는 제 1 및 제 2 인에이블 신호(VPPE, VPPE0)를 활성화시켜, 이에 대응하여 레벨 시프터(490)가 고전압 제어 펄스(PP1, PP2)를 출력한다. 고전압 제어 펄스(PP1, PP2)에 대응하여 제 1 고전압 발생부(440)는 고전압(VPP)의 출력 노드에 (VDD+VPP0)만큼의 전위를 전달할 수 있다. 즉, 종래의 두 배의 전원 전압 레벨(2*VDD)보다 더 큰 전압을 전달할 수 있어 더 큰 폭으로 전압이 상승한다는 것은 곧 승압 능력이 향상되었음을 의미한다.
따라서, 펌핑 캐패시터의 성질인 Q=CV에서 캐패시턴스(C)의 크기를 키우지 않고도 전압의 레벨(V)의 상승폭을 크게 함으로 고전압(VPP) 충전을 빠르게 할 수 있다. 더 나아가, 전압의 레벨(V)의 상승폭을 더 크게 하면서 동일한 승압 능력(충전 능력, Q)을 얻고자 한다면 캐패시턴스(C)를 줄일 수 있음을 의미하고 이 경우 반도체 메모리 장치 내 회로 면적을 축소할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 고전압 감지부를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 레벨 시프터를 설명하기 위한 회로도이다.
도 6은 도 4에 도시된 제 1 고전압 감지부를 설명하기 위한 회로도이다.
도 7은 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제 1 인에이블 신호에 대응하여 제 1 제어 펄스를 생성하기 위한 제 1 고전압 발진부;
    소스 고전압을 이용하여 상기 제 1 제어 펄스의 레벨을 승압시킨 고전압 제어 펄스를 생성하기 위한 레벨 시프터;
    상기 고전압 제어 펄스를 이용하여 외부에서 공급된 전원 전압을 승압하여 고전압을 생성할 수 있는 제 1 고전압 발생부;
    상기 고전압이 일정 목표 레벨에 도달했는지를 비교하여 판단하기 위한 기준 전압을 생성하는 기준전압 발생부;
    상기 제 1 고전압 발생부에서 출력되는 고전압이 일정 목표 레벨에 이르지 못할 경우 상기 제 1 인에이블 신호를 활성화하는 제 1 고전압 감지부; 및
    상기 기준 전압을 입력받아 상기 소스 고전압을 비교한 후 일정 레벨이상을 유지하는 상기 소스 고전압을 상기 레벨 시프터로 공급하기 위한 소스 고전압 생성부를 구비하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 1 고전압 발생부는
    승압 동작을 위한 펌핑 캐패시터;
    상기 소스 고전압을 구동 전압으로 사용하여 상기 고전압 제어 펄스를 반전하여 상기 펌핑 캐패시터로 공급하기 위한 인버터; 및
    상기 펌핑 캐패시터의 일측에 인가된 전압을 전달하기 위한 고전압 출력부를 포함하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 소스 고전압 생성부는
    상기 소스 고전압을 상기 기준 전압과 비교하여 제 2 인에이블 신호를 출력하기 위한 제 2 고전압 감지부;
    상기 제 2 인에이블 신호에 대응하여 제 2 제어 펄스를 생성하기 위한 제 2 고전압 발진부; 및
    상기 제 2 제어 펄스에 대응하여 상기 전원 전압을 승압시켜 상기 소스 고전압을 생성하기 위한 제 2 고전압 발생부를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 소스 고전압과 상기 고전압의 레벨이 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 소스 고전압은 상기 전원 전압보다 높고 상기 고전압보다 낮은 전위 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서,
    상기 레벨 시프터는
    상기 제 1 제어 펄스를 반전하기 위한 인버터; 및
    상기 제 1 제어 펄스와 상기 인버터의 출력에 대응하여 상기 소스 고전압과 접지 전압을 선택하여 상기 고전압 제어 펄스를 출력하기 위한 크로스 커플드 회로를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 크로스 커플드 회로는
    상기 소스 고전압이 소스에 연결되고 게이트와 드레인이 서로 교차되어 연결된 복수의 PMOS 트랜지스터; 및
    상기 제 1 제어 펄스와 상기 인버터의 출력을 게이트로 입력받고, 접지 전압과 상기 PMOS 트랜지스터의 드레인이 각각 소스와 드레인에 연결된 복수의 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  11. 소스 고전압에 대응하는 레벨을 가진 고전압 제어 펄스를 사용하여 외부에서 공급되는 전원 전압을 승압시켜 고전압을 생성하기 위한 제 1 고전압 발생 회로;
    상기 전원 전압을 승압하여 상기 소스 고전압을 생성하기 위한 제 2 고전압 발생 회로;
    상기 소스 고전압을 이용해서 제 1 고전압 발생 회로 내 제 1 제어 펄스를 승압하여 고전압 제어 펄스를 생성하기 위한 레벨 시프터; 및
    상기 고전압을 단위 셀과 연결된 워드 라인으로 공급하기 위한 워드 라인 드 라이버를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제 1 고전압 발생 회로는
    제 1 인에이블 신호에 대응하여 상기 제 1 제어 펄스를 생성하기 위한 제 1 고전압 발진부; 및
    외부에서 공급된 전원 전압을 상기 고전압 제어 펄스의 레벨만큼 승압하여 고전압을 생성할 수 있는 제 1 고전압 발생부를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 제 1 고전압 발생부는
    승압 동작을 위한 펌핑 캐패시터;
    상기 소스 고전압을 구동 전압으로 사용하여 상기 고전압 제어 펄스를 반전하여 상기 펌핑 캐패시터로 공급하기 위한 인버터; 및
    상기 펌핑 캐패시터의 일측에 인가된 전압을 전달하기 위한 고전압 출력부를 포함하는 반도체 메모리 장치.
  14. 제 12항에 있어서,
    상기 제 1 고전압 발생 회로는
    상기 고전압 발생부에서 출력되는 고전압이 일정 목표 레벨에 이르지 못할 경우 상기 제 1 인에이블 신호를 활성화하는 제 1 고전압 감지부를 더 포함하는 반도체 메모리 장치.
  15. 제 12항에 있어서,
    상기 제 1 고전압 발생 회로는
    상기 고전압이 일정 목표 레벨에 도달했는지를 비교하여 판단하기 위한 기준 전압을 생성하는 기준전압 발생부를 더 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 제 2 고전압 발생 회로는
    상기 소스 고전압을 상기 기준 전압과 비교하여 제 2 인에이블 신호를 출력하기 위한 제 2 고전압 감지부;
    상기 제 2 인에이블 신호에 대응하여 제 2 제어 펄스를 생성하기 위한 제 2 고전압 발진부; 및
    상기 제 2 제어 펄스에 대응하여 상기 전원 전압을 승압시켜 상기 소스 고전 압을 생성하기 위한 제 2 고전압 발생부를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 소스 고전압과 상기 고전압의 레벨이 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16항에 있어서,
    상기 소스 고전압은 상기 전원 전압보다 높고 상기 고전압보다 낮은 전위 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15항에 있어서,
    상기 레벨 시프터는
    상기 제 1 제어 펄스를 반전하기 위한 인버터; 및
    상기 제 1 제어 펄스와 상기 인버터의 출력에 대응하여 상기 소스 고전압과 접지 전압을 선택하여 상기 소스 고전압을 출력하기 위한 크로스 커플드 회로를 포함하는 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 크로스 커플드 회로는
    상기 소스 고전압이 소스에 연결되고 게이트와 드레인이 서로 교차되어 연결된 복수의 PMOS 트랜지스터; 및
    상기 제 1 제어 펄스와 상기 인버터의 출력을 게이트로 입력받고, 접지 전압과 상기 PMOS 트랜지스터의 드레인이 각각 소스와 드레인에 연결된 복수의 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
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