KR20100064157A - 내부 전압 생성회로 - Google Patents

내부 전압 생성회로 Download PDF

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Abstract

본 발명은 외부 전원전압에 대응하는 제1 목표전압레벨 - 상기 외부 전원전압의 전압레벨이 높아짐에 따라 낮아짐 - 을 기준으로 최종 내부전압을 검출하여 제1 검출신호로서 출력하기 위한 제1 전압검출수단과, 내부 전원전압에 대응하는 제2 목표전압레벨 - 상기 외부 전원전압의 전압레벨 변화에 일정함 - 을 기준으로 상기 최종 내부전압을 검출하여 제2 검출신호로서 출력하기 위한 제2 전압검출수단, 및 상기 제1 및 제2 검출신호에 응답하여 활성화되며, 상기 외부 전원전압을 인가받아 상기 최종 내부전압을 생성하기 위한 최종 내부전압 생성수단을 구비하는 내부 전압 생성회로를 제공한다.
Figure P1020080122595
목표전압레벨, 펌핑전압, 외부 전원전압

Description

내부 전압 생성회로{INTERNAL VOLTAGE GENERATOR}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적인 내부 전압(internal voltage)을 생성하기 위한 내부 전압 생성회로(internal voltage generator)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치 내에는 내부 전압 생성회로가 탑재되어 있으며, 반도체 메모리 장치는 여기서 생성되는 다양한 전압레벨의 내부 전압을 이용하여 보다 효율적인 전력 소모 및 보다 안정적인 회로 동작을 보장받는다. 이러한 내부 전압에는 외부 전원전압을 다운 컨버팅(down converting)하여 생성하는 코어 전압(core voltage)과 페리 전압(peri voltage) 등이 있으며, 외부 전원전압 및 접지 전원전압을 펌핑(pumping)하여 생성하는 펌핑 전압(pumping voltage) 및 기판 바이어스 전압(substrate vias voltage) 등이 있다.
한편, 반도체 메모리 장치가 점점 고 집적화됨에 따라 내부 회로를 설계하는 데 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있으며, 이와 더불어 반도체 메모리 장치의 동작 주파수 역시 점점 높아지고 있다. 이렇게 극 미세화된 소자들이 고주파수의 동작을 수행하기 위해서는 기본적으로 외부 전원전압이 낮아질 수밖에 없다. 그래서, 요즈음에는 이렇게 낮아지는 외부 전원전압을 이용하여 안정적인 내부 전압을 어떻게 생성하여야 할지에 대한 논의가 진행 중이다.
특히, 다른 내부 전압도 마찬가지지만 외부 전원전압을 펌핑하여 생성하는 펌핑 전압은 외부 전원전압의 미세한 변동에 대하여 크게 변동할 여지가 있기 때문에, 안정적인 펌핑 전압을 생성하여야 하는 펌핑 전압 생성회로는 설계시 각별한 주의를 요한다.
도 1 은 일반적인 반도체 메모리 장치 내의 펌핑 전압 생성회로와 관련된 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 펌핑 전압 생성회로는 기준전압 발생부(110)와, 내부전압 발생부(130)와, 펌핑전압 생성부(150)를 구비한다.
기준전압 발생부(110)는 내부전원 기준전압(REF_VINT)과 펌핑 기준전압(REF_VPP)을 생성한다. 여기서, 내부전원 기준전압(REF_VINT)과 펌핑 기준전압(REF_VPP)은 매우 안정적인 예정된 전압레벨을 가진다.
내부전압 발생부(130)는 내부전원 기준전압(REF_VINT)에 대응하는 내부 전원전압(VINT)을 생성한다. 여기서, 내부 전원전압(VINT)은 내부전원 기준전압(REF_VINT)에 대응하는 전압레벨을 가지며, 반도체 메모리 장치가 동작하는 범위 에서 외부 전원전압이 높아지거나 낮아지더라도 일정한 전압레벨을 유지한다. 이어서, 내부 전원전압(VINT)은 이후 설명될 전압 검출부(152)의 전원 전압으로 사용된다.
펌핑전압 생성부(150)는 펌핑 기준전압(REF_VPP)을 기준으로 펌핑전압(VPP)을 검출하고 이에 따라 펌핑전압(VPP)을 생성하기 위한 것으로, 전압 검출부(152)와, 발진신호 생성부(154)와, 펌핑 제어부(156), 및 펌핑부(158)를 구비한다. 여기서, 펌핑전압 생성부(150)는 펌핑전압(VPP)이 목표로 하는 전압 레벨(이하, '목표전압레벨'이라 칭함)보다 낮은 경우 펌핑 동작을 수행하여 펌핑전압(VPP)을 목표전압레벨로 올려주고, 펌핑전압(VPP)이 목표전압레벨보다 높은 경우 펌핑 동작을 수행하지 않게 된다.
이하, 펌핑전압 생성부(150)의 보다 상세한 설명을 살펴보기로 한다.
전압 검출부(152)는 내부 전원전압(VINT)을 인가받으며, 펌핑 기준전압(REF_VPP)을 기준으로 펌핑전압(VPP)을 검출하여 발진 활성화신호(EN_OSC)로서 출력다. 여기서, 발진 활성화신호(EN_OSC)는 펌핑전압(VPP)이 펌핑 기준전압(REF_VPP)에 대응하는 목표전압레벨보다 낮은 경우 발진신호 생성부(154)의 발진 동작을 활성화시키고, 펌핑전압(VPP)이 목표전압레벨보다 높은 경우 발진신호 생성부(154)의 발진 동작을 비활성화시키기 위한 신호이다.
발진신호 생성부(154)는 발진 활성화신호(EN_OSC)에 응답하여 발진 동작을 통해 발진신호(OSC)를 생성한다. 발진신호 생성부(154)는 위에서 설명한 바와 같이, 발진 활성화신호(EN_OSC)에 따라 활성화되어 발진 동작을 수행하거나, 비활성 화되어 수행하지 않게 된다.
펌핑 제어부(156)는 발진신호(OCS)에 응답하여 펌핑부(158)의 펌핑 동작을 제어하기 위한 정/부 펌핑 제어신호(CTR_P1, CTR_P2)를 생성한다. 여기서, 정/부 펌핑 제어신호(CTR_P1, CTR_P2)는 발진하는 발진신호(OSC)에 응답하여 일정한 주기를 갖는 펄스(pulse) 신호이다. 참고로, 발진신호 생성부(154)가 발진 동작을 수행하지 않게 되면 일정한 레벨의 발진신호(OSC)를 출력하게 되고, 이에 따라 정/부 펌핑 제어신호(CTR_P1, CTR_P2)는 펄스 신호가 아닌 일정한 레벨을 갖게 된다.
펌핑부(158)는 정/부 펌핑 제어신호(CTR_P1, CTR_P2)에 응답하여 펌핑동작을 수행하고, 이에 따라 펌핑전압(VPP)을 생성한다. 펌핑부(158)는 실질적으로 외부 전원전압을 펌핑하여 펌핑전압(VPP)을 생성하는 역할을 수행한다.
도 2 는 도 1 의 펌핑부(158)를 설명하기 위한 회로도이다.
도 2 를 참조하면, 펌핑부(158)는 정 펌핑 제어신호(CTR_P1)를 입력받는 제1 입력부(210)와, 펌핑 될 전하가 충전되는 제1 및 제2 커패시터(C1, C2)와, 부 펌핑 제어신호(CTR_P2)를 입력받는 제2 입력부(230)와, 외부 전원전압(VDD)을 펌핑전압 출력부(270)에 제공하기 위한 전원제공부(250), 및 정/부 펌핑 제어신호(CTR_P1, CTR_P2)에 응답하여 전원제공부(250)로 공급되는 외부 전원전압(VDD)을 펌핑전압(VPP)으로서 출력하기 위한 펌핑전압 출력부(270)를 구비한다.
펌핑부(158)의 상세한 회로 구성은 이미 널리 공지되어 있기 때문에 생략하기로 하며, 이하, 도 1 과 도 2 를 참조하여 간단한 동작 설명을 하기로 한다. 설명의 편의를 위하여 펌핑부(158)의 각 트랜지스터에 의한 전압 강하는 고려하지 않 기로 한다.
우선, 펌핑전압(VPP)단은 외부 전원전압(VDD) 만큼의 전압레벨로 초기화되며, 제1 노드(A)와 제2 노드(B) 역시 외부 전원전압(VDD) 만큼의 전압레벨로 초기화된다. 이때, 펌핑전압(VPP)은 외부 전원전압(VDD) 만큼의 전압레벨을 가짐으로 목표전압레벨보다 낮게 된다. 즉, 펌핑전압 생성부(150, 도 1 참조)에서 펌핑 동작을 수행하는 조건을 만족한다. 때문에, 정/부 펌핑 제어신호(CTR_P1, CTR_P2)는 발진하는 발진신호(OSC)에 응답하여 일정한 주기의 펄스를 갖는다.
여기서, 정 펌핑 제어신호(CTR_P1)와 부 펌핑 제어신호(CTR_P2)는 서로 반대 위상을 가지는 신호이다. 우선, 정 펌핑 제어신호(CTR_P1)가 논리'하이(high)'에서 논리'로우(low)'로 천이하면, 제1 커패시터(C1)에 의하여 제1 노드(A)는 외부 전원전압(VDD)의 2 배에 해당하는 만큼의 전압레벨로 상승한다. 이때, 제2 노드(B)는 외부 전원전압(VDD) 만큼의 전압레벨을 가지기 때문에, 제2 노드(B)에 게이트가 연결된 펌핑전압 출력부(270)의 PMOS 트랜지스터가 턴 온(turn on) 된다. 결국, 제1 노드(A)와 펌핑전압(VPP)단이 연결되어 펌핑전압(VPP)단의 전압레벨은 상승하게 된다.
마찬가지로 부 펌핑 제어신호(CTR_P2)가 논리'하이'에서 논리'로우'로 천이하면, 제2 커패시터(C2)에 의하여 제2 노드(B)의 전압레벨이 상승하고, 결국, 제2 노드(B)와 펌핑전압(VPP)단이 연결되어 펌핑전압(VPP)단의 전압레벨은 상승하게 된다.
이러한 일련의 펌핑 동작을 통해 펌핑전압(VPP)은 외부 전원전압(VDD)의 2 배에 해당하는 목표전압레벨까지 상승하게 되고, 이후 펌핑전압(VPP)이 목표전압레벨을 넘어서게 되면 펌핑 동작이 멈추게 된다. 이상적으로 펌핑전압(VPP)은 목표전압레벨을 유지하여야 하는 것이 바람직하다.
도 3 은 도 1 의 펌핑전압 생성부(150)의 전압 변화를 설명하기 위한 그래프로서, 외부 전원전압(VDD)과, 펌핑전압(VPP)이 도시되어 있다. 참고로, 반도체 메모리 장치는 내부 회로들의 안정적인 동작을 보장하기 위하여 파워 업 회로(power up circuit) 등을 구비하고 있으며, 파워 업 회로는 외부 전원전압(VDD)이 일정 전압레벨 이상 높아짐을 감지하고, 이에 대한 정보를 다른 내부 회로에 알려준다. 이에 따라 다른 내부 회로들은 일정 전압레벨 이하의 외부 전원전압(VDD)에서 동작을 수행하지 않고, 일정 전압레벨 이상의 외부 전원전압(VDD)에서 안정적인 동작을 수행한다.
도 3 을 참조하면, 펌핑전압(VPP)은 초기 구간에 외부 전원전압(VDD)을 따라 상승하게 된다. 위에서 설명하였듯이, 이 구간에서는 펌핑 동작을 수행하지 않게 된다. 이후, 외부 전원전압(VDD)이 일정 전압레벨 이상 높아지면 펌핑전압 생성부(150)는 펌핑 동작을 통해 외부 전원전압(VDD)보다 높은 펌핑전압(VPP)을 생성한다. 이때 펌핑 전압은 목표전압레벨까지 상승하게 된다.
이때, 외부 전원전압(VDD)의 전압레벨이 점점 높아지게 되면, 펌핑전압(VPP)은 외부 전원전압(VDD)을 펌핑하여 생성되기 때문에 목표전압레벨보다 높이 상승하게 된다. 예컨대, 반도체 메모리 장치가 기존과 같은 펌핑전압 생성부(150)를 10 개 구비하고 각각 10 의 펌핑 능력으로 100 의 펌핑전압(VPP)을 생성한다고 가정하 면, 외부 전원전압(VDD)이 높아져 펌핑전압 생성부(150) 각각의 펌핑 능력이 12 로 높아지는 경우, 120 의 펌핑전압(VPP)을 생성하게 된다. 결국, 설계자가 예상한 목표전압레벨보다 상승한 펌핑전압(VPP)은 반도체 메모리 장치에 예기치 않은 문제점을 가져다준다. 일례로 메모리 셀의 셀 트렌지스터에 너무 높은 펌핑전압(VPP)이 인가되어 셀 트린지스터의 수명을 단축시 킬 수 있으며, 또한 이러한 펌핑전압(VPP)을 인가받는 회로는 예기치 않는 동작을 수행하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 외부 전원전압이 높아짐에 따라 낮아지는 목표전압레벨과, 내부 전원전압에 대응하는 목표전압레벨을 이용하여 내부전압을 생성할 수 있는 내부 전압 생성회로를 제공하는데 그 목적이 있다.
또한, 내부 전원전압에 대응하여 항상 일정한 목표전압레벨을 기준으로 정 특성을 가지는 펌핑 전압과 외부 전원전압에 대응하는 목표전압레벨을 기준으로 부 특성을 가지는 펌핑 전압을 생성하고, 이 두 펌핑 전압을 합산하여 최종 펌핑전압을 생성할 수 있는 펌핑 전압 생성회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부 전압 생성회로는, 외부 전원전압에 대응하는 제1 목표전압레벨 - 상기 외부 전원전압의 전압레벨이 높아짐에 따라 낮아짐 - 을 기준으로 최종 내부전압을 검출하여 제1 검출신호로서 출력하기 위한 제1 전압검출수단; 내부 전원전압에 대응하는 제2 목표전압레벨 - 상기 외부 전원전압의 전압레벨 변화에 일정함 - 을 기준으로 상기 최종 내부전압을 검출하여 제2 검출신호로서 출력하기 위한 제2 전압검출수단; 및 상기 제1 및 제2 검출신호에 응답하여 활성화되며, 상기 외부 전원전압을 인가받아 상기 최종 내부전압을 생성하기 위한 최종 내부전압 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 펌핑 전압 생성회로는, 외부 전원전압에 대응하는 제1 목표전압레벨을 기준으로 최종 펌핑전압을 검출하고, 상기 외부 전원전압에 대응하여 부 특성을 가지는 제1 펌핑전압을 생성하기 위한 제1 펌핑전압 생성수단; 내부 전원전압에 대응하는 제2 목표전압레벨을 기준으로 상기 최종 펌핑전압을 검출하고, 상기 외부 전원전압에 대응하여 정 특성을 가지는 제2 펌핑전압을 생성하기 위한 제2 펌핑전압 생성수단; 및 상기 제1 및 제2 펌핑전압을 합산하여 상기 최종 펌핑전압을 출력하는 전압 합산수단을 구비한다.
본 발명에서는 최종적으로 생성되는 내부전압을 검출하는데 있어서, 외부 전원전압이 높아짐에 따라 낮아지는 목표전압레벨과, 내부 전원전압에 대응하여 일정한 목표전압레벨을 이용하여 외부 전원전압이 높아지더라도 항상 일정한 내부전압을 생성할 수 있다.
본 발명은 외부 전원전압이 높아지더라도 항상 일정한 내부전압을 생성함으로써, 이 내부 전압을 이용하는 반도체 메모리 장치의 내부 회로에 보다 안정적인 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
특히, 본 발명에서 생성된 안정적인 펌핑전압은 기존의 구성에 의하여 셀 트랜지스터의 수명이 줄어드는 문제점을 회피할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 반도체 메모리 장치의 펌핑 전압 생성회로와 관련된 구성을 설명하기 위한 블록도이다.
도 4 를 참조하면, 펌핑 전압 생성회로는 제1 펌핑전압 생성부(410)와, 제2 펌핑전압 생성부(430), 및 전압합산부(최종 펌핑전압(VPP_FIN)이 출력되는 출력단을 의미함)를 구비할 수 있다.
제1 펌핑전압 생성부(410)는 외부 전원전압(VDD)에 대응하는 제1 목표전압레벨을 기준으로 최종 펌핑전압(VPP_FIN)을 검출하고, 외부 전원전압(VDD)에 대응하여 부 특성을 가지는 제1 펌핑전압(VPP1)을 생성하기 위한 것으로, 제1 전압 검출부(412)와, 제1 발진신호 생성부(414)와, 제1 펌핑 제어부(416), 및 제1 펌핑부(418)를 구비할 수 있다. 여기서, 부 특성이란 제1 펌핑전압 생성부(410)가 펌핑 동작을 수행하는 상황에서 외부 전원전압(VDD) 대비 제1 펌핑전압(VPP1)과 관련된 것으로, 외부 전원전압(VDD)이 높아질수록 점점 낮아지는 제1 펌핑전압(VPP1)의 특성을 의미한다.
제1 전압 검출부(412)는 외부 전원전압(VDD)을 인가받으며, 최종 펌핑전압(VPP_FIN)을 검출하여 제1 발진 활성화신호(EN_OSC1)로서 출력할 수 있다. 여기서, 제1 발진 활성화신호(EN_OSC1)는 최종 펌핑전압(VPP_FIN)이 제1 목표전압레벨 보다 낮은 경우 제1 발진신호 생성부(414)의 발진 동작을 활성화시키고, 최종 펌핑전압(VPP_FIN)이 제1 목표전압레벨보다 높은 경우 제1 발진신호 생성부(414)의 발진 동작을 비활성화시킬 수 있다. 본 발명에서는 제1 목표전압레벨이 외부 전원전압(VDD)의 전압레벨에 따라 바뀔 수 있는 것을 특징으로 한다. 이에 대한 보다 자세한 설명은 아래에서 다시 하기로 한다.
제1 발진신호 생성부(414)는 제1 발진 활성화신호(EN_OSC1)에 응답하여 발진 동작을 통해 제1 발진신호(OSC1)를 생성할 수 있다. 제1 발진신호 생성부(414)는 위에서 설명한 바와 같이, 제1 발진 활성화신호(EN_OSC1)에 따라 활성화되어 발진 동작을 수행하거나, 비활성화되어 수행하지 않게 된다.
제1 펌핑 제어부(416)는 제1 발진신호(OSC1)에 응답하여 제1 펌핑부(418)의 펌핑 동작을 제어하기 위한 제1 정/부 펌핑 제어신호(CTR1_P1, CTR1_P2)를 생성할 수 있다. 여기서, 제1 정/부 펌핑 제어신호(CTR1_P1, CTR1_P2)는 발진하는 제1 발진신호(OSC1)에 응답하여 일정한 주기를 갖는 펄스 신호로서, 서로 반대 위상을 가질 수 있다. 만약, 제1 발진신호 생성부(414)가 발진 동작을 수행하지 않게 되면 제1 정/부 펌핑 제어신호(CTR1_P1, CTR1_P2)는 펄스 신호가 아닌 일정한 레벨을 갖을 수 있다.
제1 펌핑부(418)는 외부 전원전압(VDD)을 인가받으며, 제1 정/부 펌핑 제어신호(CTR1_P1, CTR1_P2)에 응답하여 펌핑동작을 수행하여 제1 펌핑전압(VPP1)을 생성할 수 있다. 제1 펌핑부(418)는 실질적으로 외부 전원전압(VDD)을 펌핑하여 제1 펌핑전압(VPP1)을 생성할 수 있다.
결국, 제1 펌핑전압 생성부(410)는 최종 펌핑전압(VPP_FIN)이 제1 목표전압레벨보다 낮은 경우 펌핑 동작을 수행하여 제1 펌핑전압(VPP1)을 올려주고, 최종 펌핑전압(VPP_FIN)이 제1 목표전압레벨보다 높은 경우 펌핑 동작을 수행하지 않게 된다.
도 5 는 도 4 의 제1 전압 검출부(412)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 제1 전압 검출부(412)는 전압분배부(510)와, 제1 및 제2 입력부(530)와, 활성화부(550)와, 제1 및 제2 전원공급부(570), 및 출력부(590)를 구비할 수 있다.
전압분배부(510)는 최종 펌핑전압(VPP_FIN)를 분배하기 위한 것으로, 최종 펌핑전압(VPP_FIN)단과 접지 전원전압단(VSS) 사이에 직렬 연결된 제1 및 제2 저항(R1, R2)을 구비할 수 있다. 제1 및 제2 저항(R1, R2) 사이의 공통 노드는 최종 펌핑전압(VPP_FIN)을 분배한 전압레벨을 갖는 분배전압(DIV)이 출력된다.
제1 및 제2 입력부(530)는 최종 펌핑전압(VPP_FIN)에 대응하는 분배전압(DIV)과 펌핑 기준전압(REF_VPP)을 차동으로 입력받기 위한 것으로, 제1 입력부는 A 노드와 활성화부(550) 사이에 소오스-드레인 경로가 연결되고 분배전압(DIV)을 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비할 수 있고, 제2 입력부는 검출신호(DET)가 출력되는 출력단과 활성화부(550) 사이에 소오스-드레인 경로가 형성되고 펌핑 기준전압(REF_VPP)을 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다.
활성화부(550)는 제1 및 제2 입력부(530)의 공통 노드와 접지 전원전압(VSS) 사이에 소오스-드레인 경로가 형성되고 활성화신호(EN)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다. 여기서, 활성화신호(EN)는 반도체 메모리 장치의 파워 업 동작에 대응되는 신호일 수 있으며, 제1 및 제2 입력부(530)는 활성화신호(EN)에 응답하여 분배전압(DIV)과 펌핑 기준전압(REF_VPP)을 입력받을 수 있다.
제1 및 제2 전원공급부(570)는 제1 및 제2 입력부(530)의 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2) 각각에 대응되며, 외부 전원전압(VDD)을 제1 및 제2 입력부(530)에 공급해 줄 수 있다. 여기서, 제1 전원공급부는 외부 전원전압(VDD)단과 A 노드 사이에 소오스-드레인 경로가 형성되고 A 노드가 게이트로 연결되어 다이오드 타입으로 접속된 제1 PMOS 트랜지스터(PM1)를 구비할 수 있고, 제2 전원공급부는 외부 전원전압(VDD)단과 검출신호(DET)가 출력되는 출력단 사이에 소오스-드레인 경로가 형성되고 A 노드가 게이트에 연결된 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다.
출력부(590)은 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2) 사이의 출력단으로부터 출력되는 검출신호(DET)에 응답하여 제1 발진 활성화신호(EN_OSC1)를 출력하기 위한 것으로, 검출신호(DET)를 입력받아 버퍼링하여 제1 발진 활성화신호(EN_OSC1)로서 출력하는 인버터(INV)를 구비할 수 있다.
도 6 은 도 5 의 제1 전압 검출부(412)의 동작을 설명하기 위한 그래프이다. 여기서는 제1 발진 활성화신호(EN_OSC1)의 활성화 시점을 알아보기 위한 것이 때문에 최종 펌핑전압(VPP_FIN)이 제1 발진 활성화신호(EN_OSC1)와 상관없이 계속 상승 한다고 가정하기로 한다.
도 5 와 도 6 을 참조하면, 제1 전압 검출부(412)의 동작은 외부 전원전압(VDD)의 전압레벨에 따라 세 가지 경우를 살펴볼 수 있다. 첫 번째는 외부 전원전압(VDD)이 펌핑 기준전압(REF_VPP)에 의한 제1 목표전압레벨에 대응하여 예정된 전압레벨을 가지는 경우이고, 두 번째는 외부 전원전압(VDD)이 첫 번째 경우 보다 높은 전압레벨을 가지는 경우이고, 세 번째는 외부 전원전압(VDD)이 첫 번째 경우 보다 낮은 낮은 전압레벨을 가지는 경우이다.
첫 번째 경우는 외부 전원전압(VDD)이 제1 목표전압레벨에 대응하는 전압레벨을 가지기 때문에, 제1 발진 활성화신호(EN_OSC1)는 T1 시점에 논리'하이'에서 논리'로우'로 천이(도시되지 않음)할 수 있다.
두 번째 경우는 외부 전원전압(VDD)이 첫 번째 경우 보다 높은 전압레벨을 가지게 되므로, A 노드(도 5 참조)의 전압레벨은 외부 전원전압(VDD)에 대응하여 비교적 높은 전압레벨을 가지게 된다. 때문에, 제1 NMOS 트랜지스터(NM1)는 유효 채널 길이 변화(channal length modulation)에 의하여 유효 채널 길이가 짧아지게 된다. 이는 분배전압(DIV)이 첫 번째 경우보다 조금 낮더라도 제1 NMOS 트랜지스터(NM1)가 턴 온(turn on) 동작을 수행하게 됨을 의미한다. 즉, 분배전압(DIV)이 펌핑 기준전압(REF_VPP)에 비하여 높지 않더라도 제1 NMOS 트랜지스터(NM1)가 턴 온되어 제1 발진 활성화신호(EN_OSC1)가 천이 될 수 있다. 다시 말하면, 제1 펌핑전압(VPP1)이 T1 보다 낮은 T2 의 전압레벨이 되더라도 제1 발진 활성화신호(EN_OSC1)가 논리'하이'에서 논리'로우'로 천이할 수 있다.
세 번째 경우는 외부 전원전압(VDD)이 첫 번째 경우 보다 낮은 전압레벨을 가지게 되므로, 두 번째 경우와 마찬가지로 제1 NMOS 트랜지스터(NM1)는 유효 채널 길이 변화에 의하여 유효 채널 길이가 길어지게 된다. 이는 분배전압(DIV)이 펌핑 기준전압(REF_VPP)에 비하여 어느 정도 높더라도 제1 NMOS 트랜지스터(NM1)가 턴 오프(turn off) 되어 있다는 것을 의미한다. 다시 말하면, 제1 펌핑전압(VPP1)이 T1 보다 높은 T3 의 전압레벨이 되어서야 제1 발진 활성화신호(EN_OSC1)가 논리'하이'에서 논리'로우'로 천이할 수 있다.
결국, 제1 전압 검출부(412)의 제1 목표전압레벨은 외부 전원전압(VDD)에 따라 T1, T2, T3 로 변하게 되고, 이에 따라 제1 발진 활성화신호(EN_OSC1)의 천이 시점 역시 T1, T2, T3 로 변하게 된다. 다시 말하면, 제1 목표전압레벨은 외부 전원전압(VDD)의 전압레벨이 높아짐에 따라 낮아지게 되며, 제1 발진 활성화신호(EN_OSC1)의 천이 시점 역시 외부 전원전압(VDD)의 전압레벨이 높아짐에 따라 보다 낮은 제1 펌핑전압(VPP1)의 전압레벨을 검출하게 된다.
이어서, 제1 발진 활성화신호(EN_OSC1)는 위에서 설명하였듯이 제1 발진신호 생성부(414, 도 4 참조)의 발진 동작 수행 여부를 결정하는 신호이다. 때문에, 본 발명에 따른 제1 펌핑전압 생성부(430)는 외부 전원전압(VDD)이 높은 경우 위에서 설명한 두 번째 경우와 같이 동작하여 제1 발진신호 생성부(414)의 발진 동작을 첫 번째 경우보다 미리 비활성화시켜 줄 수 있고, 외부 전원전압(VDD)이 낮은 경우 위에서 설명한 세 번째 경우와 같이 동작하여 제1 발진시호 생성부(414)의 발진 동작을 첫 번째 경우보다 길게 활성화시켜 줄 수 있다.
다시 도 4 를 참조하면, 제2 펌핑전압 생성부(430)는 내부 전원전압(VINT)에 대응하는 제2 목표전압레벨을 기준으로 최종 펌핑전압(VPP_FIN)을 검출하고, 외부 전원전압(VDD)에 대응하여 정 특성을 가지는 제2 펌핑전압(VPP2)을 생성하기 위한 것으로, 제2 전압 검출부(432)와, 제2 발진신호 생성부(434)와, 제2 펌핑 제어부(436), 및 제2 펌핑부(438)를 구비할 수 있다. 여기서, 정 특성이란 제2 펌핑전압 생성부(430)가 펌핑 동작을 수행하는 상황에서 외부 전원전압(VDD) 대비 제2 펌핑전압(VPP2)과 관련된 것으로, 외부 전원전압(VDD)이 높아질수록 점점 높아지는 제2 펌핑전압(VPP2)의 특성을 의미한다.
제2 전압 검출부(432)는 내부 전원전압(VINT)을 인가받으며, 최종 펌핑전압(VPP_FIN)을 검출하여 제2 발진 활성화신호(EN_OSC2)로서 출력할 수 있다. 여기서, 제2 발진 활성화신호(EN_OSC2)는 최종 펌핑전압(VPP_FIN)이 제2 목표전압레벨보다 낮은 경우 제2 발진신호 생성부(434)의 발진 동작을 활성화시키고, 최종 펌핑전압(VPP_FIN)이 제2 목표전압레벨보다 높은 경우 제2 발진신호 생성부(434)의 발진 동작을 비활성화시킬 수 있다. 이어서, 제2 전압 검출부(432)에 인가되는 내부 전원전압(VINT)은 내부전압 발생부(450)에서 생성되는 전원전압으로써, 내부전원 기준전압(REF_VINT)에 대응하는 전압레벨을 가지며 반도체 메모리 장치가 동작하는 범위에서 외부 전원전압이 높아지거나 낮아지더라도 일정한 전압레벨을 유지할 수 있다. 그래서, 내부 전원전압(VINT)을 인가받는 제2 전압 검출부(432)는 외부 전원전압(VDD)을 인가받는 제1 전압 검출부(412)와 비교하여 항상 일정한 제2 목표전압레벨을 가질 수 있다.
이어서, 내부전압 발생부(450)는 기준전압 발생부(470)에서 생성되는 내부전원 기준전압(REF_VINT)을 인가받을 수 있다. 여기서, 내부전원 기준전압(REF_VINT)은 내부 전원전압(VINT)을 생성하는 기준이 되는 전압으로서 매우 안정적인 예정된 전압레벨을 가질 수 있다. 이어서, 기준전압 발생부(470)는 제1 및 제2 펌핑전압 생성부(410, 430)가 최종 펌핑전압(VPP_FIN)을 생성하는 기준이 되는 펌핑 기준전압(REF_VPP)을 생성할 수 있으며, 펌핑 기준전압(REF_VPP) 역시 내부전원 기준전압(REF_VINT)과 같이 매우 안정적인 예정된 전압레벨을 가질 수 있다.
한편, 제2 발진신호 생성부(434)는 제2 발진 활성화신호(EN_OSC2)에 응답하여 발진 동작을 통해 제2 발진신호(OSC2)를 생성할 수 있다. 제2 발진신호 생성부(434)는 위에서 설명한 바와 같이, 제2 발진 활성화신호(EN_OSC2)에 따라 활성화되어 발진 동작을 수행하거나, 수행하지 않게 된다.
제2 펌핑 제어부(436)는 제2 발진신호(OSC2)에 응답하여 제2 펌핑부(438)의 펌핑 동작을 제어하기 위한 제2 정/부 펌핑 제어신호(CTR2_P1, CTR2_P2)를 생성할 수 있다. 여기서, 제2 정/부 펌핑 제어신호(CTR2_P1, CTR2_P2)는 발진하는 제2 발진신호(OSC2)에 응답하여 일정한 주기를 갖는 펄스 신호로서, 서로 반대 위상을 가질 수 있다. 만약, 제2 발진신호 생성부(434)가 발진 동작을 수행하지 않게 되면 제2 정/부 펌핑 제어신호(CTR2_P1, CTR2_P2)는 펄스 신호가 아닌 일정한 레벨을 갖을 수 있다.
제2 펌핑부(438)는 외부 전원전압(VDD)을 인가받으며, 제2 정/부 펌핑 제어신호(CTR2_P1, CTR2_P2)에 응답하여 펌핑동작을 수행하여 제2 펌핑전압(VPP2)을 생 성할 수 있다. 제2 펌핑부(438)는 실질적으로 외부 전원전압(VDD)을 펌핑하여 제2 펌핑전압(VPP2)을 생성할 수 있다.
결국, 제2 펌핑전압 생성부(430)는 최종 펌핑전압(VPP_FIN)이 제2 목표전압레벨보다 낮은 경우 펌핑 동작을 수행하여 제2 펌핑전압(VPP2)을 올려주고, 최종 펌핑전압(VPP_FIN)이 제2 목표전압레벨보다 높은 경우 펌핑 동작을 수행하지 않게 된다.
전압합산부는 제1 펌핑전압(VPP1)과 제2 펌핑전압(VPP2)을 합산하여 최종 펌핑전압(VPP_FIN)을 출력하기 위한 것으로, 최종 펌핑전압(VPP_FIN)이 출력되는 출력단을 구비할 수 있다. 본 발명에 따른 반도체 메모리 장치는 외부 전원전압(VDD)의 전압레벨이 변화하더라도 항상 일정한 최종 펌핑전압(VPP_FIN)을 출력할 수 있다.
도 7 은 도 4 의 펌핑 전압 생성회로의 동작을 설명하기 위한 그래프이다.
도 7 에는 외부 전원전압(VDD)과, 외부 전원전압(VDD)의 전압레벨에 대응하여 부 특성을 가지는 제1 펌핑전압(VPP1)과, 외부 전원전압(VDD)의 전압레벨에 정 특성을 가지는 제2 펌핑전압(VPP2), 및 최종 펌핑전압(VPP_FIN)이 도시되어 있다.
도면에서 알 수 있듯이, 최종 펌핑전압(VPP_FIN)는 제1 펌핑전압(VPP1)과 제2 펌핑전압(VPP2)을 합산한 것이기 때문에, 외부 전원전압(VDD)의 전압레벨이 변화하더라도 항상 일정한 전압레벨을 유지할 수 있다. 설명의 편의를 위하여, 본 발명에 따른 반도체 메모리 장치가 제1 펌핑전압 생성부(410)와 제2 펌핑전압 생성부(430)를 각각 5 씩개 구비하고 제2 목표전압레벨에 대응하여 각각 10 의 펌핑 능 력으로 100 의 최종 펌핑전압(VPP_FIN)을 생성한다고 가정하기로 한다. 이러한 상황에서 만약, 외부 전원전압(VDD)의 전압레벨이 높아지게 되면, 5 개의 제1 펌핑전압 생성부(410)는 각각 8 의 펌핑 능력을 가지게 되고, 5 개의 제2 펌핑전압 생성부(430)는 각각 12 의 펌핑 능력을 가지게 된다. 결국, 최종 펌핑전압(VPP_FIN)은 100 의 펌핑 능력을 가질 수 있다. 결국, 본 발명에 따른 최종 펌핑전압(VPP_FIN)은 외부 전원전압(VDD)이 변하더라도 항상 설계자가 예상한 목표전압레벨을 생성할 수 있음으로, 기존에 발생하던 문제점을 회피할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 위에서 살펴본 바와 같이 펌핑 동작을 수행하여 최종 펌핑전압(VPP_FIN)을 생성하는 경우뿐 아니라 다른 내부전압을 생성하는데에도 적용될 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치는 외부 전원전압(VDD)의 전압레벨에 따라 부특성을 갖는 제1 목표전압레벨을 기준으로 최종적으로 출력되는 내부전압(이하, '최종 내부전압'이라 칭함)을 검출하는 제1 전압검출부(도시되지 않음)와, 내부 전원전압(VINT)에 대응하여 외부 전원전압(VDD)의 전압레벨 변화에 일정한 제2 목표전압레벨을 기준으로 최종 내부전압을 검출하는 제2 전압검출부(도시되지 않음)를 구비하고, 제1 및 제2 전압검출부에서 출력되는 제1 및 제2 검출신호에 응답하여 활성화되되 외부 전원전압을 인가받아 최종 내부전압을 생성하는 최종 내부전압 생성부(도시되지 않음)를 구비할 수 있다.
기존의 구성에서는 실시예에 해당하는 제2 전압검출부만으로 최종 내부전압을 검출하였기 때문에 최종 내부전압 생성부에 인가되는 외부 전원전압(VDD)이 높 아짐에 따라 최종 내부전압도 높아지는 문제점이 발생하였다. 하지만, 본 발명에 따른 반도체 메모리 장치는 제1 및 제2 전압검출부를 이용하여 최종 내부전압을 검출하기 때문에 최종 내부전압은 외부 전원전압(VDD)과 상관없이 항상 일정한 특성을 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 제1 및 제2 목표전압레벨을 이용하여 펌핑 동작을 수행하여 펌핑 전압을 생성하는 경우를 일례로 들어 설명하였으나, 본 발명은 펌핑 전압뿐 아니라 제1 및 제2 목표전압레벨을 이용하여 내부전압을 생성하는 모든 경우에도 적용될 수 있다.
또한, 전술한 실시 예에서는 목표전압레벨을 조절하는데 있어서 트랜지스터의 유효 채널 변화를 이용하는 경우를 일례로 들어 설명하였으나, 본 발명은 펌핑 기준전압을 직접적으로 외부 전원전압(VDD)에 대응하여 조절하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치 내의 펌핑 전압 생성회로와 관련된 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 펌핑부(158)를 설명하기 위한 회로도.
도 3 은 도 1 의 펌핑전압 생성부(150)의 전압 변화를 설명하기 위한 그래프.
도 4 는 본 발명에 따른 반도체 메모리 장치의 펌핑 전압 생성회로와 관련된 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 제1 전압 검출부(412)를 설명하기 위한 회로도.
도 6 은 도 5 의 제1 전압 검출부(412)의 동작을 설명하기 위한 그래프.
도 7 은 도 4 의 펌핑 전압 생성회로의 동작을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
410 : 제1 펌핑전압 생성부
430 : 제2 펌핑전압 생성부
450 : 내부전압 발생부
470 : 기준전압 발생부

Claims (20)

  1. 외부 전원전압에 대응하는 제1 목표전압레벨 - 상기 외부 전원전압의 전압레벨이 높아짐에 따라 낮아짐 - 을 기준으로 최종 내부전압을 검출하여 제1 검출신호로서 출력하기 위한 제1 전압검출수단;
    내부 전원전압에 대응하는 제2 목표전압레벨 - 상기 외부 전원전압의 전압레벨 변화에 일정함 - 을 기준으로 상기 최종 내부전압을 검출하여 제2 검출신호로서 출력하기 위한 제2 전압검출수단; 및
    상기 제1 및 제2 검출신호에 응답하여 활성화되며, 상기 외부 전원전압을 인가받아 상기 최종 내부전압을 생성하기 위한 최종 내부전압 생성수단
    을 구비하는 내부 전압 생성회로.
  2. 제1항에 있어서,
    상기 내부 전원전압은 예정된 전압레벨을 가지는 것을 특징으로 하는 내부 전압 생성회로.
  3. 제1항에 있어서,
    상기 제1 및 제2 전압검출수단 각각은,
    상기 최종 내부전압과 기준전압을 차동 입력받기 위한 제1 및 제2 입력부;
    상기 제1 및 제2 입력부 각각에 대응되며, 해당 전원전압을 상기 제1 및 제2 입력부에 공급해 주기 위한 제1 및 제2 전원공급부; 및
    상기 제2 입력부와 상기 제2 전원공급부 사이에 접속되어 해당 검출신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 내부 전압 생성회로.
  4. 제3항에 있어서,
    상기 제1 전원공급부는 상기 해당 전원전압과 상기 제1 입력부 사이에 다이오드 타입으로 접속되는 것을 특징으로 하는 내부 전압 생성회로.
  5. 제3항에 있어서,
    상기 제1 전원공급부는 상기 해당 전원전압과 상기 제1 입력부 사이에 소오스-드레인 경로가 형성되고, 상기 소오스와 게이트가 공통으로 연결되는 제1 MOS 트랜지스터인 것을 특징으로 하는 내부 전압 생성회로.
  6. 제5항에 있어서,
    상기 제2 전원공급부는 상기 해당 전원전압과 상기 출력부 사이에 소오스-드 레인 경로가 형성되고, 상기 제1 MOS 트랜지스터의 게이트와 자신의 게이트가 연결되는 제2 MOS 트랜지스터인 것을 특징으로 하는 내부 전압 생성회로.
  7. 외부 전원전압에 대응하는 제1 목표전압레벨을 기준으로 최종 펌핑전압을 검출하고, 상기 외부 전원전압에 대응하여 부 특성을 가지는 제1 펌핑전압을 생성하기 위한 제1 펌핑전압 생성수단;
    내부 전원전압에 대응하는 제2 목표전압레벨을 기준으로 상기 최종 펌핑전압을 검출하고, 상기 외부 전원전압에 대응하여 정 특성을 가지는 제2 펌핑전압을 생성하기 위한 제2 펌핑전압 생성수단; 및
    상기 제1 및 제2 펌핑전압을 합산하여 상기 최종 펌핑전압을 출력하는 전압 합산수단
    을 구비하는 펌핑 전압 생성회로.
  8. 제7항에 있어서,
    상기 제1 펌핑전압 생성수단은 상기 외부 전원전압의 전압레벨이 높아짐에 따라 낮아지는 상기 제1 펌핑전압을 생성하는 것을 특징으로 하는 펌핑 전압 생성회로.
  9. 제7항에 있어서,
    상기 제2 펌핑전압 생성수단은 상기 외부 전원전압의 전압레벨이 높아짐에 따라 높아지는 상기 제2 펌핑전압을 생성하는 것을 특징으로 하는 펌핑 전압 생성회로.
  10. 제7항에 있어서,
    상기 제1 목표전압레벨은 상기 외부 전원전압의 전압레벨이 높아짐에 따라 낮아지고, 상기 제2 목표전압레벨은 상기 외부 전원전압의 전압레벨 변화에도 일정한 것을 특징으로 하는 펌핑 전압 생성회로.
  11. 제7항에 있어서,
    상기 내부 전원전압은 예정된 전압레벨을 가지는 것을 특징으로 하는 펌핑 전압 생성회로.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    펌핑 기준전압을 생성하기 위한 기준전압 발생수단과,
    상기 펌핑 기준전압에 응답하여 상기 내부 전원전압을 생성하기 위한 내부전원전압 발생수단을 더 구비하는 내부 전압 생성회로.
  13. 제11항에 있어서,
    상기 제1 펌핑전압 생성수단은,
    상기 외부 전원전압을 인가받으며, 상기 최종 펌핑전압을 검출하여 제1 발진활성화신호로서 출력하기 위한 제1 전압검출부;
    상기 제1 발진활성화신호에 응답하여 제1 발진신호를 생성하기 위한 제1 발진신호 생성부;
    상기 제1 발진신호에 응답하여 제1 정/부 펌핑 제어신호를 생성하기 위한 제1 펌핑 제어부; 및
    상기 외부 전원전압을 인가받으며, 상기 제1 정/부 펌핑 제어신호에 응답하여 상기 제1 펌핑전압을 생성하는 제1 펌핑부를 구비하는 것을 특징으로 하는 펌핑 전압 생성회로.
  14. 제13항에 있어서,
    상기 제1 전압검출부는,
    상기 최종 펌핑전압과 상기 펌핑 기준전압을 차동 입력받기 위한 제1 및 제2 입력부;
    상기 제1 및 제2 입력부 각각에 대응되며, 상기 외부 전원전압을 상기 제1 및 제2 입력부에 공급해 주기 위한 제1 및 제2 전원공급부; 및
    상기 제2 입력부와 상기 제2 전원공급부 사이에 접속되어 상기 제1 발진활성화신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 펌핑 전압 생성회로.
  15. 제14항에 있어서,
    상기 최종 펌핑전압을 분배하여 상기 제1 입력부에 제공하기 위한 전압분배부와,
    활성화신호에 응답하여 상기 제1 및 제2 입력부의 입력 동작을 활성화시키기 위한 활성화부를 더 구비하는 것을 특징으로 하는 펌핑 전압 생성회로.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 전원공급부는 상기 외부 전원전압과 상기 제1 입력부 사이에 다이오드 타입으로 접속되는 것을 특징으로 하는 펌핑 전압 생성회로.
  17. 제14항 또는 제15항에 있어서,
    상기 제2 전원공급부는 상기 제1 전원공급부의 출력신호를 게이트로 입력받는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 펌핑 전압 생성회로.
  18. 제14항 또는 제15항에 있어서,
    상기 제1 전원공급부는 상기 외부 전원전압과 상기 제1 입력부 사이에 소오스-드레인 경로가 형성되고, 상기 소오스와 게이트가 공통으로 연결되는 제1 MOS 트랜지스터인 것을 특징으로 하는 펌핑 전압 생성회로.
  19. 제18항에 있어서,
    상기 제2 전원공급부는 상기 외부 전원전압과 상기 출력부 사이에 소오스-드레인 경로가 형성되고, 상기 제1 MOS 트랜지스터의 게이트와 자신의 게이트가 연결되는 제2 MOS 트랜지스터인 것을 특징으로 하는 펌핑 전압 생성회로.
  20. 제7항에 있어서,
    상기 제2 펌핑전압 생성수단은,
    상기 내부 전원전압을 인가받으며, 상기 최종 펌핑전압을 검출하여 제2 발진 활성화신호로서 출력하기 위한 제2 전압검출부;
    상기 제2 발진활성화신호에 응답하여 제2 발진신호를 생성하기 위한 제2 발진신호 생성부;
    상기 제2 발진신호에 응답하여 제2 정/부 펌핑 제어신호를 생성하기 위한 제2 펌핑 제어부; 및
    상기 외부 전원전압을 인가받으며, 상기 제2 정/부 펌핑 제어신호에 응답하여 상기 제2 펌핑전압을 생성하는 제2 펌핑부를 구비하는 것을 특징으로 하는 펌핑 전압 생성회로.
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* Cited by examiner, † Cited by third party
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KR20140148094A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 장치
KR20180046635A (ko) * 2016-10-28 2018-05-09 삼성전자주식회사 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법

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