KR100996192B1 - 파워 업 신호 생성회로 - Google Patents

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Abstract

반도체 장치의 파워 업 신호 생성회로에 관한 것으로서, 전원전압의 제1 타겟 레벨을 검출하고, 검출결과에 대응하는 제1 파워 업 신호를 생성하기 위한 제1 파워 업 신호 생성부; 상기 전원전압의 제2 타겟 레벨 - 상기 제1 타겟 레벨보다 낮음 - 을 검출하고, 검출결과에 대응하는 제2 파워 업 신호를 생성하기 위한 제2 파워 업 신호 생성부; 및 노말 동작 모드에서 상기 제1 파워 업 신호를 최종 파워 업 신호로서 출력하고, 저전압 동작 모드 - 상기 전원전압 레벨이 상기 제1 타겟 레벨보다 낮고 상기 제2 타겟 레벨보다 높은 상태로 유지됨 - 에서 상기 제2 파워 업 신호를 상기 최종 파워 업 신호로서 출력하는 최종 파워 업 신호출력부를 구비하는 파워 업 신호 생성회로를 제공한다.
제1 파워 업 신호, 제2 파워 업 신호, 최종 파워 업 신호, DVFS 동작모드, 저전압 동작모드

Description

파워 업 신호 생성회로{POWER UP SIGNAL GERNERATOR}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 파워 업 신호 생성회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 내부회로의 안정적인 동작을 보장하기 위하여 파워 업 신호 생성회로를 구비하고 있다. 파워 업 신호 생성회로는 외부에서 인가되는 외부전원전압이 내부회로의 안정적인 동작을 위한 충분한 전압레벨이 되었음을 감지하고, 이를 파워 업 신호로써 출력한다.
한편, 반도체 장치는 여러 가지 동작을 수행하기 위한 다양한 내부회로를 구비하고 있으며, 이 내부회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 이 중에는 내부전원전압을 바이어스(bias)로 인가받는 PMOS 트랜지스터와 NMOS 트랜지스터가 존재한다. 내부전원전압은 외부전원전압을 분배 또는 승압하여 생성되는 전압이기에 외부전원전압에 대응하는 전압레벨을 가진다. 때문에, 내부전원전압을 바 이어스로 인가받는 PMOS 트랜지스터와 NMOS 트랜지스터의 경우, 외부전원전압이 충분한 전압레벨을 갖지 못한 상태에서 동작하게 되면 래치 업(latch up)과 같은 문제가 발생하게 되고, 이는 반도체 장치에 치명적인 손상을 일으킨다. 파워 업 신호는 이러한 문제를 방지하기 위하여 사용한다.
일반적으로, 파워 업 신호는 외부전원전압이 목표로 하는 전압 레벨(이하, '목표전압레벨'이라 칭함)까지 상승하는 동안 접지전원전압을 유지하다가 외부전원전압이 목표전압레벨 이상이 되면 접지전원전압으로 천이하는 특징이 있다. 파워 업 신호가 전원전원전압을 유지하는 구간에서 반도체 장치는 초기화 동작 및 안정화 동작을 수행한다.
도 1은 종래기술에 따른 파워 업 신호 생성회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래기술에 따른 파워 업 신호 생성회로는 전압분배부(100)와, 전압검출부(120), 및 파워 업 신호 구동부(140)를 구비한다.
전압분배부(100)는 외부전원전압을 분배하여 분배전압(V_DIV)을 생성하기 위한 것으로, 외부전원전압(VDD)단과 접지전원전압(VSS)단 사이에 직렬 연결된 제1 및 제2 저항(R1, R2)을 구비한다. 여기서, 분배전압(V_DIV)은 외부전원전압에 대응하여 선형적으로 변화하는 특성이 있다.
전압검출부(120)는 분배전압(V_DIV)을 입력받아 목표전압레벨을 전압검출신호(V_DET)로써 출력하기 위한 것으로, 외부전원전압(VDD)단과 접지전원전압(VSS)단 사이에 직렬 연결된 PMOS 트랜지스터(PMOS1)과 NMOS 트랜지스터(NMOS1)를 구비한다.
이때, PMOS 트랜지스터(PMOS1)의 게이트에는 접지전원전압(VSS)단이 연결되어 항상 턴 온(turn on)된 상태가 되는데, 이는 PMOS 트랜지스터(PMOS1)가 외부전원전압(VDD)단과 전압검출신호 출력단(DET_ND) 사이에서 예정된 저항값을 갖는 소자로서 사용되기 때문이다. 즉, 외부전원전압(VDD)단과 전압검출신호 출력단(DET_ND) 사이에는 PMOS 트랜지스터(PMOS1)의 턴 온(turn on) 저항값을 갖는 저항소자가 연결된 것과 같은 상태가 된다.
그리고, NMOS 트랜지스터(NMOS)의 게이트에는 분배전압(V_DIV)이 됨으로써, 분배전압(V_DIV)의 레벨에 따라 전압검출신호 출력단(DET_ND)과 접지전원전압(VSS)단 사이에 흐르는 전류량을 조절하는 동작을 수행하게 된다. 이때, 분배전압(V_DIV)의 레벨이 상대적으로 커서 전압검출신호 출력단(DET_ND)과 접지전원전압(VSS)단 사이에 흐르는 전류량이 상대적으로 크다는 것은 NMOS 트랜지스터(NMOS)의 저항값이 상대적으로 작다는 것이고, 분배전압(V_DIV)의 레벨이 상대적으로 작아서 전압검출신호 출력단(DET_ND)과 접지전원전압(VSS)단 사이에 흐르는 전류량이 상대적으로 작다는 것은 NMOS 트랜지스터(NMOS)의 저항값이 상대적으로 크다는 것을 뜻하므로, NMOS 트랜지스터(NMOS)는 전압검출신호 출력단(DET_ND)과 접지전원전압(VSS)단 사이에는 분배전압(V_DIV)의 레벨에 따라 그 저항값이 변화하는 가변저항소자가 연결된 것과 같은 상태가 된다.
따라서, 전압검출신호 출력단(DET_ND)에 실리는 전압검출신호(V_DET)의 레벨 은 분배전압(V_DIV)의 레벨에 따라 그 값이 변화하게 되며, PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)의 사이즈를 적절히 조절함으로써 분배전압(V_DIV)의 레벨변동폭에 대응하는 전압검출신호(V_DET)의 레벨변동폭을 변화시키는 것이 가능하다.
그리고, 파워 업 신호 구동부(140)는 전압검출신호(V_DET)에 응답하여 파워 업 신호(PWRUP)를 생성하기 위한 것으로, 제1인버터(INV1) 및 제2인버터(INV2)를 구비한다. 제1인버터(INV1) 및 제2인버터(INV2)는 전압검출신호(V_DET)를 버퍼링(buffering)하여 파워 업 신호(PWRUP)로서 출력해주는 동작을 수행한다.
즉, 제1인버터(INV1) 및 제2인버터(INV2)에 의해 정의되는 논리결정레벨을 기준으로 전압검출신호(V_DET)의 레벨을 버퍼링해주는 동작을 수행하게 되며, 그에 따라, 아날로그적인 레벨변동 특성을 갖는 전압검출신호(V_DET)가 디지털적인 레벨변동 특성을 갖는 파워 업 신호(PWRUP)로서 출력된다.
도 2a 및 도 2b는 DVFS 동작모드가 존재하는 반도체 장치에 도 1에 도시된 종래기술에 따른 파워 업 신호 생성회로를 적용하였을 경우의 동작파형을 도시한 타이밍 다이어그램이다.
도 2a를 참조하면, 종래기술에 따른 파워 업 신호 생성회로는, 외부전원전압(VDD)의 레벨이 점차 상승하는 것에 대응하여 파워 업 신호(PWRUP)의 레벨도 점차 상승하다가 외부전원전압(VDD)의 레벨이 파워 업 신호(PWRUP)의 타겟 레벨 - 도면에서는 외부전원전압(VDD) 타겟 레벨의 4/5가 되는 지점을 가리킴 - 을 넘어섬과 동시에 파워 업 신호(PWRUP)의 레벨이 접지전원전압(VSS)의 레벨로 하강하면서 비활성화되는 것을 알 수 있다.
즉, 상기에서 설명했던 바와 같이 파워 업 신호(PWRUP)의 존재 이유는, 외부전원전압(VDD)의 레벨이 충분히 상승하지 않은 상태에서 반도체 장치 내부에 구비되는 다수의 회로가 동작하는 것을 방지하여 반도체 장치의 초기화 동작 및 안정화 동작을 수행하기 위함이므로, 도 2a에 도시된 동작파형과 같이 파워 업 신호(PWRUP)가 변화한다면 외부전원전압(VDD)의 레벨이 충분히 상승한 뒤에 - 타겟 레벨의 4/5에 이른 뒤임 - 파워 업 신호(PWRUP)가 접지전원전압(VSS) 레벨로 천이하게 되어 목표했던 바를 이룰 수 있다는 것을 알 수 있다.
한편, 최근에 개발되는 반도체 장치의 경우에는 소모되는 전력을 줄이고자 DVFS(Dynamic Voltage Frequency Scaling) 모드를 지원하는데, DVFS 모드에서는 외부전원전압(VDD) 레벨을 20% ~30% 낮게 공급함으로써 반도체 장치의 동작주파수를 낮추어 반도체 장치 전체의 전력소모를 줄이는 동작을 하게 된다.
이렇게, 반도체 장치에서 DVFS 모드를 지원하게 되면서 도 2a에 도시된 바와 같이 외부전원전압(VDD)의 레벨이 급격하게 낮아지는 DVFS 동작구간이 발생하게 되었고, 그로 인해, 파워 업 신호(PWRUP)가 DVFS 동작구간에서 접지전원전압(VSS) 레벨을 유지하지 못하고 외부전원전압(VDD)레벨로 변동하는 문제가 발생하는 것을 알 수 있다.
즉, 파워 업 신호(PWRUP)신호가 외부전원전압(VDD)의 레벨을 가지게 된다는 것은 반도체 장치 내부에 구비되는 다수의 회로가 동작하는 멈추고 초기화 동작을 수행하는 상태가 된다는 것을 의미하는데, DVFS 동작구간은 단지 외부전원전압(VDD)의 레벨이 예정된 타겟 레벨보다 조금 낮은 상태일 뿐 반도체 장치 내부에 구비되는 다수의 회로는 정상적인 동작을 수행하는 상태가 되어야 하므로, 도 2a에 도시된 것과 같이 DVFS 동작구간에서 파워 업 신호(PWRUP)가 외부전원전압(VDD)의 레벨을 가지게 되면, 목적했던 DVFS 동작모드를 예정대로 수행할 수 없을 뿐만 아니라 초기화되지 않아야 하는 반도체 장치 내부의 회로들이 초기화되어버리는 문제가 발생한다.
도 2b를 참조하면, 도 2a에서와 같이 종래기술에 따른 파워 업 신호 생성회로가 DVFS 동작구간에서 잘못된 레벨을 갖는 파워 업 신호(PWRUP)를 생성하는 이유가 파워 업 신호(PWRUP)가 너무 높은 타겟 레벨 - 외부전원전압 타겟 레벨의 4/5에 이르는 레벨임 - 을 갖기 때문이라고 판단하여 DVFS 동작구간에서 접지전원레벨(VSS)을 유지하는 파워 업 신호(PWRUP)를 생성하기 위해 파워 업 신호(PWRUP)의 타겟 레벨을 낮춰준 상태 - 외부전원전압 타겟 레벨에 2/5에 이르는 레벨임 - 라는 것을 알 수 있다.
구체적으로, 파워 업 신호(PWRUP)의 타겟 레벨을 낮춰준 상태 - 외부전원전압 타겟 레벨에 2/5에 이르는 레벨임 - 가 되면, 목적한 대로 DVFS 동작구간에서는 파워 업 신호(PWRUP)가 접지전원전압(VSS) 레벨을 유지하는 것을 알 수 있다.
하지만, 반도체 장치에 처음으로 외부전원전압(VDD)이 공급되어 반도체 장치의 내부 회로들을 초기화시켜야 하는 구간에서 파워 업 신호(PWRUP)가 외부전원전압(VDD)의 레벨이 충분히 상승하지 않은 상태 - 외부전원전압 타겟 레벨의 2/5에 이르는 레벨임 - 에서 너무 빨리 외부전원전압(VDD) 레벨에서 접지전원전압(VSS)레벨로 천이하기 때문에, 반도체 장치 내부에 구비되는 다수의 회로가 너무 빠른 시점부터 동작하게 되며, 그로 인해, 반도체 장치의 초기화 동작 및 안정화 동작이 완전하게 수행되지 못한 상태에서 반도체 장치가 동작하는 문제가 발생한다.
특히, 외부전원전압(VDD)을 공급받아 전하펌핑방식을 통해 생성되는 승압전압(VPP)이나 백 바이어스 전압(VBB)의 경우, 파워 업 신호(PWRUP)가 외부전원전압(VDD)의 레벨을 유지하는 상태에서는 무조건 최대 가속으로 전하펌핑동작을 수행하도록 제어하여 빠른 속도로 목적하는 레벨까지 상승하거나 하강할 수 있도록 동작하는 특성을 가지며, 파워 업 신호(PWRUP)가 접지전워전압(VSS)의 레벨을 유지하는 상태에서는 현재 상태의 승압전압(VPP) 레벨 및 백 바이어스 전압(VBB) 레벨이 이미 목적하는 레벨에 도달하였다가 가정함으로써 그 레벨을 검출하고 검출결과에 따라 전하펌핑동작을 가속하는 속도를 적절히 조절하도록 제어하게 되므로 승압전압(VPP) 레벨 및 백 바이어스 전압(VBB) 레벨이 상승폭이나 하강폭이 매우 완만해지는 특성을 갖는다.
그런데, 도 2b에서와 같이 파워 업 신호(PWRUP)가 외부전원전압(VDD)의 레벨이 충분히 상승하지 않은 상태 - 외부전원전압 타겟 레벨의 2/5에 이르는 레벨임 - 에서 너무 빨리 외부전원전압(VDD) 레벨에서 접지전원전압(VSS)레벨로 천이하게 되면, 승압전압(VPP) 레벨 및 백 바이어스 전압(VBB) 레벨이 모두 목표하는 레벨에 크게 못미치는 지점에서 최대 가속으로 전하펌핑동작을 수행하는 것이 멈추게 되므로 그 이후에 목표하는 레벨까지 상승하거나 하강하기 위해 매우 오랜 시간을 기다 려야 하는 문제가 발생한다.
즉, 도 2b에서와 같이 파워 업 신호(PWRUP)가 외부전원전압(VDD)의 레벨이 충분히 상승하지 않은 상태 - 외부전원전압 타겟 레벨의 2/5에 이르는 레벨임 - 에서 너무 빨리 외부전원전압(VDD) 레벨에서 접지전원전압(VSS)레벨로 천이하게 되면, 반도체 장치에 구비되는 다수의 내부회로 중 특히 내부전원전압을 생성하는 회로들이 안정화되는데 매우 오랜시간이 걸리는 문제가 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, DVFS 동작모드를 지원하는 반도체 장치에서 파워 업 신호(PWRUP)의 레벨이 변동하는 타이밍을 조절할 수 있는 파워 업 신호 생성회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압의 제1 타겟 레벨을 검출하고, 검출결과에 대응하는 제1 파워 업 신호를 생성하기 위한 제1 파워 업 신호 생성부; 상기 전원전압의 제2 타겟 레벨 - 상기 제1 타겟 레벨보다 낮음 - 을 검출하고, 검출결과에 대응하는 제2 파워 업 신호를 생성하기 위한 제2 파워 업 신호 생성부; 및 노말 동작 모드에서 상기 제1 파워 업 신호를 최종 파워 업 신호로서 출력하고, 저전압 동작 모드 - 상기 전원전압 레벨이 상기 제1 타겟 레벨보다 낮고 상기 제2 타겟 레벨보다 높은 상태로 유지됨 - 에서 상기 제2 파워 업 신호를 상기 최종 파워 업 신호로서 출력하는 최종 파워 업 신호출력부를 구비하는 파워 업 신호 생성회로를 제공한다.
전술한 본 발명은 DVFS 동작모드를 지원하는 반도체 장치에서 상대적으로 높은 타겟 레벨을 갖는 제1 파워 업 신호와 상대적으로 낮은 타겟 레벨을 갖는 제2 파워 업 신호를 적절히 조합하여 최종 파워 업 신호를 생성함으로써 반도체 장치의 노말 모드 동작이나 DVFS 동작에서 반도체 장치가 안정적으로 동작할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 파워 업 신호 생성회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 다른 파워 업 신호 생성회로는 제1 파워 업 신호 생성부(300)와, 제2 파워 업 신호 생성부(320)와, 최종 파워 업 신호 출력부(340)을 구비한다.
먼저, 제1 파워 업 신호 생성부(300)는, 외부전원전압(VDD)의 제1 타겟 레벨을 검출하기 위한 제1전압검출부(302), 및 제1전압검출부(302)의 출력신호(V_DET1)를 버퍼링하여 제1 파워 업 신호(PWRUP1)로서 출력하기 위한 제1버퍼링부(304)를 구비함으로써, 외부전원전압(VDD)의 제1 타겟 레벨을 검출하고, 검출결과에 대응하 는 제1 파워 업 신호(PWRUP1)를 생성한다.
그리고, 제2 파워 업 신호 생성부(320)는, 외부전원전압(VDD)의 제2타겟 레벨 - 제1 타겟 레벨보다 낮음 -을 검출하기 위한 제2전압검출부(322), 및 제2전압검출부(322)의 출력신호(V_DET2)를 버퍼링하여 제2 파워 업 신호(PWRUP2)로서 출력하기 위한 제2버퍼링부(324)를 구비함으로써, 외부전원전압(VDD)의 제2 타겟 레벨을 검출하고, 검출결과에 대응하는 제2 파워 업 신호(PWRUP2)를 생성한다.
그리고, 최종 파워 업 신호출력부(340)는, 노말 동작 모드에서 제1 파워 업 신호(PWRUP1)를 최종 파워 업 신호(PWERUP_F)로서 출력하고, 저전압 동작 모드 - 전원전압 레벨이 제1 타겟 레벨보다 낮고 제2 타겟 레벨보다 높은 상태로 유지됨 - 에서 제2 파워 업 신호(PWRUP2)를 최종 파워 업 신호(PWRUP_F)로서 출력하는 동작을 수행하며, 이러한 동작을 수행하기 위해 최종 파워 업 신호 출력부(340)에는, 클록 인에이블 신호(CKEN)에 응답하여 저전압 동작모드 구간동안 활성화상태를 유지하는 클록 인에이블 펄스(CKEN_PUL)를 생성하기 위한 클록 인에이블 펄스 생성부(342), 및 클록 인에이블 펄스(CKEN_PUL)에 응답하여 제1 파워 업 신호(PWERUP1)와 제2 파워 업 신호(PWRUP2)를 선택적으로 최종 파워 업 신호(PWRUP_F)출력단으로 전송하기 위한 신호전송 제어부(344)가 구비되어 있다.
즉, 최종 파워 업 신호 출력부(340)는, 노말 동작 모드에서 활성화상태를 유지하는 클록인에이블 신호(CKEN)를 사용하여 제1 파워 업 신호(PWRUP1)를 최종 파워 업 신호(PWRUP_F)로서 출력하고, 저전압 동작 모드에서 비활성화상태를 유지하는 클록인에이블 신호(CKEN)를 사용하여 제2 파워 업 신호(PWRUP2)를 최종 파워 업 신호(PWRUP_F)로서 출력한다.
구체적으로, 제1 파워 업 신호 생성부(300)와 제2 파워 업 신호 생성부(320)는 그 구성이 동일한 것을 알 수 있는데, 그럼에도 불구하고, 제1 파워 업 신호 생성부(300)와 제2 파워 업 신호 생성부(320)에서 각각 목표로 하는 외부전원전압(VDD)의 레벨을 다르게 할 수 있는 이유는, 제1 파워 업 신호 생성부(300)와 제2 파워 업 신호 생성부(320)에 각각 구비되는 제1전압검출부(302)와 제2전압검출부(304)에 포함된 PMOS 트랜지스터(PMOS1, PMOS2)와 NMOS 트랜지스터(NMOS1, NMOS2)의 사이즈가 서로 다르기 때문이다. 이렇게, 외부전원전압(VDD)의 레벨을 검출하는 레벨을 다르게 하는 방법은 이미 공지된 기술이기 때문에 여기서는 더 이상 설명하지 않도록 하겠다.
그리고, 최종 파워 업 신호 출력부(340)의 구성요소 중 클록 인에이블 펄스 생성부(342)는, 클록 인에이블 신호(CKEN)에 응답하여 저전압 동작모드 구간 - DVFS 동작모드를 의미함 - 동안 활성화상태를 유지하는 클록 인에이블 펄스(CKEN_PUL)를 생성하는데, 이때, 클록 인에이블 신호(CKEN)의 상태에 따라 저전압 동작모드 구간의 진입 유무를 알 수 있는 이유는, 저전압 동작모드를 지원하는 반도체 장치의 스펙(SPEC.)에 저전압 동작모드 진입 직전에 클록 인에이블 신호(CKEN)가 비활성화된다고 정의되어 있기 때문이다. 참고로, 클록 인에이블 신호(CKEN)가 저전압 동작모드 진입 직전에 비활성화된다고 하는 것은 하나의 실시예로서 클록 인에이블 신호(CKEN) 이외에 다른 신호를 사용하여 저전압 동작모드 진입을 감지할 수도 있다.
그리고, 최종 파워 업 신호 출력부(340)의 구성요소 중 신호전송 제어부(344)는, 클록 인에이블 펄스(CKEN_PUL)의 비활성화구간에서 제1 파워 업 신호(PWERUP1)가 최종 파워 업 신호(PWRUP_F)로서 출력될 수 있도록 제어하고, 클록 인에이블 펄스(CKEN_PUL)의 활성화구간에서 제1 파워 업 신호(PWRUP1)가 최종 파워 업 신호(PWRUP_F)로서 출력될 수 없도록 제어한다.
이때, 제2 파워 업 신호(PWRUP2)는 외부전원전압(VDD)의 레벨이 상승하는 국면에서는 제1 파워 업 신호(PWRUP1)보다 먼저 접지전원전압(VSS) 레벨로 천이하지만, 외부전원전압(VDD)의 레벨이 하강하는 국면에서는 제1 파워 업 신호(PWRUP1)보다 늦게 외부전원전압(VDD) 레벨로 천이하는 특성을 갖는다. 신호전송 제어부(344)에서는, 이러한 제2 파워 업 신호(PWRUP2)의 특성을 이용하여 제2 파워 업 신호(PWRUP2)를 직접적으로 최종 파워 업 신호(PWRUP_F)로서 출력시키는 대신 상기와 설명한 바와 같이 클록 인에이블 펄스(CKEN_PUL)의 활성화구간에서 제1 파워 업 신호(PWRUP1)가 최종 파워 업 신호(PWRUP_F)로서 출력될 수 없도록만 제어하여 최종 파워 업 신호(PWRUP_F)가 제1 파워 업 신호(PWRUP1)의 레벨을 따라가지 않도록 한다. 즉, 클록 인에이블 펄스(CKEN_PUL)의 활성화구간에서 최종 파워 업 신호(PWRUP_F)가 자동으로 제2 파워 업 신호(PWRUP2)의 레벨을 따라가도록 제어한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 파워 업 신호 생성회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 파워 업 신호 생성회로는, 외부 전원전압(VDD)의 레벨이 점차 상승하는 것에 대응하여 제1 파워 업 신호(PWRUP1) 및 제2 파워 업 신호(PWRUP2)의 레벨도 점차 상승하다가 외부전원전압(VDD)의 레벨이 제2 파워 업 신호(PWRUP2)의 타겟 레벨 - 도면에서는 외부전원전압(VDD) 타겟 레벨의 2/5가 되는 지점을 가리킴 - 을 넘어섬과 동시에 제2 파워 업 신호(PWRUP2)가 먼저 접지전원전압(VSS) 레벨로 천이하지만 제1 파워 업 신호(PWRUP1) 및 최종 파워 업 신호(PWRUP_F)의 레벨은 그대로 외부전원전압(VDD)의 레벨을 유지하는 상태가 되며, 외부전원전압(VDD)의 레벨이 계속 상승하여 외부전원전압(VDD)의 레벨이 제1 파워 업 신호(PWRUP1)의 타겟 레벨 - 도면에서는 외부전원전압(VDD) 타겟 레벨의 4/5가 되는 지점을 가리킴 - 을 넘어섬과 동시에 제1 파워 업 신호(PWRUP1) 및 최종 파워 업 신호(PWRUP_F)의 레벨이 접지전원전압(VSS) 레벨로 하강하는 것을 알 수 있다. 즉, 반도체 장치의 초기화 동작 및 안정화 동작이 수행되어야 하는 구간에서는, 최종 파워 업 신호(PWRUP_F)가 상대적으로 높은 타겟 레벨을 갖는 제1 파워 업 신호(PWRUP1)와 동일한 상태가 되기 때문에 외부전원전압(VDD)의 레벨이 충분히 상승한 뒤에 - 타겟 레벨의 4/5에 이른 뒤임 - 최종 파워 업 신호(PWRUP_F)가 접지전원전압(VSS) 레벨로 천이하게 되므로 반도체 장치의 초기화 동작 및 안정화 동작을 완벽하게 수행하는 것이 가능하다.
이렇게, 반도체 장치가 완전하게 초기화 및 안정화된 후에 진입하는 저전압 동작모드 - DVFS 동작모드를 의미함 - 에서는, 제1 파워 업 신호(PWRUP1)의 타겟 레벨 - 도면에서는 외부전원전압(VDD) 타겟 레벨의 4/5가 되는 지점을 가리킴 - 보다 외부전원전압(VDD)의 레벨이 하강하게 되어 제1 파워 업 신호(PWRUP1)가 외부전 원전압(VDD)의 레벨로 천이하지만, 제2 파워 업 신호(PWRUP2) 및 최종 파워 업 신호(PWRUP_F)의 레벨은 그대로 접지전원전압(VSS)의 레벨을 유지하는 상태가 되는 것을 알 수 있다. 즉, 반도체 장치의 저전압 동작모드 구간에서는, 최종 파워 업 신호(PWRUP_F)가 상대적으로 낮은 타겟 레벨을 갖는 제2 파워 업 신호(PWRUP2)와 동일한 상태가 되기 때문에 외부전원전압(VDD)의 레벨이 20% ~ 30% 하강하는 경우에도 최종 파워 업 신호(PWRUP_F)가 접지전원전압(VSS) 레벨을 유지하게 되므로, 반도체 장치의 저전압 동작모드에서 필요없는 초기화 동작 및 안정화 동작이 수행되지 않게 되어, 안정적인 저전압 동작모드를 수행하는 것이 가능하다.
참고로, 도면에 직접적으로 도시되지는 않았지만, 저전압 동작모드 상태가 아니라 PVT(Process, Voltage, Temperature) 변동으로 인해 외부전원전압(VDD)의 레벨이 크게 요동처서 제2 파워 업 신호(PWRUP2)의 타겟 레벨보다 낮아지는 상태가 일어날 수 있는데, 이러한 경우에는, 반도체 장치에 구비되는 다수의 내부전압 생성회로는 최대 구동력으로 동작하여 다수의 내부전압 레벨이 외부전원전압(VDD)의 레벨이 하강하는 것에 따라 하강하는 것을 방지하는 동작을 수행함과 동시에 반도체 장치에 구비되는 다수의 내부회로들이 초기화되는 것을 방지하는 동작을 수행해야 한다.
이와 같은 동작을 수행하기 위해 본원발명의 아이디어를 적용하여 외부전원전압(VDD)의 레벨이 크게 요동처서 제2 파워 업 신호(PWRUP2)의 타겟 레벨보다 낮아지는 상태에서 최종 파워 업 신호(PWRUP_F)는 계속 접지전원전압(VSS) 레벨을 유지하고 제2 파워 업 신호(PWRUP2)만 외부전원전압(VDD)레벨을 갖도록 제어하도록 한 뒤 동시에 최종 파워 업 신호(PWRUP_F)에 응답하여 반도체 장치에 구비되는 다수의 내부회로가 초기화되는 동작을 제어하도록 하고 제2 파워 업 신호(PWRUP2)에 응답하여 반도체 장치에 구비되는 다수의 내부전압생성회로의 최대 구동력 동작을 제어하도록 하게 되면, 반도체 장치에 구비되는 다수의 내부전압 생성회로는 최대 구동력으로 동작하여 다수의 내부전압 레벨이 외부전원전압(VDD)의 레벨이 하강하는 것에 따라 하강하는 것을 방지하는 동작을 수행함과 동시에 반도체 장치에 구비되는 다수의 내부회로들이 초기화되는 것을 방지하는 동작을 수행하는 것이 가능해진다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 저전압 동작모드 - DVFS 동작모드를 의미함 - 를 지원하는 반도체 장치에서 반도체 장치의 초기화 동작 및 안정화 동작이 수행되어야 하는 구간에서는 최종 파워 업 신호(PWRUP_F)가 상대적으로 높은 타겟 레벨을 갖는 제1 파워 업 신호(PWRUP1)와 동일한 상태가 되도록 하여 외부전원전압(VDD)의 레벨이 충분히 상승한 뒤에 최종 파워 업 신호(PWRUP_F)가 접지전원전압(VSS) 레벨로 천이하도록 제어하여 안정적으로 반도체 장치의 초기화 동작 및 안정화 동작을 수행하도록 할 수 있다.
또한, 반도체 장치의 저전압 동작모드 구간에서는 최종 파워 업 신호(PWRUP_F)가 상대적으로 낮은 타겟 레벨을 갖는 제2 파워 업 신호(PWRUP2)와 동일한 상태가 되도록 하여 외부전원전압(VDD)의 레벨이 20% ~ 30% 하강하는 경우에도 최종 파워 업 신호(PWRUP_F)가 접지전원전압(VSS) 레벨을 유지하도록 하므로 반 도체 장치의 저전압 동작모드에서 필요없는 초기화 동작 및 안정화 동작이 수행되지 않도록 하여 안정적인 저전압 동작모드를 수행하도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 파워 업 신호 생성회로를 설명하기 위한 회로도.
도 2a 및 도 2b는 DVFS 동작모드가 존재하는 반도체 장치에 도 1에 도시된 종래기술에 따른 파워 업 신호 생성회로를 적용하였을 경우의 동작파형을 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 파워 업 신호 생성회로를 설명하기 위한 회로도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 파워 업 신호 생성회로의 동작파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100 : 전압분배부 120 : 전압검출부
140 : 파워 업 신호 구동부 300 : 제1 파워 업 신호 생성부
320 : 제2 파워 업 신호 생성부 340 : 최종 파워 업 신호 출력부
302 : 제1전압검출부 304 : 제1버퍼링부
322 : 제2전압검출부 324 : 제2버퍼링부
342 : 클록 인에이블 펄스 생성부 344 : 신호전송제어부

Claims (5)

  1. 전원전압의 제1 타겟 레벨을 검출하고, 검출결과에 대응하는 제1 파워 업 신호를 생성하기 위한 제1 파워 업 신호 생성부;
    상기 전원전압의 제2 타겟 레벨 - 상기 제1 타겟 레벨보다 낮음 - 을 검출하고, 검출결과에 대응하는 제2 파워 업 신호를 생성하기 위한 제2 파워 업 신호 생성부; 및
    노말 동작 모드에서 상기 제1 파워 업 신호를 최종 파워 업 신호로서 출력하고, 저전압 동작 모드 - 상기 전원전압 레벨이 상기 제1 타겟 레벨보다 낮고 상기 제2 타겟 레벨보다 높은 상태로 유지됨 - 에서 상기 제2 파워 업 신호를 상기 최종 파워 업 신호로서 출력하는 최종 파워 업 신호출력부
    를 구비하는 파워 업 신호 생성회로.
  2. 제1항에 있어서,
    상기 제1 파워 업 신호 생성부는,
    상기 전원전압의 상기 제1 타겟 레벨을 검출하기 위한 제1전압검출부; 및
    상기 제1전압검출부의 출력신호를 버퍼링하여 상기 제1 파워 업 신호로서 출력하기 위한 제1버퍼링부를 구비하는 파워 업 신호 생성회로.
  3. 제2항에 있어서,
    상기 제2 파워 업 신호 생성부는,
    상기 전원전압의 상기 제2 타겟 레벨을 검출하기 위한 제2전압검출부; 및
    상기 제2전압검출부의 출력신호를 버퍼링하여 상기 제2 파워 업 신호로서 출력하기 위한 제2버퍼링부를 구비하는 파워 업 신호 생성회로.
  4. 제1항에 있어서,
    상기 최종 파워 업 신호출력부는,
    상기 노말 동작 모드에서 활성화상태를 유지하는 클록인에이블 신호에 응답하여 상기 제1 파워 업 신호를 상기 최종 파워 업 신호로서 출력하고,
    상기 저전압 동작 모드에서 비활성화상태를 유지하는 상기 클록인에이블 신호에 응답하여 상기 제2 파워 업 신호를 상기 최종 파워 업 신호로서 출력하는 것을 특징으로 하는 파워 업 신호 생성회로.
  5. 제4항에 있어서,
    상기 최종 파워 업 신호 출력부는,
    상기 클록 인에이블 신호에 응답하여 상기 저전압 동작모드 구간동안 활성화 상태를 유지하는 클록 인에이블 펄스를 생성하기 위한 클록 인에이블 펄스 생성부; 및
    상기 클록 인에이블 펄스에 응답하여 상기 제1 파워 업 신호와 상기 제2 파워 업 신호를 선택적으로 최종 파워 업 신호출력단으로 전송하기 위한 신호전송 제어부를 구비하는 파워 업 신호 생성회로.
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