KR20050118751A - 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치 - Google Patents

파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치 Download PDF

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Abstract

내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 사용되는 파워-업시의 내부 전원 전압 제어 장치는 파워-업 플래그 신호 발생기 및 제어 회로를 포함한다. 파워-업 플래그 신호 발생기는 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시킨다. 제어 회로는 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공한다. 반도체 메모리 장치의 파워-업시 내부 전원 전압의 파워-업시의 기울기가 선형적인 특성을 갖도록 개선할 수 있고, 반도체 메모리 장치의 주변 회로의 각 래치 단들의 초기치 오류(fail)가 발생되는 것을 방지할 수 있다.

Description

파워-업시 내부 전원 전압 제어 방법 및 장치, 이를 가지는 반도체 메모리 장치{METHOD AND DEVICE FOR CONTROLLING INTERNAL POWER VOLTAGE, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 관한 것으로서, 더욱 상세하게는 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 메모리 장치에 있어서 파워-업시의 내부 전원 전압 제어 장치 및 방법에 관한 것이다.
반도체 장치를 사용하기 위하여 외부 전원 전압을 인가하는 것을 파워-업(power-up)이라고 한다.
도 1은 종래의 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치의 내부 전원 전압(IVC) 발생기를 나타낸 블록도이고, 도 2는 초기 파워-업시의 내부 전원 전압(IVC)과 외부 전원 전압(EVC)의 변화를 도시한 그래프이다.
도 1을 참조하면, IVC 발생기(내부 전원 발생기)(10)는 외부 전원 전압(EVC)을 이용하여 내부 전원 전압(IVC)을 발생시킨다. 이때, 외부 전원 전압(EVC)은 RC 입력단(12)에 의해 소정 값만큼 전압 강하가 발생하며, IVC 발생기(10)의 출력에 결합된 RC 출력단(14)에 의해 다시 전압 강하가 발생한다.
도 2에 도시된 바와 같이, 외부 전원 전압(EVC)은 반도체 메모리 장치의 패드(pad)로부터 공급되며 이상적으로 무한 전압원에 가깝기 때문에 파워-업시 선형적인(linear) 기울기(slope)를 가진다.
내부 전원 전압(IVC)은 파워-업시에는 IVC 발생기(10)의 조정 시간(setting time)이 필요하고, 또한 IVC 발생기(10)의 각 논리 회로들의 논리 상태가 불명확하기 때문에 IVC 발생기(10)에서 공급하는 전하량과 대비하여 전류 소모가 많다. 따라서, 파워-업시 초기에는 외부 전원 전압(EVC)과 대비하여 기울어진 기울기를 가지며(A 구간), 선형적인 기울기 특성을 갖지 못한다.
따라서, 본 발명의 제1 목적은 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 장치에 있어서, 내부 전원 전압(IVC)의 파워-업시의 기울기 특성을 개선할 수 있는 파워-업시의 내부 전원 전압 제어 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기 파워-업시의 내부 전원 전압 제어 장치를 가지는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은 상기 파워-업시의 내부 전원 전압 제어 장치를 이용한 파워-업시의 내부 전원 전압 제어 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 파워-업시의 내부 전원 전압 제어 장치는 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 사용된다. 파워-업시의 내부 전원 전압 제어 장치는 상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 파워-업 플래그 신호 발생기; 및 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 제어 회로를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 메모리 장치는 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 파워-업 플래그 신호 발생 회로; 및 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 메모리 장치의 주변 회로로 제공하고, 상기 반도체 장치의 파워-업시 제2 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 상기 외부 전원 전압을 전압원으로 사용하여 발생된 제2 내부 전원 전압을 상기 주변 회로로 제공하는 제어 회로를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서의 파워-업시 내부 전원 전압 제어 방법은 상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 단계; 및 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 단계를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 다른 측면에 따른 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서의 파워-업시 내부 전원 전압 제어 방법은 상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 단계; 상기 파워-업 플래그 신호를 상기 외부 전원 전압과 상기 내부 전원 전압 사이에 결합된 전압 제어 전류원의 제어 전압으로 제공하는 단계; 및 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 단계를 포함한다.
상기의 파워-업시의 내부 전원 전압 제어 장치는 반도체 메모리 장치에 적용할 수 있다. 예를 들어, DRAM 반도체 메모리 장치, DDR SDRAM 메모리 장치 등에 적용할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
반도체 메모리 장치-예를 들어, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)-의 내부에 존재하는 래치(latch)회로들을 포함하는 주변 회로를 초기화하기 위하여 파워-업 플래그 신호(power-up flag signal)(PVCCH)를 사용한다.
도 3은 전원 전압으로 외부 전원 전압(EVC)을 사용한 경우의 파워-업 플래그 신호(PVCCH) 발생기를 나타낸 블록도이고, 도 4는 도 3의 파워-업 플래그 신호의 초기 파워-업시의 파형 변화를 도시한 그래프이다.
도 3을 참조하면, 파워-업 플래그 신호(PVCCH) 발생기(30)는 전압 분배 회로(32), 레벨 감지 회로(34) 및 드라이버 회로(36)를 포함하며, 외부 전원 전압(EVC)을 전원 전압으로 공급받는다.
외부 전원 전압(EVC)은 전압 분배회로(32)에 의해 전압 분배된다. 레벨 감지 회로(34)에 의해 상기 전압 분배 회로(32)의 출력 전압이 소정의 전압 레벨 이상이 되었음이 감지된 경우, 드라이버 회로(56)를 거쳐 하이 레벨의 파워-업 플래그 신호(PVCCH)가 발생된다. 반면에, 전압 분배 회로(32)의 출력 전압이 소정의 전압 레벨 이하인 경우에는 로우 레벨의 파워-업 플래그 신호(PVCCH1)가 발생된다.
도 4를 참조하면, PVCCH 신호는 반도체 메모리 장치의 파워-업시에 외부 전원 전압(EVC)이 소정 전압 레벨-예를 들어 약 1 volt- 보다 작을 경우 로우 레벨 상태로 세팅되어 있으며(T1 구간), 상기 반도체 메모리 장치의 주변 회로의 초기치를 확정해준다. 예를 들어, 상기 주변 회로는 래치(latch)단(미도시)들을 포함한다. PVCCH 신호는 외부 전원 전압(EVC)의 레벨이 상기 소정 레벨에 도달하면 하이 레벨 상태로 세팅되어 상기 주변회로의 각 래치단의 논리 상태에 무관하게 되어 초기화 작업을 종료하게 된다. 즉, 도 4에 도시된 바와 같이, 약 1.8Volt의 외부 전원 전압(EVC)이 파워-업 플래그 신호(PVCCH) 발생기의 전원 전압으로 사용된 경우, PVCCH는 외부 전원 전압(EVC)이 약 1 volt가 된 경우 하이 레벨로 세팅된다(T2 구간).
도 5는 전원 전압으로 내부 전원 전압(IVC)을 사용한 경우의 파워-업 플래그 신호(PVCCH) 발생기를 나타낸 블록도이고, 도 6은 도 5의 파워-업 플래그 신호의 초기 파워-업시의 파형 변화를 도시한 그래프이다.
도 6을 참조하면, PVCCH 신호는 반도체 메모리 장치의 파워-업시에 내부 전원 전압(IVC)이 소정 전압 레벨-예를 들어 약 1 volt- 보다 작을 경우 로우 레벨 상태로 세팅되어 있으며(T3 구간), 내부 전원 전압(IVC)이 상기 소정 레벨 보다 커질 경우 PVCCH는 하이 레벨로 세팅된다(T4 구간).
도 4에 도시된 바와 같이, PVCCH 신호 발생기의 전압원으로 외부 전원 전압(EVC)을 사용하면 파워-업시 PVCCH 신호가 하이레벨로 세팅(setting)되는 시간이 PVCCH 신호 발생기의 전압원으로 내부 전원 전압(IVC)을 사용하는 경우에 비하여 상대적으로 빨라지게 된다. 그 결과, 파워-업시 상기 주변회로의 래치단이 세팅되기 이전에 PVCCH 신호가 세팅되어 각 래치단들의 초기치 오류(fail)가 발생할 가능성이 있다.
반면에, PVCCH 신호 발생기의 전압원으로 내부 전원 전압(IVC)을 사용하면, 파워-업시 PVCCH 신호가 하이 레벨로 세팅되는 시간이 PVCCH 신호 발생기의 전압원으로 외부 전원 전압(EVC)을 사용하는 경우에 비하여 상대적으로 늦어지게 된다. 그 결과, 파워-업시 각 래치단의 스탠바이 전류(stand-by current)로 인하여 전류가 증가할 소지가 있다.
도 7은 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 일실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이고, 도 8은 도 7의 초기 파워-업시의 파형 변화를 도시한 그래프이다. 여기서, PVCCH 신호 발생기의 전원 전압원으로 도 3과 같이 외부 전원 전압(EVC)을 사용한다.
도 7을 참조하면, 파워-업시의 내부 전원 전압 제어 장치(60)는 외부 전원 전압(EVC)과 IVC 발생기(70)사이에 결합된 제어 회로(80) 및 IVC 발생기(50)를 포함한다.
예를 들어, 상기 제어 회로(80)는 전압 제어 전류원이다. 예를 들어, 상기 전압 제어 전류원은 PMOS 트랜지스터(TP1)를 이용하여 구현될 수 있다.
IVC 발생기는 상기 외부 전원 전압(EVC)을 제공받아 내부 전원 전압(IVC)을 출력한다.
주변 회로(52)는 상기 파워-업 플래그 신호(PVCCH)의 의해 초기화되며, 상기 IVC 발생기(50) 및 상기 제어 회로로부터 내부 전원 전압(IVC)을 공급받는다.
상기 파워-업 플래그 신호(PVCCH)는 상기 전압 제어 전류원의 제어 전압으로 사용된다.
파워-업 초기에는 도 4에 도시한 바와 같이 로우 레벨 상태의 PVCCH 신호가 인가되며, PMOS 트랜지스터 TP1이 턴온되어 포화 영역에서 동작한다. 이때, PMOS 트랜지스터 TP1은 전압 제어 전류원으로 동작하며, PVCCH 신호에 응답하여 IVC 전압 파형이 EVC 전압 파형을 쫓아갈 수 있을 정도로 충분한 전류를 공급하는 역할을 한다. 그 결과, 파워-업 초기(도 8의 A' 구간)에 IVC 전압이 EVC 전압의 기울기와 실질적으로 동일한 기울기를 가지고 EVC 파형을 쫓아가게 되어 파워-업 초기에 IVC 신호의 기울기 특성이 개선된다. 따라서, 주변 회로(52)의 각 래치단들의 초기치 오류(fail)가 발생되는 것을 방지할 수 있고, 파워-업시 각 래치단의 스탠바이 전류(stand-by current)로 인한 전류 증가를 방지할 수 있다.
도 4에 도시된 바와 같이 PVCCH 신호가 하이 레벨로 세팅되면 PMOS 트랜지스터 P1이 턴오프된다. 그 결과, IVC 전압과 EVC 전압이 서로 독립적으로 분리되며, IVC 발생기(50)에서 출력된 IVC 전압이 주변 회로(52)로 제공된다.
이 경우, EVC 전압 파형과 IVC 전압 파형이 실질적으로 동일한 파워-업 기울기 특성을 가지게 되므로 PVCCH 신호의 세팅 타임(setting time)이 안정적으로 구현될 수 있고, IVC 전압의 초기 파워-업시의 기울기도 선형적으로 개선된다.
도 9는 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 다른 실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이다.
도 9를 참조하면, 상기 전압 제어 전류원으로 적어도 2개의 PMOS 트랜지스터가 사용된다. 구체적으로, 상기 전압 제어 전류원은 파워-업 플래그 신호(PVCCH)를 제어 전압으로 하여 동작하는 게이트가 공통 결합된 적어도 2개의 PMOS 트랜지스터를 이용하여 구현될 수 있다.
게이트가 공통 결합된 적어도 2개의 PMOS 트랜지스터를 이용함으로써 상기 파워-업 초기(A' 구간)에 더욱 빠른 속도로 IVC 전압이 EVC 전압의 기울기와 실질적으로 동일한 기울기를 가지고 EVC 파형을 쫓아가게 된다. 그 결과, 파워-업 초기에 IVC 신호의 기울기 특성이 개선된다.
도 10은 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 또 다른 실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이다.
도 10을 참조하면, 상기 전압 제어 전류원은 파워-업 플래그 신호(PVCCH)를 제공받는 인버터(72) 및 상기 인버터(72)에 결합된 NMOS 트랜지스터(TN1)를 이용하여 구현된다.
파워-업 초기에는 도 4에 도시한 바와 같이 로우 레벨 상태의 PVCCH 신호가 인가되면 인버터(72)의 출력은 하이 레벨이 되어 NMOS 트랜지스터 TN1이 턴온된다.
도 4에 도시된 바와 같이 PVCCH 신호가 하이 레벨로 세팅되면 인버터(72)의 출력은 로우 레벨이 되어 NMOS 트랜지스터 TN1이 턴오프된다. 그 결과, IVC 전압과 EVC 전압이 서로 독립적으로 분리되며, IVC 발생기(50)에서 출력된 IVC 전압이 주변 회로(52)로 제공된다.
상기와 같은 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서, 파워-업시의 내부 전원 전압 제어 장치 및 방법에 따르면, 파워-업 플래그 신호(PVCCH)의 하이 레벨로의 세팅 타임을 안정적으로 개선함으로써 내부 전원 전압(IVC)의 파워-업시의 기울기(slope)가 선형적인 특성을 갖도록 개선할 수 있다.
따라서, 파워-업시 반도체 메모리 장치의 주변 회로의 각 래치단들의 초기치 오류(fail)가 발생되는 것을 방지할 수 있다.
또한, 파워-업시 반도체 메모리 장치의 주변 회로의 각 래치단의 스탠바이 전류(stand-by current)로 인한 전류 증가를 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치의 내부 전원 전압(IVC) 발생기를 나타낸 블록도이다.
도 2는 종래의 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 초기 파워-업시의 내부 전원 전압(IVC)과 외부 전원 전압(EVC)의 변화를 도시한 그래프이다.
도 3은 전원 전압으로 외부 전원 전압(EVC)을 사용한 경우의 파워-업 플래그 신호(PVCCH) 발생기를 나타낸 블록도이다.
도 4는 도 3의 파워-업 플래그 신호의 초기 파워-업시의 파형 변화를 도시한 그래프이다.
도 5는 전원 전압으로 내부 전원 전압(IVC)을 사용한 경우의 파워-업 플래그 신호(PVCCH) 발생기를 나타낸 블록도이다.
도 6은 도 5의 파워-업 플래그 신호의 초기 파워-업시의 파형 변화를 도시한 그래프이다.
도 7은 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 일실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이다.
도 8은 도 7의 초기 파워-업시의 파형 변화를 도시한 그래프이다.
도 9는 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 다른 실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이다.
도 10은 내부 전원 전압(IVC)과 외부 전원 전압(EVC)을 사용하는 반도체 메모리 장치에서 본 발명의 또 다른 실시예에 따른 파워-업시의 내부 전원 전압 제어 장치를 나타낸 개념도이다.

Claims (19)

  1. 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서,
    상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 파워-업 플래그 신호 발생기; 및
    상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 제어 회로를 포함하는 파워-업시의 내부 전원 전압 제어 장치.
  2. 제1항에 있어서, 상기 파워-업 플래그 신호는
    상기 외부 전원 전압이 소정 레벨 이하의 레벨을 가지는 제1 구간에서는 상기 제1 논리 레벨을 가지고, 상기 외부 전원 전압이 상기 소정 레벨 이상의 레벨을 가지는 제2 구간에서는 제2 논리 레벨을 가지는 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  3. 제2항에 있어서, 상기 전압 제어 전류원은 상기 반도체 장치의 파워-업시 제2 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 상기 외부 전원 전압을 전압원으로 사용하여 발생된 제2 내부 전원 전압을 상기 주변 회로로 제공하는 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  4. 제1항에 있어서, 상기 제어 회로는 상기 외부 전원 전압 및 상기 내부 전원 전압 사이에 결합되어 상기 파워-업 플래그 신호를 제어 전압으로 동작하는 전압 제어 전류원인 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  5. 제4항에 있어서, 상기 전압 제어 전류원은 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  6. 제4항에 있어서, 상기 전압 제어 전류원은 파워-업 플래그 신호를 제어 전압으로 동작하는 게이트가 공통 결합된 적어도 2개의 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  7. 제1항에 있어서, 상기 반도체 장치는 반도체 메모리 장치인 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  8. 제1항에 있어서, 상기 반도체 장치는 DDR SDRAM인 것을 특징으로 하는 파워-업시의 내부 전원 전압 제어 장치.
  9. 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 파워-업 플래그 신호 발생 회로; 및
    상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 메모리 장치의 주변 회로로 제공하고, 상기 반도체 장치의 파워-업시 제2 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 상기 외부 전원 전압을 전압원으로 사용하여 발생된 제2 내부 전원 전압을 상기 주변 회로로 제공하는 제어 회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어 회로는 상기 외부 전원 전압 및 상기 내부 전원 전압 사이에 결합되어 상기 파워-업 플래그 신호를 제어 전압으로 동작하는 전압 제어 전류원인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 전압 제어 전류원은 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 반도체 장치는 DDR SDRAM인 것을 특징으로 하는 반도체 메모리 장치.
  13. 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서,
    상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 단계; 및
    상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 단계를 포함하는 파워-업시 내부 전원 전압 제어 방법.
  14. 제13항에 있어서, 상기 파워-업 플래그 신호는
    상기 외부 전원 전압이 소정 레벨 이하의 레벨을 가지는 제1 구간에서는 상기 제1 논리 레벨을 가지고, 상기 외부 전원 전압이 상기 소정 레벨 이상의 레벨을 가지는 제2 구간에서는 제2 논리 레벨을 가지는 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
  15. 제14항에 있어서, 상기 반도체 장치의 파워-업시 제2 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 상기 외부 전원 전압을 전압원으로 사용하여 발생된 제2 내부 전원 전압을 상기 주변 회로로 제공하는 단계를 더 포함하는 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
  16. 제13항에 있어서, 상기 반도체 장치는 반도체 메모리 장치인 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
  17. 제16항에 있어서, 상기 반도체 장치는 DDR SDRAM인 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
  18. 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 있어서,
    상기 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시키는 단계;
    상기 파워-업 플래그 신호를 상기 외부 전원 전압과 상기 내부 전원 전압 사이에 결합된 전압 제어 전류원의 제어 전압으로 제공하는 단계; 및
    상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공하는 단계를 포함하는 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
  19. 제18항에 있어서, 상기 반도체 장치의 파워-업시 제2 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 상기 외부 전원 전압을 전압원으로 사용하여 발생된 제2 내부 전원 전압을 상기 주변 회로로 제공하는 단계를 더 포함하는 것을 특징으로 하는 파워-업시 내부 전원 전압 제어 방법.
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