JP3945791B2 - 半導体装置のパワーアップ検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に内蔵され、パワーアップ時に半導体装置を安定に動作させるための半導体装置のパワーアップ検出回路に関する。
【0002】
【従来の技術】
通常、半導体メモリ装置に電源電圧が印加される際に、メモリ装置(チップ)のより安定的な動作のため、電源電圧があらかじめ設定された基準電圧レベル以上になった時に始めてメモリ装置を動作させるよう構成されている。このような役割をするパワーアップ検出回路の出力信号VCCHは内部回路の入力/出力回路に印加され、電源電圧印加時に、発生する不必要な動作による突入電流(In-Rushcurrent)を防止する。さらに、チップ内部の多様な信号発生器及びラッチ段にも検出回路の出力信号VCCHが印加され、初期状態設定時や電源電圧印加時に誘発されるチップの不安定な動作を防ぐ。
【0003】
半導体メモリ装置のパワーアップ検出回路は内部電源電圧があらかじめ設定された基準電圧以上になると、出力信号VCCHが活性化され、チップが動作を始めるようになる。そして、内部電源電圧が基準電圧レベル以下になると、出力信号VCCHが非活性化される。出力信号VCCHが活性化される基準電圧レベルVaが内部電源電圧のクランプレベルにあまりにも近くなると、出力信号VCCHがチップの低電圧マージン(Low Vcc margin)に制限を与えるようになる。また、出力信号VCCHが活性化される基準電圧レベルVaが内部電源電圧のクランプレベルよりあまりにも低く設定されると、電源電圧印加時にチップの安定的な動作を保証することができないようになる。
【0004】
【発明が解決しようとする課題】
図4(A),(B)は従来のパワーアップ検出回路の動作特性及び問題点を説明するための図である。
【0005】
従来のパワーアップ検出回路で、出力信号VCCHが活性化される基準電圧レベルVaより内部電源電圧レベルVINTが低くなると、チップの安定的な動作が保証されないようになる。特に、低電圧(Low Vcc )でセルフリフレッシュ(self refresh)動作が要求される半導体メモリ装置において、出力信号VCCHが活性化される基準電源電圧レベルVaを適正レベルまで高く設定することができないようになる。チップが動作する間は、出力信号VCCHは活性化状態を維持しなければならないが、メモリチップのセルフリフレッシュ動作時には、電力消耗を減らすため内部電源電圧を下げるが、基準電源電圧レベルVaより下がった内部電源電圧VINTにより出力信号がtSRの区間だけ非活性化される。このため、マスタークロック(Master clock, RAS/バー)が非活性化され、続いて実行されなければならないセルフリフレッシュ動作が解除されるという誤動作が発生する。
【0006】
図5(A),(B)は図4の従来技術を改善したパワーアップ検出回路の動作特性及び問題点を説明するための図である。この半導体装置のパワーアップ検出回路によると、パワーアップ検出回路の出力信号VCCHは内部電源電圧VINTが第1基準電圧レベルVa′より高い電圧レベルで活性化される。そして、出力信号VCCHは内部電源電圧VINTが第2基準電圧レベルViより低い電圧レベルで非活性化されるように構成されている。
【0007】
しかし、このような半導体装置のパワーアップ検出回路によると、内部電源電圧VINTが特定ノイズにより変動し、セルフリフレッシュモードのような低電圧動作時に内部電源電圧VINTが下降することがある。このような場合、内部電源電圧VINTが一時的に第2基準電圧レベルViより低くなりt′SRの区間だけセルフリフレッシュ動作をくぐり抜けるという誤動作が発生する。
【0008】
本発明は上述した諸般の問題点を解決するためになされたもので、内部電源電圧レベルが基準電圧レベルに上昇する間、初期状態が設定されなければならない回路の初期状態を設定し、以後内部電源電圧の波形と同一な出力信号を発生し、電源電圧が印加されない時だけに、出力信号が非活性化される半導体装置のパワーアップ検出回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述した目的を達成するための本発明の一つの特徴によると、内部電源電圧を検知し、内部電源電圧の電圧レベルが所定の基準電圧レベルに到達以降、半導体装置の内部回路に供給させる出力信号を発生するパワーアップ検出回路は、内部電源電圧が所定の基準電圧レベルに到達する前の第1の期間においては‘ハイ’レベルの検出信号を発生し、内部電源電圧が所定の基準電圧レベルに到達した以降の第2の期間においては‘ロー’レベルの検出信号を発生するレベル検出手段と、第1の期間において‘ロー’レベルの出力信号を発生させ、第2の期間においてレベル検出手段から検出信号が印加されるときには内部電源電圧の波形と同一な波形の出力信号を発生させる出力駆動手段とを含んでいる。出力信号が内部電源電圧の波形と同一な波形になると、検出信号は‘ロー’レベルにラッチされ、出力信号はレベル検出手段にフィードバックされてレベル検出回路を非活性化させる。
【0010】
このような回路を採用することにより、動作が安定し、ノイズ免疫性に優れ、出力信号が活性化された後電流パスを遮断して電流消耗を減らすことができる。また出力信号の活性化後は入力電圧の波形と同一な出力信号が発生するため、入力電圧が低電圧レベルに下降しても、出力信号は引続いて活性化状態を維持することができる。したがってチップ低電力動作を保証することができる。
【0011】
以下、本発明の実施の形態を図1ないし図3に基づいて詳細に説明する。
【0012】
図1を参照すると、本発明の新規な半導体装置のパワーアップ検出回路は入力電圧(VINT、あるいは内部電源電圧)があらかじめ設定された電圧レベルVaに到達する前は、論理‘ロー’レベルの出力信号VCCHを発生する。出力信号VCCHが論理‘ロー’レベルに維持されている間には、パワーアップ時に、初期状態が設定されなければならない所定回路の初期状態を設定する。入力電圧VINTがあらかじめ設定された電圧レベルVaに到達した後は、入力電圧VINTの波形と同一な波形を持つ出力信号VCCHを発生する。この時、入力電圧VINTの波形と同一なレベル(あるいは、波形)で活性化された出力信号VCCHが帰還(フィードバック、feedback)されるレベル検出部100は非活性化(disable )され、電流消耗を減らすようになる。
【0013】
一方、入力電圧VINTの波形の出力信号VCCHがフィードバックされ印加されるNMOSトランジスタ240は活性化され、駆動部220の入力段のノードN2を論理‘ロー’レベルに維持させる。これで、出力バッファ220とNMOSトランジスタ240とは出力信号VCCHが引続き入力電圧VINTの波形と同一な波形で出力されるようにするラッチを構成するようになる。出力信号VCCHが入力電圧VINTの波形に追従して変化するので、出力信号VCCHは入力電圧VINTがオフ状態になる時だけに非活性化される。従って、入力電圧VINTがセルフリフレッシュ動作時に低電圧レベルに下降しても、マスタークロックが非活性化されてセルフリフレッシュ動作をくぐり抜けるという誤動作(malfunction )を防止することができる。
【0014】
図1は本発明の望ましい実施の形態による半導体装置のパワーアップ検出回路の回路図である。
【0015】
図1に示された半導体装置のパワーアップ検出回路はレベル検出部100と出力駆動部200とから構成されている。レベル検出部100は入力電圧1(VINT、以下内部電源電圧と称する。)の印加開始から所定の電圧レベルVaに到達する前の期間においては、論理‘ハイ’レベルの検出信号(S_DET)を発生する。また、内部電源電圧VINTが電圧レベルVaに到達した以降の期間においては、論理‘ロー’レベルの検出信号(S_DET)を出力する。レベル検出部100はスイッチング部120,レベル検出部140,そして、反転部160から構成される。
【0016】
スイッチング部120は内部電源電圧VINTが印加される時、出力駆動部200から印加される所定レベルの出力信号VCCHに応答して所定の電流を流す。出力信号VCCHが論理‘ロー’レベルに印加されると、スイッチング部120は活性化され、出力信号VCCHが論理‘ハイ’レベルに印加されると、スイッチング部120は非活性化される。スイッチング部120はPMOSトランジスタ40,41から構成される。
【0017】
レベル検出部140はスイッチング部120を付して供給される所定の電流量に従って内部電源電圧VINTを分配した検出信号S_VREFを発生する。レベル検出部140はアクティブロード42と抵抗43とから構成される。アクティブロード42はノードN1にゲートとドレインとが相互接続され、ソースに所定の電流が供給されるPMOSトランジスタから構成されている。抵抗43は一端がノードN1に他端が接地端子2に接続される。内部電源電圧VINTが印加される初期段階ではアクティブロード42のターン・オン抵抗は非常に大きいので、検出信号S_VREFは論理‘ロー’レベルとなる。
【0018】
一方、内部電源電圧VINTが順次増加することにより、アクティブロード42のターン・オン抵抗はしだいに小さくなり、内部電源電圧VINTが大部分抵抗43に印加されるようになる。このため、レベル検出部140は論理‘ハイ’レベルの検出信号S VREFを発生する。
【0019】
検出信号S_VREFが論理‘ハイ’レベルに印加されると、反転部160は論理‘ロー’レベルの反転信号S_DETを発生する。反転部160はプルアップ用PMOSトランジスタ44とプルダウン用NMOSトランジスタ45とからなるCMOSインバータを構成する。
【0020】
出力駆動部200はレベル検出部100から論理‘ロー’レベルの検出信号S_DETが印加される時、内部電源電圧VINTの波形と同一な波形を持つ出力信号VCCHを発生するとともに、レベル検出部100を非活性化させる。出力駆動部200は出力バッファ220とNMOSトランジスタ240とからなるラッチとして構成されている。
【0021】
出力バッファ220はプルアップ用PMOSトランジスタ46とプルダウン用NMOSトランジスタ47とからなるCMOSインバータとして構成されている。NMOSトランジスタ240は、内部電源電圧VINTの波形と同一な波形を持つ出力信号VCCHが印加される時、出力バッファ220の入力段を接地電圧Vssが印加される接地端子2に連結する。このため、出力バッファ220とNMOSトランジスタ240とは、出力端子3に現われる出力信号VCCHが内部電源電圧VINTの波形と同一な場合、これをラッチする。
【0022】
図2は上述のパワーアップ検出回路の動作特性を示した図である。また図3(A),(B)は内部電源電圧レベルの変化にともなう図1の基準電圧発生手段の出力段と反転手段の出力段との電圧レベルの変化をシミュレーションした図である。図1ないし図3を参照して、本発明のパワーアップ検出回路の動作を説明する。
【0023】
図2に示すように、外部から電源電圧VINTが印加される時、出力駆動部200から発生する出力信号VCCHは論理‘ロー’レベルであり、これによりレベル検出部100が活性化される。すなわち、論理‘ロー’レベルの出力信号VCCHがスイッチング部120のPMOSトランジスタ40,41に印加されると、トランジスタ40,41はターン・オンされ、内部電源電圧VINTから所定量の電流を流せるようになる。内部電源電圧VINTが印加され、スイッチング部120を介して所定量の電流が基準電圧発生部(レベル検出部)140に供給され始めると、レベル検出部140のアクティブロード42のターン・オン抵抗が大きいので、検出信号S VREFは論理‘ロー’レベルになる。
【0024】
そして、論理‘ロー’レベルの検出信号S_VREFが反転部160に印加されるので、反転部160のプルアップ用PMOSトランジスタ44がターン・オンされる。このため、反転部160から発生される検出信号S_DETは内部電源電圧VINTの波形に従って出力バッファ220のNMOSトランジスタ47をターン・オンさせるようになる。これにより、出力信号VCCHは論理‘ロー’レベルになる。
【0025】
漸次的に内部電源電圧VINTが増加することにより、アクティブロード42のターン・オン抵抗が小さくなり、ノード1は論理‘ハイ’レベルになる。すなわち、内部電源電圧VINTがあらかじめ設定された電圧レベルVaに到達するようになると、レベル検出部140を通じてノード1の電圧レベルが反転部160のNMOSトランジスタ45のスレッショルド電圧より高くなり、トランジスタ45がターン・オンされる。トランジスタ45を通じて出力バッファ220の入力段は論理‘ロー’レベルになり、これにより出力バッファ220のPMOSトランジスタ46がターン・オンされる。
【0026】
従って、出力信号VCCHは内部電源電圧VINTの波形と同一な波形で発生される。論理‘ハイ’レベルの出力信号VCCHがフィードバックされるとスイッチング部120は非活性化され、これにより、レベル検出部100も非活性化され、電流消耗が減少する。そして、内部電源電圧VINTの波形と同一な波形を持つ出力信号VCCHが印加されるNMOSトランジスタ240はターン・オンされる。これにより、出力バッファ220の入力段は接地電圧Vss、すなわち、論理‘ロー’レベルになる。
【0027】
言い換えれば、出力信号VCCHが内部電源電圧VINTの波形と同一な波形になると、出力バッファ220とNMOSトランジスタ240とはラッチを構成し、出力バッファ220の入力段を論理‘ロー’レベルにラッチさせる。従って、内部電源電圧VINTがノイズあるいはセルフリフレッシュ動作に伴って低電圧レベルに落ちても出力信号VCCHは非活性化されない。結局、低電圧レベルに内部電源電圧VINTが降圧されても出力信号VCCHは引続いて活性化状態に維持され、チップの低電力動作を保証するようになる。
【0028】
【発明の効果】
前述したように、従来のパワーアップ検出回路においては、内部電源電圧があらかじめ設定された基準電圧レベルに到達する前には論理‘ロー’レベルの出力信号を発生させ、初期状態が設定されなければならない回路の初期状態を設定する。以後、ノイズあるいはセルフリフレッシュモードに伴って低電圧動作時には、内部電源電圧が基準電圧レベルより低くなると、セルフリフレッシュ動作をくぐり抜け、誤動作するようになった。
【0029】
本発明パワーアップ検出回路においては、内部電源電圧があらかじめ設定された電圧レベルより低い区間では論理‘ロー’レベルの出力信号が引続いて維持されることにより、パワーアップする時、初期状態が設定されなければならない回路の初期状態を設定する。そして、印加される内部電源電圧が所定の電圧レベルに到達するようになると、それ以後は内部電源電圧と波形が同一な出力信号を発生し、出力信号をレベル検出部にフィードバックさせ、レベル検出部を非活性化させる。このため、レベル検出部により消耗される電流を減少させることができる。
【0030】
そして、内部電源電圧の波形と同一な波形を持つ出力信号により出力バッファの入力段を論理‘ロー’レベルにラッチさせる。これにより、内部電源電圧がノイズあるいはリフレッシュ動作に伴って低電圧レベルに下降しても出力信号は引続いて活性化され、セルフリフレッシュ動作をくぐり抜ける誤動作を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置のパワーアップ検出回路の回路図
【図2】図1のパワーアップ検出回路の動作特性を示す図。
【図3】内部電源電圧レベルの変化による図1の基準電圧発生手段の出力段の電圧レベルの変化を示す図。
【図4】従来のパワーアップ検出回路の動作特性及び問題点を示す図。
【図5】他の従来のレベル検出回路の動作特性及び問題点を示す図。
【符号の説明】
100 レベル検出部
120 スイッチング部
140 レベル検出部
160 反転部
200 出力駆動部
240 NMOSトランジスタ
220 出力バッファ
Claims (1)
- 内部電源電圧を検知し、前記内部電源電圧の電圧レベルが所定の基準電圧レベルに到達以降、半導体装置の内部回路に供給させる出力信号を発生するパワーアップ検出回路において、
前記内部電源電圧が前記所定の基準電圧レベルに到達する前の第1の期間においては‘ハイ’レベルの検出信号を発生し、前記内部電源電圧が前記所定の基準電圧レベルに到達した以降の第2の期間においては‘ロー’レベルの検出信号を発生するレベル検出手段と、
前記第1の期間において、‘ロー’レベルの出力信号を発生させ、前記第2の期間において前記レベル検出手段から前記検出信号が印加されるときには前記内部電源電圧の波形と同一な波形の出力信号を発生させる出力駆動手段とを含み、
前記出力信号が前記内部電源電圧の波形と同一な波形になると、前記検出信号は‘ロー’レベルにラッチされ、前記出力信号は前記レベル検出手段にフィードバックされて前記レベル検出回路を非活性化させることを特徴とする半導体装置のパワーアップ検出回路。
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US6320809B1 (en) * | 2000-07-05 | 2001-11-20 | Micron Technology, Inc. | Low voltage level power-up detection circuit |
JP4366858B2 (ja) * | 2000-09-18 | 2009-11-18 | ソニー株式会社 | Mosトランジスタ回路 |
KR100356070B1 (ko) * | 2000-09-25 | 2002-10-11 | 주식회사 티엘아이 | 이중 안정 래치를 가지는 반도체 장치의 파워-업 회로 |
DE10055996A1 (de) * | 2000-11-11 | 2002-05-23 | Heidenhain Gmbh Dr Johannes | Positionsmessgerät und Verfahren zur Inbetriebnahme eines Positionsmessgerätes |
JP4021283B2 (ja) * | 2002-08-28 | 2007-12-12 | 富士通株式会社 | 半導体装置 |
US6759852B1 (en) * | 2002-09-24 | 2004-07-06 | Xilinx, Inc. | VDD detection path in power-up circuit |
US6735142B1 (en) | 2002-10-01 | 2004-05-11 | Nanoamp Solutions, Inc. | Power-up control circuit with a power-saving mode of operation |
DE10339047B4 (de) * | 2003-08-25 | 2006-10-26 | Infineon Technologies Ag | Treiber-Einrichtung, insbesondere für ein Halbleiter-Bauelement, sowie Verfahren zum Betreiben einer Treiber-Einrichtung |
KR100566302B1 (ko) * | 2003-10-31 | 2006-03-30 | 주식회사 하이닉스반도체 | 파워업 신호 발생 장치 |
US7208987B2 (en) * | 2003-12-18 | 2007-04-24 | Stmicroelectronics, Inc. | Reset initialization |
KR100614645B1 (ko) * | 2004-06-03 | 2006-08-22 | 삼성전자주식회사 | 파워-온 리셋회로 |
US7348814B2 (en) * | 2004-08-24 | 2008-03-25 | Macronix International Co., Ltd. | Power-on reset circuit |
KR100560942B1 (ko) * | 2004-12-30 | 2006-03-14 | 주식회사 하이닉스반도체 | Pvt 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치 |
US7276889B2 (en) * | 2005-10-21 | 2007-10-02 | Phison Electronics Corporation | Detect/modulate circuit |
JP4528254B2 (ja) * | 2005-11-25 | 2010-08-18 | 富士通セミコンダクター株式会社 | 電源電圧検出回路 |
US7639052B2 (en) * | 2007-04-06 | 2009-12-29 | Altera Corporation | Power-on-reset circuitry |
KR100925394B1 (ko) * | 2008-09-25 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR101003151B1 (ko) * | 2009-05-14 | 2010-12-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 파워 업 신호 생성 회로 |
US8063622B2 (en) | 2009-10-02 | 2011-11-22 | Power Integrations, Inc. | Method and apparatus for implementing slew rate control using bypass capacitor |
JP2013077962A (ja) * | 2011-09-30 | 2013-04-25 | Renesas Electronics Corp | 論理回路、半導体集積回路 |
CN103975528B (zh) * | 2011-11-30 | 2017-06-23 | Abb技术有限公司 | 用于电气设备的电子系统和相关的方法 |
US9230613B2 (en) | 2012-04-16 | 2016-01-05 | Nanya Technology Corp. | Power up detecting system |
US9628061B2 (en) * | 2015-01-14 | 2017-04-18 | Macronix International Co., Ltd. | Power drop detector circuit and operating method of same |
CN109728031B (zh) | 2017-10-31 | 2020-03-24 | 昆山国显光电有限公司 | 有机电致发光器件、显示器及移动通信设备 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5013935A (en) * | 1989-12-18 | 1991-05-07 | Motorola, Inc. | CMOS level detctor circuit |
US5144159A (en) * | 1990-11-26 | 1992-09-01 | Delco Electronics Corporation | Power-on-reset (POR) circuit having power supply rise time independence |
FR2707058B1 (ja) * | 1993-06-23 | 1995-09-15 | Sgs Thomson Microelectronics | |
US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
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