JPH10255465A - 半導体装置のパワーアップ検出回路 - Google Patents

半導体装置のパワーアップ検出回路

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JPH10255465A
JPH10255465A JP10024670A JP2467098A JPH10255465A JP H10255465 A JPH10255465 A JP H10255465A JP 10024670 A JP10024670 A JP 10024670A JP 2467098 A JP2467098 A JP 2467098A JP H10255465 A JPH10255465 A JP H10255465A
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Abstract

(57)【要約】 【課題】 パワーアップ時に半導体装置を安定に動作さ
せるための半導体装置のレベル検出回路を提供する。 【解決手段】 内部電圧レベルが所定の電圧レベルより
低い時、第１電圧レベルの検出信号を発生し、低くない
時には第２電圧レベルの検出信号を発生するレベル検出
手段と、レベル検出手段から第１電圧レベルの検出信号
が印加される時、半導体装置の内部回路を非活性化状態
にエネーブルし、第２電圧レベルの検出信号が印加され
る時、入力信号の波形と同一な波形を持つ出力信号を発
生させる出力駆動手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に内蔵さ
れ、パワーアップ時に半導体装置を安定に動作させるた
めの半導体装置のパワーアップ検出回路に関する。
【０００２】
【従来の技術】通常、半導体メモリ装置に電源電圧が印
加される際に、メモリ装置（チップ）のより安定的な動
作のため、電源電圧があらかじめ設定された基準電圧レ
ベル以上になった時に始めてメモリ装置を動作させるよ
う構成されている。このような役割をするパワーアップ
検出回路の出力信号ＶＣＣＨは内部回路の入力／出力回
路に印加され、電源電圧印加時に、発生する不必要な動
作による突入電流(In-Rushcurrent)を防止する。さら
に、チップ内部の多様な信号発生器及びラッチ段にも検
出回路の出力信号ＶＣＣＨが印加され、初期状態設定時
や電源電圧印加時に誘発されるチップの不安定な動作を
防ぐ。
【０００３】半導体メモリ装置のパワーアップ検出回路
は内部電源電圧があらかじめ設定された基準電圧以上に
なると、出力信号ＶＣＣＨが活性化され、チップが動作
を始めるようになる。そして、内部電源電圧が基準電圧
レベル以下になると、出力信号ＶＣＣＨが非活性化され
る。出力信号ＶＣＣＨが活性化される基準電圧レベルＶ
ａが内部電源電圧のクランプレベルにあまりにも近くな
ると、出力信号ＶＣＣＨがチップの低電圧マージン（Lo
w Vcc margin）に制限を与えるようになる。また、出力
信号ＶＣＣＨが活性化される基準電圧レベルＶａが内部
電源電圧のクランプレベルよりあまりにも低く設定され
ると、電源電圧印加時にチップの安定的な動作を保証す
ることができないようになる。
【０００４】
【発明が解決しようとする課題】図４（Ａ），（Ｂ）は
従来のパワーアップ検出回路の動作特性及び問題点を説
明するための図である。
【０００５】従来のパワーアップ検出回路で、出力信号
ＶＣＣＨが活性化される基準電圧レベルＶａより内部電
源電圧レベルＶＩＮＴが低くなると、チップの安定的な
動作が保証されないようになる。特に、低電圧（Low Vc
c ）でセルフリフレッシュ（self refresh）動作が要求
される半導体メモリ装置において、出力信号ＶＣＣＨが
活性化される基準電源電圧レベルＶａを適正レベルまで
高く設定することができないようになる。チップが動作
する間は、出力信号ＶＣＣＨは活性化状態を維持しなけ
ればならないが、メモリチップのセルフリフレッシュ動
作時には、電力消耗を減らすため内部電源電圧を下げる
が、基準電源電圧レベルＶａより下がった内部電源電圧
ＶＩＮＴにより出力信号がｔSRの区間だけ非活性化され
る。このため、マスタークロック(Master clock, RAS／
バー）が非活性化され、続いて実行されなければならな
いセルフリフレッシュ動作が解除されるという誤動作が
発生する。
【０００６】図５（Ａ），（Ｂ）は図４の従来技術を改
善したパワーアップ検出回路の動作特性及び問題点を説
明するための図である。この半導体装置のパワーアップ
検出回路によると、パワーアップ検出回路の出力信号Ｖ
ＣＣＨは内部電源電圧ＶＩＮＴが第１基準電圧レベルＶ
ａ′より高い電圧レベルで活性化される。そして、出力
信号ＶＣＣＨは内部電源電圧ＶＩＮＴが第２基準電圧レ
ベルＶｉより低い電圧レベルで非活性化されるように構
成されている。
【０００７】しかし、このような半導体装置のパワーア
ップ検出回路によると、内部電源電圧ＶＩＮＴが特定ノ
イズにより変動し、セルフリフレッシュモードのような
低電圧動作時に内部電源電圧ＶＩＮＴが下降することが
ある。このような場合、内部電源電圧ＶＩＮＴが一時的
に第２基準電圧レベルＶｉより低くなりｔ′SRの区間だ
けセルフリフレッシュ動作をくぐり抜けるという誤動作
が発生する。
【０００８】本発明は上述した諸般の問題点を解決する
ためになされたもので、内部電源電圧レベルが基準電圧
レベルに上昇する間、初期状態が設定されなければなら
ない回路の初期状態を設定し、以後内部電源電圧の波形
と同一な出力信号を発生し、電源電圧が印加されない時
だけに、出力信号が非活性化される半導体装置のパワー
アップ検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ための本発明の一つの特徴によると、内部電源電圧が所
定の電圧レベル以上である時だけ内部電源電圧を半導体
装置の内部回路に供給させる出力信号を発生するパワー
アップ検出回路は、内部電圧レベルが所定の電圧レベル
より低い時、第１電圧レベルの検出信号を発生し、低く
ない時には、第２電圧レベルの検出信号を発生するレベ
ル検出手段と、レベル検出手段から第１電圧レベルの検
出信号が印加される時、半導体装置の内部回路を非活性
化状態にエネーブルし、第２電圧レベルの検出信号が印
加される時、入力信号の波形と同一な波形の出力信号を
発生させる出力駆動手段とを含んでいる。
【００１０】このような回路を採用することにより、動
作が安定し、ノイズ免疫性に優れ、出力信号が活性化さ
れた後電流パスを遮断して電流消耗を減らすことができ
る。また出力信号の活性化後は入力電圧の波形と同一な
出力信号が発生するため、入力電圧が低電圧レベルに下
降しても、出力信号は引続いて活性化状態を維持するこ
とができる。したがってチップ低電力動作を保証するこ
とができる。
【００１１】以下、本発明の実施の形態を図１ないし図
３に基づいて詳細に説明する。
【００１２】図１を参照すると、本発明の新規な半導体
装置のパワーアップ検出回路は入力電圧（ＶＩＮＴ、あ
るいは内部電源電圧）があらかじめ設定された電圧レベ
ルＶａに到達する前は、論理‘ロー’レベルの出力信号
ＶＣＣＨを発生する。出力信号ＶＣＣＨが論理‘ロー’
レベルに維持されている間には、パワーアップ時に、初
期状態が設定されなければならない所定回路の初期状態
を設定する。入力電圧ＶＩＮＴがあらかじめ設定された
電圧レベルＶａに到達した後は、入力電圧ＶＩＮＴの波
形と同一な波形を持つ出力信号ＶＣＣＨを発生する。こ
の時、入力電圧ＶＩＮＴの波形と同一なレベル（あるい
は、波形）で活性化された出力信号ＶＣＣＨが帰還（フ
ィードバック、feedback）されるレベル検出部１００は
非活性化（disable ）され、電流消耗を減らすようにな
る。
【００１３】一方、入力電圧ＶＩＮＴの波形の出力信号
ＶＣＣＨがフィードバックされ印加されるＮＭＯＳトラ
ンジスタ２４０は活性化され、駆動部２２０の入力段の
ノードＮ２を論理‘ロー’レベルに維持させる。これ
で、出力バッファ２２０とＮＭＯＳトランジスタ２４０
とは出力信号ＶＣＣＨが引続き入力電圧ＶＩＮＴの波形
と同一な波形で出力されるようにするラッチを構成する
ようになる。出力信号ＶＣＣＨが入力電圧ＶＩＮＴの波
形に追従して変化するので、出力信号ＶＣＣＨは入力電
圧ＶＩＮＴがオフ状態になる時だけに非活性化される。
従って、入力電圧ＶＩＮＴがセルフリフレッシュ動作時
に低電圧レベルに下降しても、マスタークロックが非活
性化されてセルフリフレッシュ動作をくぐり抜けるとい
う誤動作（malfunction ）を防止することができる。
【００１４】図１は本発明の望ましい実施の形態による
半導体装置のパワーアップ検出回路の回路図である。
【００１５】図１に示された半導体装置のパワーアップ
検出回路はレベル検出部１００と出力駆動部２００とか
ら構成されている。レベル検出部１００は入力電圧１
（ＶＩＮＴ、以下内部電源電圧と称する。）が所定の電
圧レベルＶａより低い時、論理‘ハイ’レベルの検出信
号（Ｓ ＤＥＴ）を発生し、内部電源電圧ＶＩＮＴが電
圧レベルＶａより低くない時、論理‘ロー’レベルの検
出信号（Ｓ ＤＥＴ）を出力する。レベル検出部１００
はスイッチング部１２０，レベル検出部１４０，そし
て、反転部１６０から構成される。
【００１６】スイッチング部１２０は内部電源電圧ＶＩ
ＮＴが印加される時、出力駆動部２００から印加される
所定レベルの出力信号ＶＣＣＨに応答して所定の電流を
流す。出力信号ＶＣＣＨが論理‘ロー’レベルに印加さ
れると、スイッチング部１２０は活性化され、出力信号
ＶＣＣＨが論理‘ハイ’レベルに印加されると、スイッ
チング部１２０は非活性化される。スイッチング部１２
０はＰＭＯＳトランジスタ４０，４１から構成される。
【００１７】レベル検出部１４０はスイッチング部１２
０を付して供給される所定の電流量に従って内部電源電
圧ＶＩＮＴを分配した検出信号Ｓ ＶＲＥＦを発生す
る。レベル検出部１４０はアクティブロード４２と抵抗
４３とから構成される。アクティブロード４２はノード
Ｎ１にゲートとドレインとが相互接続され、ソースに所
定の電流が供給されるＰＭＯＳトランジスタから構成さ
れている抵抗４３は一端がノードＮ１に他端が接地端子
２に接続される。内部電源電圧ＶＩＮＴが印加される初
期段階ではアクティブロード４２のターン・オン抵抗は
非常に大きいので、検出信号Ｓ ＶＲＥＦは論理‘ロ
ー’レベルとなる。
【００１８】一方、内部電源電圧ＶＩＮＴが順次増加す
ることにより、アクティブロード４２のターン・オン抵
抗はしだいに小さくなり、内部電源電圧ＶＩＮＴが大部
分抵抗４３に印加されるようになる。このため、レベル
検出部１４０は論理‘ハイ’レベルの検出信号Ｓ ＶＲ
ＥＦを発生する。
【００１９】反転部１６０は検出信号Ｓ ＶＲＥＦが論
理‘ロー’レベルに印加されると、ハイレベルの反転信
号Ｓ ＤＥＴあるいは検出信号を発生する。そして、検
出信号Ｓ ＶＲＥＦが論理‘ハイ’レベルに印加される
と、反転部１６０は論理‘ロー’レベルの反転信号Ｓ
ＤＥＴを発生する。反転部１６０はプルアップ用ＰＭＯ
Ｓトランジスタ４４とプルダウン用ＮＭＯＳトランジス
タ４５とからなるＣＭＯＳインバータを構成する。
【００２０】出力駆動部２００はレベル検出部１００か
ら論理‘ハイ’レベルの検出信号Ｓ ＤＥＴが印加される
時、論理‘ロー’レベルの出力信号ＶＣＣＨを発生す
る。レベル検出部１００から論理‘ロー’レベルの検出
信号Ｓ ＤＥＴが印加される時、内部電源電圧ＶＩＮＴ
の波形と同一な波形を持つ出力信号ＶＣＣＨを発生する
とともに、レベル検出部１００を非活性化させる。出力
駆動部２００は出力バッファ２２０とＮＭＯＳトランジ
スタ２４０とからなるラッチとして構成されている。
【００２１】出力バッファ２２０はプルアップ用ＰＭＯ
Ｓトランジスタ４６とプルダウン用ＮＭＯＳトランジス
タ４７とからなるＣＭＯＳインバータとして構成されて
いる。ＮＭＯＳトランジスタ２４０は、内部電源電圧Ｖ
ＩＮＴの波形と同一な波形を持つ出力信号ＶＣＣＨが印
加される時、出力バッファ２２０の入力段を接地電圧Ｖ
ｓｓが印加される接地端子２に連結する。このため、出
力バッファ２２０とＮＭＯＳトランジスタ２４０とは、
出力端子３に現われる出力信号ＶＣＣＨが内部電源電圧
ＶＩＮＴの波形と同一な場合、これをラッチする。
【００２２】図２は上述のパワーアップ検出回路の動作
特性を示した図である。また図３（Ａ），（Ｂ）は内部
電源電圧レベルの変化にともなう図１の基準電圧発生手
段の出力段と反転手段の出力段との電圧レベルの変化を
シミュレーションした図である。図１ないし図３を参照
して、本発明のパワーアップ検出回路の動作を説明す
る。
【００２３】図２に示すように、外部から電源電圧ＶＩ
ＮＴが印加される時、出力駆動部２００から発生する出
力信号ＶＣＣＨは論理‘ロー’レベルであり、これによ
りレベル検出部１００が活性化される。すなわち、論理
‘ロー’レベルの出力信号ＶＣＣＨがスイッチング部１
２０のＰＭＯＳトランジスタ４０，４１に印加される
と、トランジスタ４０，４１はターン・オンされ、内部
電源電圧ＶＩＮＴから所定量の電流を流せるようにな
る。内部電源電圧ＶＩＮＴが印加され、スイッチング部
１２０を介して所定量の電流が基準電圧発生部（レベル
検出部）１４０に供給され始めると、レベル検出部１４
０のアクティブロード４２のターン・オン抵抗が大きい
ので、検出信号Ｓ ＶＲＥＦは論理‘ロー’レベルにな
る。
【００２４】そして、論理‘ロー’レベルの検出信号Ｖ
ＲＥＦが反転部１６０に印加されるので、反転部１６０
のプルアップ用ＰＭＯＳトランジスタ４４がターン・オ
ンされる。このため、反転部１６０から発生される検出
信号Ｓ ＤＥＴは内部電源電圧ＶＩＮＴの波形に従って
出力バッファ２２０のＮＭＯＳトランジスタ４７をター
ン・オンさせるようになる。これにより、出力信号ＶＣ
ＣＨは論理‘ロー’レベルになる。
【００２５】漸次的に内部電源電圧ＶＩＮＴが増加する
ことにより、アクティブロード４２のターン・オン抵抗
が小さくなり、ノード１は論理‘ハイ’レベルになる。
すなわち、内部電源電圧ＶＩＮＴがあらかじめ設定され
た電圧レベルＶａに到達するようになると、レベル検出
部１４０を通じてノード１の電圧レベルが反転部１６０
のＮＭＯＳトランジスタ４５のスレッショルド電圧より
高くなり、トランジスタ４５がターン・オンされる。ト
ランジスタ４５を通じて出力バッファ２２０の入力段は
論理‘ロー’レベルになり、これにより出力バッファ２
２０のＰＭＯＳトランジスタ４６がターン・オンされ
る。
【００２６】従って、出力信号ＶＣＣＨは内部電源電圧
ＶＩＮＴの波形と同一な波形で発生される。論理‘ハ
イ’レベルの出力信号ＶＣＣＨがフィードバックされる
とスイッチング部１２０は非活性化され、これにより、
レベル検出部１００も非活性化され、電流消耗が減少す
る。そして、内部電源電圧ＶＩＮＴの波形と同一な波形
を持つ出力信号ＶＣＣＨが印加されるＮＭＯＳトランジ
スタ２４０はターン・オンされる。これにより、出力バ
ッファ２２０の入力段は接地電圧Ｖｓｓ、すなわち、論
理‘ロー’レベルになる。
【００２７】言い換えれば、出力信号ＶＣＣＨが内部電
源電圧ＶＩＮＴの波形と同一な波形になると、出力バッ
ファ２２０とＮＭＯＳトランジスタ２４０とはラッチを
構成し、出力バッファ２２０の入力段を論理‘ロー’レ
ベルにラッチさせる。従って、内部電源電圧ＶＩＮＴが
ノイズあるいはセルフリフレッシュ動作に供なって低電
圧レベルに落ちても出力信号ＶＣＣＨは非活性化されな
い。結局、低電圧レベルに内部電源電圧ＶＩＮＴが降圧
されても出力信号ＶＣＣＨは引続いて活性化状態に維持
され、チップの低電力動作を保証するようになる。
【００２８】
【発明の効果】前述したように、従来のパワーアップ検
出回路においては、内部電源電圧があらかじめ設定され
た基準電圧レベルに到達する前には論理‘ロー’レベル
の出力信号を発生させ、初期状態が設定されなければな
らない回路の初期状態を設定する。以後、ノイズあるい
はセルフリフレッシュモードに供なって低電圧動作時に
は、内部電源電圧が基準電圧レベルより低くなると、セ
ルフリフレッシュ動作をくぐり抜け、誤動作するように
なった。
【００２９】本発明パワーアップ検出回路においては、
内部電源電圧があらかじめ設定された電圧レベルより低
い区間では論理‘ロー’レベルの出力信号が引続いて維
持されることにより、パワーアップする時、初期状態が
設定されなければならない回路の初期状態を設定する。
そして、印加される内部電源電圧が所定の電圧レベルに
到達するようになると、それ以後は内部電源電圧と波形
が同一な出力信号を発生し、出力信号をレベル検出部に
フィードバックさせ、レベル検出部を非活性化させる。
このため、レベル検出部により消耗される電流を減少さ
せることができる。
【００３０】そして、内部電源電圧の波形と同一な波形
を持つ出力信号により出力バッファの入力段を論理‘ロ
ー’レベルにラッチさせる。これにより、内部電源電圧
がノイズあるいはリフレッシュ動作に供なって低電圧レ
ベルに下降しても出力信号は引続いて活性化され、セル
フリフレッシュ動作をくぐり抜ける誤動作を防止するこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置のパワー
アップ検出回路の回路図
【図２】図１のパワーアップ検出回路の動作特性を示す
図。
【図３】内部電源電圧レベルの変化による図１の基準電
圧発生手段の出力段の電圧レベルの変化を示す図。
【図４】従来のパワーアップ検出回路の動作特性及び問
題点を示す図。
【図５】他の従来のレベル検出回路の動作特性及び問題
点を示す図。
【符号の説明】 １００ レベル検出部 １２０ スイッチング部 １４０ レベル検出部 １６０ 反転部 ２００ 出力駆動部 ２４０ ＮＭＯＳトランジスタ ２２０ 出力バッファ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 内部電源電圧を検知し、所定の電圧レベ
    ル以上である時だけ前記内部電源電圧を半導体装置の内
    部回路に供給させる出力信号を発生するパワーアップ検
    出回路において、 前記電圧レベルが所定の値より低い時には第１電圧レベ
    ルの検出信号を発生し、低くない時には第２電圧レベル
    の検出信号を発生するレベル検出手段と、 前記レベル検出手段から前記第１電圧レベルの検出信号
    が印加される時、前記半導体装置の内部回路を非活性化
    状態にエネーブルし、前記第２電圧レベルの前記検出信
    号が印加される時、前記入力信号の波形と同一な波形の
    前記出力信号を発生させる出力駆動手段とを含むことを
    特徴とする半導体装置のパワーアップ検出回路。
JP02467098A 1997-02-05 1998-02-05 半導体装置のパワーアップ検出回路 Expired - Fee Related JP3945791B2 (ja)

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