JP4021283B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特にスタータ信号を出力して内部回路を初期化する半導体装置に関する。
【0002】
【従来の技術】
半導体装置は、起動後の内部回路の不定状態を避けるため、起動時に内部回路を初期化する必要がある。半導体装置は、内部のスタータ回路によって、起動時にスタータ信号を出力し、内部回路をリセットする(例えば、特許文献1参照)。
【0003】
図7は、従来の半導体装置のスタータ回路を示す。図に示すスタータ回路は、半導体装置内部に形成され、内部回路をスタータ信号によって初期化する。スタータ回路は、トランジスタQ9〜Q11、インバータ回路Z11,12、及び抵抗R5〜R7から構成される。
【0004】
抵抗R5,R6は、直列接続され、電源VDDと電源VDDのグランドの間に接続されている。
トランジスタQ9は、NチャネルのMOSトランジスタである。トランジスタQ9のゲートは、抵抗R5,R6の接続点に接続されている。トランジスタQ9のソースは、電源VDDのグランドに接続されている。トランジスタQ9のドレインは、抵抗R7を介して、電源VDDに接続されている。
【0005】
トランジスタQ10は、PチャネルMOSトランジスタである。トランジスタQ11は、NチャネルMOSトランジスタである。トランジスタQ10,Q11のゲートは、互いに接続され、トランジスタQ9のドレインに接続されている。トランジスタQ10のソースは、電源VDDに接続されている。トランジスタQ10のドレインは、トランジスタQ11のドレインに接続されている。トランジスタQ11のソースは、電源VDDのグランドに接続されている。
【0006】
インバータ回路Z11は、トランジスタQ10,Q11のドレインと接続されている。インバータ回路Z12の入力は、インバータ回路Z11の出力と接続されている。インバータ回路Z11,Z12は、入力した信号を反転して出力する。
【0007】
以下、スタータ回路の動作について説明する。
半導体装置に電源が投入されると、電源VDDの電圧が上昇し、抵抗R5,R6の接続点の電圧が上昇する。抵抗R5,R6の接続点の電圧がトランジスタQ9の閾値電圧になるまで、トランジスタQ9のソース−ドレイン間は、オフである。従って、トランジスタQ10,Q11のゲートには、電源VDDの電圧(‘H’状態)が入力され、トランジスタQ11のソース−ドレイン間のみがオンする。インバータ回路Z11は、トランジスタQ11を介して、電源VDDのグランドの電圧(‘L’状態)が入力される。インバータ回路Z11は、‘L’状態の信号を反転して‘H’状態の信号を出力し、インバータ回路Z12は、‘L’状態のスタータ信号sttxを出力する。
【0008】
抵抗R5,R6の接続点の電圧が、トランジスタQ9の閾値電圧(電源VDDの電圧が、内部回路が通常動作を行うことが可能な電圧)になると、トランジスタQ9のソース−ドレイン間は、オンする。従って、トランジスタQ10,Q11のゲートには、電源VDDのグランドの電圧(‘L’状態)が入力され、トランジスタQ10のソース−ドレイン間のみがオンする。インバータ回路Z11には、トランジスタQ10を介して、電源VDDの電圧(‘H’状態)が入力される。インバータ回路Z11は、‘H’状態の信号を反転して‘L’状態の信号を出力し、インバータ回路Z12は、‘H’状態のスタータ信号sttxを出力する。半導体装置の内部回路は、スタータ信号sttxが‘L’状態から‘H’状態に立ち上がったとき、初期化が終了する。
【0009】
このように、電源VDDの電圧が所定の電圧になると、図7のスタータ回路のスタータ信号sttxは、‘L’状態から‘H’状態に立ち上がる。そして、半導体装置の内部回路は、初期化され、その後、通常動作をする。
【0010】
ところで、低消費電力の半導体装置においては、数μAオーダーの電流削減が必要とされる。
【0011】
【特許文献1】
特開2002−124861号公報(第2頁、第9図)
【0012】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、内部回路が初期化された後の通常動作時においても、電源VDDの電圧がスタータ回路に供給され、抵抗R5〜R7に電流が流れ、電力を消費しているという問題点があった。
【0013】
本発明はこのような点に鑑みてなされたものであり、通常動作時において、スタータ回路に入力される電源電圧を遮断して、消費電力を低減する半導体装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明では、上記課題を解決するために、内部回路を初期化する半導体装置において、入力される電源電圧に基づいて、内部回路を初期化するスタータ信号を出力するスタータ信号発生回路と、前記スタータ信号を保持して第2のスタータ信号として出力するラッチ回路と、前記第2のスタータ信号が出力されたとき、前記スタータ信号発生回路へ入力される前記電源電圧の入力を遮断する遮断回路と、前記電源電圧の低下を検出し、検出信号を出力する検出回路と、を有し、前記遮断回路は、前記検出信号によって前記スタータ信号発生回路への前記電源電圧の入力の遮断を解除する、ことを特徴とする半導体装置が提供される。
【0015】
このような半導体装置によれば、スタータ信号発生回路から電源電圧に基づいて出力されるスタータ信号をラッチ回路によって保持して、スタータ信号発生回路への電源電圧の入力を遮断する。また、検出回路によって、電源電圧の低下を検出し、スタータ信号発生回路への電源電圧の入力の遮断を解除する。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の原理を説明する原理図である。図1に示すように半導体装置は、スタータ信号発生回路1、ラッチ回路2、及び遮断回路3を有している。
【0017】
スタータ信号発生回路1は、電源VDDの電圧が入力される。スタータ信号発生回路1は、電源VDDの電圧に基づいて、半導体装置の内部回路を初期化するためのスタータ信号sttxを出力する。例えば、電源VDDが投入されると、電源VDDの電圧が上昇する。スタータ信号発生回路1は、電源VDDの電圧が、半導体装置の内部回路が通常動作を行える電圧となったとき、スタータ信号sttxを出力する。
【0018】
ラッチ回路2は、スタータ信号発生回路1から出力されるスタータ信号sttxを保持して出力する。
遮断回路3は、スタータ信号発生回路1からスタータ信号sttxが出力されたとき(ラッチ回路2によって保持されたとき)、スタータ信号発生回路1に入力されている電源VDDの電圧を遮断する。
【0019】
以下、図1の原理図の動作について説明する。
電源VDDが投入され、電圧が上昇したとする。スタータ信号発生回路1は、入力される電源VDDの電圧が、半導体装置の内部回路が通常動作を行える電圧となったとき、スタータ信号sttxを出力する。
【0020】
ラッチ回路2は、スタータ信号発生回路1から出力されるスタータ信号sttxを保持して出力する。
遮断回路3は、ラッチ回路2からスタータ信号sttxが出力されたとき、スタータ信号発生回路1に入力されている電源VDDの電圧を遮断する。なお、遮断回路3によって、スタータ信号発生回路1への電源VDDの電圧の入力が遮断されても、スタータ信号sttxは、ラッチ回路2によって保持されているので、スタータ信号sttxが不安定になることはない。
【0021】
このように、電源VDDの電圧が、内部回路が通常動作を行える電圧となったとき、スタータ信号発生回路1は、スタータ信号sttxを出力し、ラッチ回路2は、スタータ信号sttxを保持して出力する。そして、遮断回路3は、スタータ信号発生回路1に入力されている電源VDDの電圧を遮断する。これにより、半導体装置の消費電力を低減することができる。
【0022】
次に、本発明の第1の実施の形態について説明する。
図2は、本発明の第1の実施の形態に係る半導体装置の一例を示したブロック構成図である。図に示すように、半導体装置は、スタータ回路11、電源回路12a,12b,・・・、メモリセル13、及びリセット回路14を有している。
【0023】
スタータ回路11には、半導体装置に供給される電源VDDが入力されている。スタータ回路11は、電源VDDが、電源回路12a,12b,・・・が通常動作を行える電圧となると、電源回路12a,12b,・・・を初期化するためのスタータ信号sttxを出力する。すなわち、スタータ回路11は、電源回路12a,12b,・・・の、電源VDD投入時の不定状態を、初期化する。
【0024】
電源回路12aは、スタータ回路11から出力されるスタータ信号sttxによって初期化される。電源回路12aには、電源VDDが入力されている。電源回路12aは、内部電位VAを生成してメモリセル13に出力する。
【0025】
電源回路12bは、スタータ回路11から出力されるスタータ信号sttxによって初期化される。電源回路12bには、電源VDDが入力されている。電源回路12bは、内部電位VBを生成してリセット回路14に出力する。
【0026】
リセット回路14は、電源回路12bから供給される電圧VBによって、動作する。リセット回路14は、メモリセル13をリセットするリセット信号を出力する。
図3は、図2の半導体装置のスタータ回路を示す図である。図に示すスタータ回路11は、トランジスタQ1〜Q5、インバータ回路Z1〜Z4、抵抗R1〜R3、及びコンデンサC1を有している。スタータ回路11は、電源VDDの電圧が、電源回路12a,12b,・・・が通常動作を行える電圧となると、電源回路12a,12b,・・・を初期化するためのスタータ信号sttxを出力する。
【0027】
トランジスタQ1は、PチャネルMOSトランジスタである。トランジスタQ1のソースは、電源VDDに接続され、ドレインは、抵抗R1に接続されている。トランジスタQ1のゲートは、インバータ回路Z4の出力と接続されている。
【0028】
抵抗R1は、抵抗R2と直列接続されている。抵抗R1の一端は、トランジスタQ1のドレインと接続され、抵抗R2の一端は、電源VDDのグランドと接続されている。
【0029】
トランジスタQ2は、NチャネルMOSトランジスタである。トランジスタQ2のゲートは、抵抗R1と抵抗R2の接続点に接続されている。トランジスタQ2のソースは、電源VDDのグランドに接続されている。トランジスタQ2のドレインは、抵抗R3の一端と接続されている。抵抗R3の他端は、電源VDDと接続されている。
【0030】
トランジスタQ3は、PチャネルMOSトランジスタである。トランジスタQ4は、NチャネルMOSトランジスタである。トランジスタQ3,Q4のゲートは、互いに接続され、トランジスタQ2のドレインと接続されている。トランジスタQ3のソースは、電源VDDと接続されている。トランジスタQ3のドレインは、トランジスタQ4のドレインと接続されている。トランジスタQ4のソースは、トランジスタQ5のドレインと接続されている。なお、トランジスタQ3,Q4で、インバータ回路A1を構成している。
【0031】
トランジスタQ5は、NチャネルMOSトランジスタである。トランジスタQ5のゲートは、インバータ回路Z1の出力と接続されている。トランジスタQ5のソースは、電源VDDのグランドと接続されている。インバータ回路Z1の入力は、トランジスタQ1のゲートと接続されている。
【0032】
インバータ回路Z2の入力は、トランジスタQ3,Q4のドレインと接続されている。インバータ回路Z2の出力は、インバータ回路Z4の入力と接続されている。インバータ回路Z3の入力は、インバータ回路Z2の出力と接続されている。インバータ回路Z3の出力は、インバータ回路Z2の入力と接続されている。なお、インバータ回路Z2,Z3は、ラッチ回路A2を構成している。
【0033】
コンデンサC1は、トランジスタQ1のゲート及びインバータ回路Z4の出力と電源VDDのグランド間に接続される。これは、電源VDDの投入時に、トランジスタQ1のゲート及びインバータ回路Z4の出力の電圧を電源VDDのグランドの電圧(‘L’状態)にするためである。なお、トランジスタQ1のゲート及びインバータ回路Z4の出力を‘L’状態とするクランプ回路を接続するようにしてもよい。また、トランジスタQ1のゲートとインバータ回路Z4の出力間の接続を切り離し、電源VDDの投入時に半導体装置に入力される‘L’状態の外部信号をトランジスタQ1のゲートに入力するようにしてもよい。
【0034】
以下、図3のスタータ回路11の動作について説明する。
電源VDDが投入されたとする。このとき、インバータ回路Z4から出力されるスタータ信号sttxは、‘L’状態である。そして、トランジスタQ1のゲートには、‘L’状態のストップ信号stopが入力される。トランジスタQ5のゲートには、インバータ回路Z1を介して‘H’状態のストップ信号stopが入力される。よって、トランジスタQ1のソース−ドレイン間はオンし、電源VDDの電圧は、直列接続された抵抗R1,R2によって分圧される。抵抗R1,R2の分圧電圧は、トランジスタQ2のゲートに入力される。
【0035】
なお、抵抗R1,R2の値は、電源VDDの電圧が上昇して、電源回路12a,12b,・・・が通常動作を行える電圧となると、分圧電圧がトランジスタQ2の閾値電圧に達するように設定されている。
【0036】
電源VDDの電圧が上昇し、抵抗R1,R2の分圧電圧がトランジスタQ2の閾値電圧に達すると、トランジスタQ2のソース−ドレイン間は、オンする。よって、トランジスタQ2のドレインには、電源VDDのグランドの電圧が生じる。従って、インバータ回路A1には、電源VDDのグランドの電圧、すなわち、‘L’状態の信号が入力される。
【0037】
トランジスタQ5には、インバータ回路Z1を介して‘H’状態のストップ信号stopが入力されているので、ソース−ドレイン間はオンし、インバータ回路A1は、動作状態にある。よって、インバータ回路A1は、入力された‘L’状態の信号を‘H’状態に反転し出力する。
【0038】
ラッチ回路A2は、インバータ回路A1から出力された‘H’状態の信号を‘L’状態の信号に反転し、状態を保持してインバータ回路Z4に出力する。
インバータ回路Z4は、ラッチ回路A2から出力された‘L’状態の信号を反転し、‘H’状態のスタータ信号sttxを出力する。また、‘H’状態のストップ信号stopとして、トランジスタQ1,Q5に出力する。
【0039】
電源回路12a,12b,・・・は、スタータ信号sttxが‘L’状態から‘H’状態に遷移することによって、初期化される。
同時に、‘H’状態のストップ信号stopは、トランジスタQ1のソース−ドレイン間を、オフにする。従って、抵抗R1,R2に電源VDDによる電流が流れない。また、‘H’状態のストップ信号stopは、トランジスタQ5のソース−ドレイン間をオフにし、インバータ回路A1の動作を止める。インバータ回路A1の出力は、フローティング状態となるが、ラッチ回路A2によって、‘H’状態のスタータ信号sttxが保持されている。
【0040】
このように、スタータ回路11は、電源VDDの電圧が、電源回路12a,12b,・・・が通常動作を行える電圧になると、スタータ信号sttxを保持して出力し、入力される電源VDDの電圧をトランジスタQ1,Q5によって遮断する。よって、半導体装置の消費電流の低減することができる。
【0041】
なお、スタータ信号sttxで初期化する回路は、電源回路12a,12b,・・・に限られない。半導体装置が有する他の内部回路を初期化するようにしてもよい。
【0042】
図4は、電源電圧、分圧電圧、及びスタータ信号の関係を示す図で、(a)は、電源電圧と分圧電圧を示す図、(b)はスタータ信号を示す図である。図4(a)に示す波形B1は、電源VDDの電圧波形を示し、波形B2は、抵抗R1,R2の分圧電圧を示す。図4(b)に示す波形B3は、インバータ回路Z4から出力されるスタータ信号sttxを示す。なお、分圧電圧を示す波形B2は、抵抗R1,R2の抵抗値が同じときの波形を示す。
【0043】
電源VDDが投入されると、波形B1に示すように電源VDDの電圧は、上昇する。分圧電圧は、抵抗R1,R2が同じ値であるから、波形B2に示すように、電源VDDの電圧の1/2の値で、上昇していく。トランジスタQ2の閾値電圧がv1とすると、スタータ信号sttxは、波形B3に示すように、時間t1において、‘L’状態から‘H’状態に遷移する。なお、時間t1から時間t2において、スタータ信号sttxの電圧が上昇しているのは、電源VDDの電圧がまだ、上昇中なので、それに追従しているためである。
【0044】
このように、スタータ信号sttxは、電源VDDが投入されてから時間t1後に、すなわち、半導体装置の内部回路が、通常動作を行える電圧になったとき出力される。
【0045】
次に、本発明の第2の実施の形態について説明する。
図5は、本発明の第2の実施の形態に係る半導体装置のスタータ回路を示す図である。図3に示した第1の実施の形態のスタータ回路では、投入されている電源VDDが瞬断しても、トランジスタQ1によって、電源VDDの電圧が遮断されているので、電源VDDの瞬断を検出して、内部回路を初期化することができない。そこで、第2の実施の形態に係る半導体装置のスタータ回路では、投入されている電源が瞬断したとき、この瞬断を検出して、電源の電圧の遮断を解除するための検出回路を備えている。なお、図5のスタータ回路において、図3のスタータ回路11と同じものには、同じ符号を付し、その説明は省略する。
【0046】
図5に示すスタータ回路21は、トランジスタQ6〜Q8、インバータ回路Z6、コンデンサC2、及び抵抗R4から構成される検出回路22を有している。また、図3に示したスタータ回路11、NAND回路Z5,Z7,Z8、コンデンサC3、インバータ回路Z9,Z10、セットパルス発生回路23を有している。
【0047】
まず、検出回路22について説明する。
検出回路22は、電源VDDの瞬断(電圧低下)を検出して、スタータ回路11のトランジスタQ1,Q5による、電源VDDの電圧入力の遮断を解除するための信号を出力する。
【0048】
トランジスタQ6は、NチャネルMOSトランジスタである。トランジスタQ6のゲートとドレインは接続されている。すなわち、トランジスタQ6は、ダイオード接続がされている。トランジスタQ6のゲートとドレインは、電源VPPに接続されている。トランジスタQ6のソースは、抵抗R4に接続されている。なお、電源VPPは、電源VDDより高い電圧であり、電源VDDの電圧を昇圧して出力する電圧源である。電源VPPの電圧は、半導体装置内の容量により、瞬断したとき、電源VDDより緩やかに下降する。
【0049】
トランジスタQ7は、PチャネルMOSトランジスタである。トランジスタQ7のゲートは、電源VDDに接続されている。トランジスタQ7のソースは、抵抗R4と接続されている。トランジスタQ7のドレインは、トランジスタQ8のドレインと接続されている。
【0050】
トランジスタQ8は、NチャネルMOSトランジスタである。トランジスタQ8のゲートは、電源VDDと接続されている。トランジスタQ8のソースは、電源VDDのグランドと接続されている。なお、トランジスタQ7,Q8は、インバータ回路D1を構成している。
【0051】
インバータ回路Z6の入力は、トランジスタQ7,Q8のドレインと接続されている。インバータ回路Z6の出力は、NAND回路Z8,Z5の入力と接続されている。
【0052】
コンデンサC2は、一端が抵抗R4と接続され、他端は、電源VPPのグランドと接続されている。
以下、検出回路22の動作について説明する。
【0053】
半導体装置は、電源VDDが投入され、通常動作をしているとする。トランジスタQ7のソースには、電源VPPの電圧が、トランジスタQ6のダイオード特性によって電圧降下されて入力されている。なお、トランジスタQ7のソースの電圧がVDDとなるように、トランジスタQ6を選択、又は多断接続するようにする。これは、半導体装置が通常動作をしているときは、トランジスタQ7のソース−ゲート間の電位差をなくし、トランジスタQ7のソース−ドレイン間をオフするためである。
【0054】
トランジスタQ8のゲートには、電源VDDの電圧が入力され、トランジスタQ8のソース−ドレイン間は、オンしている。すなわち、トランジスタQ8のドレインの電圧は、電源VDDのグランドの電圧が生じ、‘L’状態の信号を出力している。インバータ回路Z6は、‘L’状態の信号を反転し、‘H’状態の信号を出力する。
【0055】
投入されている電源VDDが瞬断したとする。電源VPPの電圧は、半導体装置内部の容量により、電源VDDより緩やかに下降する。さらに、抵抗R4、及びコンデンサC2によって(CRローパスフィルタ)、緩やかに下降する。
【0056】
トランジスタQ7のソースの電圧は、緩やかに下降する一方、電源VDDの電圧が入力されているゲートの電圧は、瞬断により、急激に下降するより。これにより、トランジスタQ7のソース−ゲート間の電位差は、大きくなり、トランジスタQ7は、ソース−ドレイン間をオンする。従って、トランジスタQ7のドレインには、電源VPPの電圧が、すなわち、‘H’状態の信号が生じ、インバータ回路Z6に出力される。インバータ回路Z6は、‘H’状態の信号を反転し、‘L’状態の信号を出力する。
【0057】
なお、トランジスタQ7,Q8をインバータ回路D1として説明すると、インバータ回路D1には、電源VDDの電圧より緩やかに電圧が降下する電源VPPが駆動電源として供給される。電源VDDの電圧は、インバータ回路D1に入力信号として入力される。インバータ回路D1は、電源VDDの電圧(通常動作時の電圧及び瞬断時の低下した電圧)に応じて、‘H’状態、‘L’状態の信号を出力する。
【0058】
このように、検出回路22は、電源VDDの瞬断(電圧低下)を検出して、スタータ回路11のトランジスタQ1,Q5による、電源VDDの電圧入力の遮断を解除するための信号をインバータ回路Z6から出力する。
【0059】
図5の説明に戻る。
NAND回路Z5の入力は、スタータ回路11のインバータ回路Z4の出力、及び検出回路22のインバータ回路Z6の出力と接続されている。NAND回路Z5は、セットパルス発生回路23と接続されている。NAND回路Z5は、セット信号setxを出力する。
【0060】
セットパルス発生回路23は、電源VDDの投入後又は瞬断後の立ち上がり時において、セット信号setxが‘L’状態となったとき、所定時間その‘L’状態を保持し、その後‘H’状態にしたセットパルス信号setpxを出力する。
【0061】
NAND回路Z7は、セットパルス発生回路23と接続されている。NAND回路Z7の出力は、NAND回路Z8の入力と接続されている。また、NAND回路Z7の出力は、コンデンサC3と接続され、インバータ回路Z9の入力と接続されている。コンデンサC3は、起動時に、電源VDDのカップリングノイズなどにより、ストップ信号stopが‘H’状態になるのを防止する。また、NAND回路Z7の出力は、トランジスタQ1のゲート接続されている。
【0062】
NAND回路Z8の入力は、インバータ回路Z6の出力と接続されている。NAND回路Z8の出力は、NAND回路Z7の入力と接続されている。なお、NAND回路Z7,Z8で、フリップ−フロップ(以下、FF)回路D2を構成している。なお、FF回路D2は、NOR回路によって構成してもよい。
【0063】
インバータ回路Z9の入力は、NAND回路Z7の出力と接続されている。インバータ回路Z10の入力は、インバータ回路Z9の出力と接続されている。インバータ回路Z10は、スタータ信号sttxを出力する。
【0064】
以下、図5の半導体装置のスタータ回路21の動作についてタイミングチャートを用いて説明する。なお、スタータ回路11及び検出回路22は、上述したので、それらの動作における詳細な説明は、省略する。
【0065】
図6は、図5のスタータ回路のタイミングチャートを示す図で、(a)〜(f)は各部における電圧波形が示してある。図6(a)には電源VDDの電圧波形が示してある。図6(b)には電源VPPの電圧波形が示してある。図6(c)にはNAND回路Z5から出力されるセット信号setxの電圧波形が示してある。図6(d)にはセットパルス発生回路23から出力されるセットパルス信号setpxの電圧波形が示してある。図6(e)にはインバータ回路Z10から出力されるスタータ信号sttxの電圧波形が示してある。図6(f)にはFF回路D2から出力されるストップ信号stopの電圧波形が示してある。
【0066】
図6(a)に示すように、時間t1において、電源VDDが投入されたとする。図に示すように、電源VDDの電圧は、上昇する。
ストップ信号stopは、図6(f)に示すように、‘L’状態にある。すなわち、トランジスタQ1,Q5のドレイン−ソース間はオンしており、スタータ回路11は動作可能な状態にある。
【0067】
NAND回路Z5から出力されるセット信号setxは、図6(c)に示すように、電源VDDの上昇に伴って上昇する。
電源VDDの電圧が上昇し、スタータ回路11の抵抗R1,R2の分圧電圧がトランジスタQ2の閾値電圧に達したとする。インバータ回路Z4からは、‘H’状態の信号が出力される。また、電源VDDの上昇により、検出回路22のインバータ回路D1は、‘L’状態の信号を出力し、インバータ回路Z6からは、‘H’状態の信号が出力される。
【0068】
従って、NAND回路Z5から出力されるセット信号setxは、図6(c)に示すように、時間t2から‘L’状態となる。
セットパルス発生回路23は、図6(d)に示すように、時間t2から所定時間‘L’状態を保持し、その後‘H’状態にしたセットパルス信号setpxを出力する。
【0069】
セットパルス信号setpxは、FF回路D2に入力される。FF回路D2は、‘L’状態のセットパルス信号を入力すると、‘H’状態の信号を保持して出力する。
【0070】
FF回路D2から出力された‘H’状態の信号は、インバータ回路Z9,Z10によって反転され、図6(e)に示すように、時間t2に‘H’状態のスタータ信号sttxとして出力される。同時に、‘L’状態であったストップ信号stopは、図6(f)に示すように、時間t2に‘L’状態から‘H’状態に遷移し、トランジスタQ1,Q5のソース−ドレイン間をオフして、スタータ回路11に入力されている電源VDDの電圧を遮断する。
【0071】
このように、FF回路D2によって、スタータ回路11及びNAND回路Z5から出力されたセット信号setxを保持し、スタータ回路11に入力されている電源VDDの電圧を遮断することによって、半導体装置の消費電流を低減することができる。
【0072】
次に、電源VDDに瞬断が生じたとする。図6(a)に示すように、時間t3に瞬断が生じたとする。
電源VDDの瞬断が生じると、電源VDDの電圧を昇圧して生成した電源VPPの電圧が、図6(b)に示すように下降する。電源VPPは、半導体装置内部の容量などによって、電源VDDより、緩やかに電圧が下降する。
【0073】
瞬断による電源VDDの電圧降下により、検出回路22のインバータ回路D1は、‘H’状態の信号を出力する。従って、検出回路22のインバータ回路Z6からは、‘L’状態の信号が出力される。なお、検出回路22が、電源VDDの電圧低下を検出して、インバータ回路Z6から‘L’状態の信号を出力した時間を時間t4とする。
【0074】
インバータ回路Z6から出力された‘L’状態の信号は、NAND回路Z5に入力される。従って、NAND回路Z5は、図6(c)に示すように、時間t4において‘H’状態のセット信号setxを出力する(インバータ回路Z4からは、‘H’状態の信号が出力されている)。なお、電源VDDの電圧は低下しており、その電源VDDに追従した電圧での‘H’状態の信号が出力されている。
【0075】
セットパルス発生回路23から出力されるセットパルス信号setpxは、図6(d)に示すように、電源VDDの電圧に追従して降下していく。なお、時間t4においては‘H’状態にある。
【0076】
FF回路D2は、検出回路22から出力される‘L’状態の信号、及びセットパルス発生回路23から出力される‘H’状態の信号により、‘L’状態の信号をセットし出力する。
【0077】
FF回路D2から出力された‘L’状態の信号は、インバータ回路Z9,Z10によって反転され、図6(e)に示すように、時間t4に‘L’状態のスタータ信号sttxとして出力される。同時に、‘H’状態であったストップ信号stopは、図6(f)に示すように、時間t4に‘H’状態から‘L’状態に遷移し、トランジスタQ1,Q5のソース−ドレイン間をオンして、スタータ回路11に入力される電源VDDの電圧の遮断を解除する。
【0078】
電源VDDの電圧が上昇し始めるときは(時間t5)、上記の電源VDDの投入のときと同様の動作をし、その説明は省略する。
このように、検出回路22によって、電源VDDの瞬断を検出し、スタータ回路11に入力される電源VDDの電圧の遮断を解除することによって、電源VDDが瞬断したときでも、内部回路を初期化することができるようになる。
【0079】
【発明の効果】
以上説明したように本発明では、スタータ信号発生回路から電源電圧に基づいて出力されるスタータ信号をラッチ回路によって保持して、スタータ信号発生回路への電源電圧の入力を遮断するようにした。また、検出回路によって、電源電圧の低下を検出し、スタータ信号発生回路への電源電圧の入力の遮断を解除するようにした。これにより、半導体装置の消費電力を低減することができ、電源電圧が瞬断したときでも、内部回路を初期化することができる。
【図面の簡単な説明】
【図1】本発明の原理を説明する原理図である。
【図2】本発明の第1の実施の形態に係る半導体装置の一例を示したブロック構成図である。
【図3】図2の半導体装置のスタータ回路を示す図である。
【図4】電源電圧、分圧電圧、及びスタータ信号の関係を示す図で、(a)は、電源電圧と分圧電圧を示す図、(b)はスタータ信号を示す図である。
【図5】本発明の第2の実施の形態に係る半導体装置のスタータ回路を示す図である。
【図6】図5のスタータ回路のタイミングチャートを示す図で、(a)〜(f)はスタータ回路の各部における電圧波形を示す図である。
【図7】従来の半導体装置のスタータ回路を示す。
【符号の説明】
1 スタータ信号発生回路
2 ラッチ回路
3 遮断回路
11,21 スタータ回路
22 検出回路
23 セットパルス発生回路
R1〜R4 抵抗
C1〜C3 コンデンサ
Q1〜Q8 トランジスタ
A1,D1,Z1〜Z4,Z6,Z9,Z10 インバータ回路
Z5,Z7,Z8 NAND回路
A2 ラッチ回路
D2 FF回路
Claims (7)
- 内部回路を初期化する半導体装置において、
入力される電源電圧に基づいて、内部回路を初期化するスタータ信号を出力するスタータ信号発生回路と、
前記スタータ信号を保持して第2のスタータ信号として出力するラッチ回路と、
前記第2のスタータ信号が出力されたとき、前記スタータ信号発生回路へ入力される前記電源電圧の入力を遮断する遮断回路と、
前記電源電圧の低下を検出し、検出信号を出力する検出回路と、
を有し、
前記遮断回路は、前記検出信号によって前記スタータ信号発生回路への前記電源電圧の入力の遮断を解除する、
ことを特徴とする半導体装置。 - 前記スタータ信号発生回路は、前記電源電圧が前記内部回路を通常動作させる電圧になったとき、前記スタータ信号を出力することを特徴とする請求項1記載の半導体装置。
- 前記検出回路は、前記電源電圧を昇圧した昇圧電圧と前記電源電圧との間に所定の差が生じたとき、前記検出信号を出力することを特徴とする請求項1記載の半導体装置。
- 前記昇圧電圧を保持する電圧保持回路を有することを特徴とする請求項3記載の半導体装置。
- 前記検出回路は、前記電源電圧を入力し、前記昇圧電圧を電源とするインバータ回路であることを特徴とする請求項3記載の半導体装置。
- 前記インバータ回路は、入力される前記昇圧電圧を降圧する降圧回路を有することを特徴とする請求項5記載の半導体装置。
- 出力される前記スタータ信号及び前記検出信号を保持して前記遮断回路に出力するフリップフロップ回路を有することを特徴とする請求項1記載の半導体装置。
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