JP3319559B2 - オートクリア回路 - Google Patents

オートクリア回路

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JP3319559B2
JP3319559B2 JP00482096A JP482096A JP3319559B2 JP 3319559 B2 JP3319559 B2 JP 3319559B2 JP 00482096 A JP00482096 A JP 00482096A JP 482096 A JP482096 A JP 482096A JP 3319559 B2 JP3319559 B2 JP 3319559B2
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源を投入したと
きに集積回路を初期化するためのリセット信号を発生す
るオートクリア回路に関する。
【０００２】
【従来の技術】電卓や時計等の集積回路は、電源を投入
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、オートクリア回路が用いられている。
【０００３】図５に、従来のオートクリア回路の構成を
示す。電源電圧Ｖcc端子と接地端子との間に、コンデン
サＣ１、ＮチャネルトランジスタＮ３１、ダイオードＤ
１のそれぞれの両端が直列に接続され、トランジスタＮ
３１のゲートには電源電圧Ｖccが印加されている。電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ３１とコンデンサＣ２のそれぞれの両端が直列に
接続されており、トランジスタＰ３１のゲートはコンデ
ンサＣ１とＮチャネルトランジスタＮ３１のドレインと
を接続するノードＮＸに接続されている。Ｐチャネルト
ランジスタＰ３１のソースとコンデンサＣ２の一端とを
接続するノードＮＹには、インバータＩｎｖ３１の入力
端子が接続され、インバータＩｎｖ３１の出力ノードＮ
Ｚは出力端子３１に接続されている。
【０００４】図６に示されたように、電源電圧Ｖccの立
ち上がりが急峻な場合は、コンデンサＣ１が充電されて
接続ノードＮＸはＮチャネルトランジスタの閾値電圧Ｖ
thnまで上昇する。この後、ノードＮＸの電位は徐々に
下降していき、電源電圧ＶccからＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜よりも低くなる
と、この電位をゲートに入力されるＰチャネルトランジ
スタＰ３１がオンする。これにより、ノードＮＹが充電
されて電位が上昇していく。インバータＩｎｖ３１は、
電源電圧Ｖccが上昇して閾値Ｖthp の絶対値｜Ｖthp ｜
に到達してからノードＮＹが閾値電圧Ｖthp の絶対値｜
Ｖthp ｜に到達するまでの間、ハイレベルの信号を出力
する。
【０００５】このように、電源電圧Ｖccの立ち上がりが
急峻な場合は、出力端子３１からは図示されたような明
瞭な矩形のパルスが出力される。このパルスが出力端子
３１に接続された後段の集積回路に与えられて初期設定
が行われる。
【０００６】ところが、電源電圧Ｖccの立ち上がりが図
７のように緩慢な場合は、明瞭な矩形のパルスが出力さ
れない場合があった。電源電圧Ｖccが徐々に上昇してい
くと、ノードＮＸも同様な勾配で上昇していき、閾値電
圧Ｖthn まで到達した後下降していき、閾値電圧Ｖthp
の絶対値｜Ｖthp ｜分下降した時点からノードＮＹが上
昇していく。出力端子１５の電位、即ちノードＮＺの電
位は、電源電圧Ｖccが上昇して閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達した時点から、ノードＮＹが閾値電圧
Ｖthn に到達した時点までの間、上昇する。電源電圧Ｖ
ccの上昇が緩慢であると、図示されたように矩形のパル
スが出力されず、場合によっては殆どパルスが出力され
ない場合もある。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のオートクリア回路には、電源電圧の立ち上がりが緩慢
な場合はパルスが得られず初期設定が不能となることが
あった。
【０００８】本発明は上記事情に鑑みてなされたもの
で、電源電圧の立ち上がり速度に拘わらず、初期設定に
必要な信号を安定して発生することが可能なオートクリ
ア回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のオートクリア回
路は、電源電圧端子と第１、第２のノードとの間に接続
されたスイッチ手段と、前記第１のノードと接地端子と
の間に接続され、前記第１のノードの電位を分割した第
１の電位を出力する電位分割手段と、前記第２のノード
と接地端子との間に接続され、前記電位分割手段が出力
した前記第１の電位に基づいて前記第２のノードを充電
又は放電する充放電手段と、前記第２のノードの電位を
保持してリセット信号を出力端子より出力すると共に、
前記リセット信号を前記スイッチ手段に与えて開閉動作
を制御するラッチ手段とを備えたことを特徴とする。
【００１０】また本発明のオートクリア回路は、電源電
圧端子と第１、第２のノードとの間に接続されたスイッ
チ手段と、前記第１のノードと接地端子との間に接続さ
れ、前記第１のノードの電位を分割した第１の電位を出
力する電位分割手段と、前記第２のノードと接地端子と
の間に接続され、前記電位分割手段が出力した前記第１
の電位に基づいて前記第２のノードを充電又は放電する
充放電手段と、前記第２のノードの電位を保持して信号
を出力端子より出力すると共に、前記信号を前記スイッ
チ手段に与えて開閉動作を制御するラッチ手段とを備
え、前記ラッチ手段は、前記第２のノードに入力側を接
続され前記出力端子に出力側を接続された第１のインバ
ータと、前記出力端子に入力側を接続され前記第２のノ
ードに出力側を接続された第２のインバータとを有し、
前記第１のインバータは、電源電圧端子と接地端子との
間に直列にそれぞれ両端が接続された第１のＰチャネル
トランジスタ及び第１のＮチャネルトランジスタを有
し、前記第１のＰチャネルトランジスタ及び前記第１の
Ｎチャネルトランジスタのゲートは前記第２のノードに
共通接続され、前記第１のＰチャネルトランジスタのド
レインと前記第１のＮチャネルトランジスタのドレイン
とは前記出力端子に共通接続され、前記第２のインバー
タは、電源電圧端子と接地端子との間に直列に両端がそ
れぞれ接続された第２のＰチャネルトランジスタ及び第
２のＮチャネルトランジスタを有し、前記第２のＰチャ
ネルトランジスタ及び前記第２のＮチャネルトランジス
タのゲートは前記出力端子に共通接続され、前記第２の
Ｐチャネルトランジスタのドレインと前記第２のＮチャ
ネルトランジスタのドレインとは前記第２のノードに共
通接続されており、前記第２のＰチャネルトランジスタ
は、前記第１のＰチャネルトランジスタよりもコンダク
タンスが大きく設定されていることを特徴とする。
【００１１】また本発明のオートクリア回路は、電源電
圧端子と第１、第２のノードとの間に接続されたスイッ
チ手段と、前記第１のノードと接地端子との間に接続さ
れ、前記第１のノードの電位を分割した第１の電位を出
力する電位分割手段と、前記第２のノードと接地端子と
の間に接続され、前記電位分割手段が出力した前記第１
の電位に基づいて制御される放電手段と、前記第２のノ
ードの電位を保持してリセット信号を出力端子より出力
すると共に、前記リセット信号を前記スイッチ手段に与
えて開閉動作を制御するラッチ手段とを備え、前記第２
のノードは、前記スイッチ手段が前記リセット信号に基
づいて閉じることで充電され、前記放電手段が前記第１
の電位に基づいて放電動作することで放電されることを
特徴とする。
【００１２】さらに、本発明のオートクリア回路は、電
源電圧端子と第１、第２のノードとの間に接続されたス
イッチ手段と、前記第１のノードと接地端子との間に接
続され、前記第１のノードの電位を分割した第１の電位
を出力する電位分割手段と、前記第２のノードと接地端
子との間に接続され、前記電位分割手段が出力した前記
第１の電位に基づいて制御される放電手段と、前記第２
のノードの電位を保持して信号を出力端子より出力する
と共に、前記信号を前記スイッチ手段に与えて開閉動作
を制御するラッチ手段とを備え、前記ラッチ手段は、前
記第２のノードに入力側を接続され前記出力端子に出力
側を接続された第１のインバータと、前記出力端子に入
力側を接続され前記第２のノードに出力側を接続された
第２のインバータとを有し、前記第１のインバータは、
電源電圧端子と接地端子との間に直列にそれぞれ両端が
接続された第１のＰチャネルトランジスタ及び第１のＮ
チャネルトランジスタを有し、前記第１のＰチャネルト
ランジスタ及び前記第１のＮチャネルトランジスタのゲ
ートは前記第２のノードに共通接続され、前記第１のＰ
チャネルトランジスタのドレインと前記第１のＮチャネ
ルトランジスタのドレインとは前記出力端子に共通接続
され、前記第２のインバータは、電源電圧端子と接地端
子との間に直列に両端がそれぞれ接続された第２のＰチ
ャネルトランジスタ及び第２のＮチャネルトランジスタ
を有し、前記第２のＰチャネルトランジスタ及び前記第
２のＮチャネルトランジスタのゲートは前記出力端子に
共通接続され、前記第２のＰチャネルトランジスタのド
レインと前記第２のＮチャネルトランジスタのドレイン
とは前記第２のノードに共通接続されており、前記第２
のＰチャネルトランジスタは、前記第１のＰチャネルト
ランジスタよりもコンダクタンスが大きく設定され、前
記第２のノードは、前記スイッチ手段が前記信号に基づ
いて閉じることで充電され、前記放電手段が前記第１の
電位に基づいて放電動作することで放電されることを特
徴とする。あるいは、本発明のオートクリア回路は、外
部から入力された信号を与えられて所定の処理を行う内
部回路と、前記内部回路から出力された前記信号を与え
られて増幅し、外部に出力する出力回路と、電源が供給
された後、リセット信号を出力するオートクリア回路と
を備え、前記オートクリア回路は、電源電圧端子と第
１、第２のノードとの間に接続されたスイッチ手段と、
前記第１のノードと接地端子との間に接続され、前記第
１のノードの電位を分割した第１の電位を出力する電位
分割手段と、前記第２のノードと接地端子との間に接続
され、前記電位分割手段が出力した前記第１の電位に基
づいてオン／オフ動作をすることにより、前記第２のノ
ードを充電又は放電する充放電手段と、前記第２のノー
ドの電位を保持して信号を出力端子より出力すると共
に、前記信号を前記スイッチ手段に与えて開閉動作を制
御するラッチ手段とを有し、前記ラッチ手段は、前記リ
セット信号を出力し、前記出力回路は、前記リセット信
号を与えられ、所定期間中ハイインピーダンスの出力状
態になり、前記スイッチ手段は、電源電圧端子と前記第
１のノードとの間に両端を接続され、前記ラッチ手段が
出力する前記信号をゲートに入力される第１のＰチャネ
ルトランジスタと、電源電圧端子と前記第２のノードと
の間に両端を接続され、前記ラッチ手段が出力する前記
信号をゲートに入力される第２のＰチャネルトランジス
タとを有し、前記電位分割手段は、前記第１のノードと
接地端子との間に直列に接続された複数の抵抗を有し、
前記抵抗の接続点から前記第１の電位を出力し、前記充
放電手段は、前記第２のノードと接地端子との間に両端
を接続され、前記第１の電位をゲートに入力される第１
のＮチャネルトランジスタを有し、前記ラッチ手段は、
前記第２のノードに入力側を接続され前記出力端子に出
力側を接続された第１のインバータと、前記出力端子に
入力側を接続され前記第２のノードに出力側を接続され
た第２のインバータとを有することを特徴とする。ある
いはまた、本発明のオートクリア回路は、外部から入力
された信号を与えられて所定の処理を行う内部回路と、
前記内部回路から出力された前記信号を与えられて増幅
し、外部に出力する出力回路と、電源が供給された後、
リセット信号を出力するオートクリア回路とを備え、前
記オートクリア回路は、電源電圧端子と第１、第２のノ
ードとの間に接続されたスイッチ手段と、前記第１のノ
ードと接地端子との間に接続され、前記第１のノードの
電位を分割した第１の電位を出力する電位分割手段と、
前記第２のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第１の電位に基づいてオン／
オフ動作をすることにより、前記第２のノードを充電又
は放電する充放電手段と、前記第２のノードの電位を保
持して信号を出力端子より出力すると共に、前記信号を
前記スイッチ手段に与えて開閉動作を制御するラッチ手
段とを有し、前記ラッチ手段は、前記リセット信号を出
力し、前記出力回路は、前記リセット信号を与えられ、
所定期間中ハイインピーダンスの出力状態になり、前記
電位分割手段は、前記スイッチ手段が閉じている間、前
記スイッチ手段が出力した電位を前記第１のノードを介
して与えられて前記第１の電位を出力し、前記充放電手
段は、前記スイッチ手段が閉じている間であって、前記
第１の電位が第１の所定電位に到達しない間は前記第２
のノードを充電し、前記第１の電位が前記第１の所定電
位に到達すると前記第２のノードを放電し、前記ラッチ
手段は、前記第２のノードの電位が第２の所定電位を越
えるとラッチして前記信号を出力し、前記スイッチ手段
は、前記信号が第３の所定電位に到達しない間は閉じて
おり、前記信号が前記第３の所定電位に到達すると開
き、前記スイッチ手段は、電源電圧端子と前記第１のノ
ードとの間に両端を接続され、前記ラッチ手段が出力す
る前記信号をゲートに入力される第１のＰチャネルトラ
ンジスタと、電源電圧端子と前記第２のノードとの間に
両端を接続され、前記ラッチ手段が出力する前記信号を
ゲートに入力される第２のＰチャネルトランジスタとを
有し、前記電位分割手段は、前記第１のノードと接地端
子との間に直列に接続された複数の抵抗を有し、前記抵
抗の接続点から前記第１の電位を出力し、前記充放電手
段は、前記第２のノードと接地端子との間に両端を接続
され、前記第１の電位をゲートに入力される第１のＮチ
ャネルトランジスタを有し、前記ラッチ手段は、前記第
２のノードに入力側を接続され前記出力端子に出力側を
接続された第１のインバータと、前記出力端子に入力側
を接続され前記第２のノードに出力側を接続された第２
のインバータとを有することを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。第１の実施の形態による
オートクリア回路の構成を図１に示す。電源電圧Ｖcc端
子にスイッチ手段１１の入力端子が接続され、一方の出
力端子と接地端子との間に電位分割手段１２が接続さ
れ、他方の出力端子と接地端子との間に充放電手段１３
が接続されている。充放電手段１３は、電位分割手段１
２からの出力により、スイッチ手段１１の他方の出力端
子を充放電する動作を制御される。このスイッチ手段１
１の出力端子の電位はラッチ手段１４により保持され
て、出力端子１５から信号が出力される。スイッチ手段
１１は、ラッチ手段１４から出力される信号により開閉
動作を制御される。
【００１４】スイッチ手段１１は、電源電圧Ｖccが接地
レベルにあるときはオフしているが、上昇を開始すると
オンする。電位分割手段１２は、スイッチ手段１１がオ
ンしたことで、電源電圧Ｖccを供給され、これを所定の
割合で分割した電位を充放電手段１３に出力する。充放
電手段１３は、スイッチ手段１１がオンしている間、電
位分割手段１２の出力に応じてスイッチ手段１１の他方
の出力端子を充放電する。この充放電手段１３の動作に
伴い変化するスイッチ手段１１の他方の出力端子の電位
がラッチ手段１４により保持され、リセット信号が出力
端子１５より内部回路に出力されて、初期設定が行われ
る。さらに、出力端子１５の電位がスイッチ手段１１に
与えられ、出力端子１５の電位が所定電位に到達すると
スイッチ手段１１がオフする。これにより、電位分割手
段１２及び充放電手段１３には電源電圧Ｖccは供給され
なくなり、消費電力が低減される。
【００１５】本発明の第２の実施の形態によるオートク
リア回路の構成を図２に示す。電源電圧Ｖcc端子と接地
端子との間に、ＰチャネルトランジスタＰ１の両端と、
抵抗ＲＡ及びＲＢが直列に接続されている。また、電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ２とＮチャネルトランジスタＮ１とが直列に接続
されている。ＰチャネルトランジスタＰ１及びＰ２のゲ
ートは、出力端子１５に接続されたノードＮＣに接続さ
れている。ＮチャネルトランジスタＮ１のゲートは、抵
抗ＲＡと抵抗ＲＢとを接続するノードＮＡに接続されて
いる。ＰチャネルトランジスタＰ２のドレインとＮチャ
ネルトランジスタＮ１のドレインとを接続するノードＮ
ＢとノードＮＣとの間には、インバータＩｎｖ１及びＩ
ｎｖ２から成るラッチ回路ＬＡ１が接続されている。
【００１６】ラッチ回路ＬＡ１は、図３に示されるよう
な構成を有している。ノードＮＢとノードＮＣとの間
に、ＰチャネルトランジスタＰ１１及びＮチャネルトラ
ンジスタＮ１１から成るインバータＩｎｖ１と、Ｐチャ
ネルトランジスタＰ１２及びＮチャネルトランジスタＮ
１２から成るインバータＩｎｖ２とが設けられている。
【００１７】この回路は第１の実施の形態との関係にお
いて、ＰチャネルトランジスタＰ１及びＰ２はスイッチ
手段１１、抵抗ＲＡ及びＲＢは電位分割手段１２、Ｎチ
ャネルトランジスタＮ１は充放電手段１３、ラッチ回路
ＬＡ１はラッチ手段１４にそれぞれ対応している。
【００１８】第２の実施の形態は、電源電圧Ｖccの上昇
に伴い次のように動作する。電源電圧Ｖcc、ノードＮ
Ａ、ＮＢ及びＮＣのそれぞれの電位を図４に示す。電源
電圧Ｖccが上昇を開始する前の期間（ａ）は、トランジ
スタＰ１及びＰ２は共にオフしており、ノードＮＡは接
地電位にある。この電位をゲートに入力されるトランジ
スタＮ１もオフ状態にある。ノードＮＢは、トランジス
タＮ１がオフしているためフローティング状態にある
が、トランジスタＰ２もオフしていて電源電圧の供給も
なく、リーク電流によって接地電位で安定する。このノ
ードＮＢの電位を入力されるラッチ回路ＬＡ１の出力ノ
ードＮＣの電位も接地電位にある。
【００１９】電源電圧Ｖccが上昇し始めてからＰチャネ
ルトランジスタＰ１及びＰ２の閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達する前の期間（ｂ）は、ノードＮＡ、
ＮＢ及びＮＣの電位は全て接地電位にある。
【００２０】電源電圧Ｖccが閾値電圧Ｖthp の絶対値｜
Ｖthp ｜に到達した後の期間（ｃ）では、ノードＮＢの
電位はインバータＩｎｖ２により上昇しようとし、ノー
ドＮＣの電位はインバータＩｎｖ１によって上昇しよう
とする。ここで、インバータＩｎｖ２に含まれるＰチャ
ネルトランジスタのコンダクタンスｇｍは、インバータ
Ｉｎｖ１に含まれるＰチャネルトランジスタのコンダク
タンスｇｍよりも大きく設定されている。これにより、
ノードＮＢの電位の方が上昇していき、ノードＮＣは接
地電位で安定した状態になる。このノードＮＣの電位が
ＰチャネルトランジスタＰ１及びＰ２のゲートに入力さ
れて、オン状態を維持する。ノードＮＡには、電源電圧
が抵抗ＲＡと抵抗ＲＢとで抵抗分割された電位が生じ
る。ノードＮＡの電位がＮチャネルトランジスタＮ１の
閾値電圧Ｖthn に到達すると、この電位をゲートに入力
されたＮチャネルトランジスタＮ１がオンし、ノードＮ
Ｂが接地される。電源電圧ＶccがＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜に到達してか
ら、ノードＮＡの電位がＮチャネルトランジスタの閾値
電圧Ｖthn に到達するまでの間を、期間（ｃ）とする。
この期間（ｃ）において、｜Ｖthp ｜＝Ｖthn 、あるい
は｜Ｖthp ｜＞Ｖthn の関係が成立する時は、出力端子
１５に接続された集積回路が平常に動作する状態とな
る。よって、この期間（ｃ）におけるノードＮＣの接地
電位を、オートクリアに用いられるリセット信号とみな
すことができる。そして、期間（ｃ）をリセット期間と
する。
【００２１】ノードＮＡの電位がＮチャネルトランジス
タの閾値電圧Ｖthn に到達し、ノードＮＢの電位とノー
ドＮＡの電位が共に接地電位に下降する期間（ｄ）にな
ると、ノードＮＢの接地電位がインバータＩｎｖ１によ
り反転されて、ノードＮＣが電源電圧Ｖccの電位まで上
昇して安定する。このノードＮＣの電位をゲートに入力
されたＰチャネルトランジスタＰ１及びＰ２はオフし、
ノードＮＡ及びＮＢには電源電圧は供給されなくなる。
これによって、リセット期間に対応する期間（ｃ）が終
了した後は、電源電圧Ｖcc端子と接地端子との間に電流
経路が形成されなくなり、不要な電流の消費が防止され
る。
【００２２】また、期間（ｃ）を図４のように期間
（ｅ）と期間（ｆ）とに分ける。期間（ｅ）は、Ｐチャ
ネルトランジスタの閾値電圧Ｖthp の絶対値｜Ｖthp ｜
とＮチャネルトランジスタの閾値電圧Ｖthn が、プロセ
スの変動等によってばらついて、リセット開始電圧に変
動がある期間とする。｜Ｖthp ｜＞Ｖthn の場合は、電
源電圧が閾値電圧Ｖthn を越えて、｜Ｖthp ｜に到達し
た時から、リセット期間に入る。｜Ｖthp ｜＜Ｖthn の
場合は、電源電圧が閾値電圧｜Ｖthp ｜を越えて、Ｖth
n に到達した時から、リセット期間に入る。
【００２３】期間（ｆ）は、Ｐチャネルトランジスタの
閾値電圧Ｖthp とＮチャネルトランジスタの閾値電圧Ｖ
thn との間に、｜Ｖthp ｜＜Ｖthn が成立する場合にお
けるリセット期間に相当する。
【００２４】このように、リセット期間の開始時期は、
電源電圧Ｖccが、Ｐチャネルトランジスタの閾値電圧Ｖ
thp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの閾
値電圧Ｖthn のうち、高い方に到達した時となる。
【００２５】ここで、リセット期間（ｃ）がどのような
電源電圧Ｖccの範囲で存在し得るのかを以下に考察す
る。Ｐチャネルトランジスタの閾値電圧Ｖthp の絶対値
｜Ｖthp ｜の標準値を０．８Ｖ、ばらつきを±０．２Ｖ
とし、Ｎチャネルトランジスタの閾値電圧Ｖthn の標準
値を０．８Ｖでばらつきを±０．２Ｖとする。抵抗ＲＡ
と抵抗ＲＢの抵抗値の比率を、ＲＡ＝２＊ＲＢとする。
【００２６】リセット期間（ｃ）が開始するときの電源
電圧Ｖccの電位は、Ｐチャネルトランジスタの閾値電圧
Ｖthp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの
閾値電圧Ｖthn の高い方となる。よって、リセットが開
始するときの電源電圧Ｖccの電位は、０．６Ｖから１．
０Ｖの範囲内にある。
【００２７】リセット期間（ｃ）が終了する時期は、電
源電圧Ｖccが、ノードＮＡの電位がＮチャネルトランジ
スタの閾値電圧Ｖthn に到達した時となる。これは、電
源電圧Ｖccが３＊Ｖthn に到達した時点に一致し、１．
８Ｖから３．０Ｖの範囲に対応する。
【００２８】よって、最もリセット期間（ｃ）が短かく
なるのは、電源電圧Ｖccが１．０Ｖに到達した時点から
リセット期間（ｃ）が開始し、１．８Ｖまで上昇した時
点で終了することになるが、０．８Ｖの電位幅があるの
で確実なリセットが可能となる。
【００２９】このような第２の実施の形態によれば、図
４に示されたように、リセット期間（ｃ）において電源
電圧Ｖccの立ち上がり速度に拘わらずノードＮＣからは
安定した接地電位が出力される。このため、電源電圧Ｖ
ccの立ち上がりが緩慢な場合にも確実に後続の内部回路
の初期設定を行うことができる。また、リセット期間
（ｃ）が終了した後は、ＰチャネルトランジスタＰ１及
びＰ２が共にオフして、電源電圧端子と接地端子との間
に不要な電流が流れることが防止され、消費電流が低減
される。
【００３０】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、第２の実施の形
態では期間（ｃ）におけるノードＮＣの接地電位をリセ
ットに用いる信号としているが、ノードＮＢの出力電位
をリセット信号として用いることもできる。電位分割手
段では、複数の抵抗素子を用いずに、ゲートをドレイン
に接続した複数のＭＯＳ型トランジスタを直列に接続し
て電位を分割してもよい。第２の実施の形態によるラッ
チ手段は、充放電手段の出力を反転して出力している
が、反転することなく同電位を出力するものであっても
よい。
【００３１】
【発明の効果】以上説明したように、本発明のオートク
リア回路は、電位分割手段が電源電圧を分割して出力し
た第１の電位に基づいて充放電手段が充放電動作を行
い、その結果出力した電位をラッチ手段が保持して信号
を出力することで、電源電圧の立ち上がり速度が遅い場
合にもこの信号を用いて内部回路を確実にリセットする
ことが可能で、またこの信号を用いてスイッチ手段の開
閉を制御することで、リセット終了後には電位分割手段
及び充放電手段には電源電圧を供給しないようにするこ
とができ、消費電流の低減が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるオートクリア
回路の構成を示した回路図。
【図２】本発明の第２の実施の形態によるオートクリア
回路の構成を示した回路図。
【図３】同第２の実施の形態によるオートクリア回路に
おけるラッチ回路の構成を示した回路図。
【図４】同第２の実施の形態によるオートクリア回路に
おける各ノードの出力波形の変化を示したタイムチャー
ト。
【図５】従来のオートクリア回路の構成を示した回路
図。
【図６】同オートクリア回路において電源電圧の上昇速
度が速い場合における各ノードの出力波形の変化を示し
たタイムチャート。
【図７】同オートクリア回路において電源電圧の上昇速
度が遅い場合における各ノードの出力波形の変化を示し
たタイムチャート。
【符号の説明】
１１ スイッチ手段 １２ 電位分割手段 １３ 充放電手段 １４ ラッチ手段 １５ 出力端子 Ｐ１、Ｐ２ Ｐ１１、Ｐ１２ Ｐチャネルトランジスタ Ｎ１、Ｎ１１、Ｎ１２ Ｎチャネルトランジスタ ＲＡ、ＲＢ 抵抗 ＬＡ１ ラッチ回路 Ｉｎｖ１、Ｉｎｖ２ インバータ ＮＡ、ＮＢ、ＮＣ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂 原 宏 大分県大分市大字松岡3500番地 株式会 社東芝 大分工場内 (56)参考文献 特開 平２−50615（ＪＰ，Ａ) 特開 平６−132799（ＪＰ，Ａ) 特開 平３−154116（ＪＰ，Ａ) 特開 平２−75221（ＪＰ，Ａ) 特開 昭63−266921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/22

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】電源電圧端子と第１、第２のノードとの間
    に接続されたスイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した前記第１の電位に基づいて前記第
    ２のノードを充電又は放電する充放電手段と、 前記第２のノードの電位を保持してリセット信号を出力
    端子より出力すると共に、前記リセット信号を前記スイ
    ッチ手段に与えて開閉動作を制御するラッチ手段と、 を備えたことを特徴とするオートクリア回路。
  2. 【請求項２】前記電位分割手段は、前記スイッチ手段が
    閉じている間、前記スイッチ手段が出力した電位を前記
    第１のノードを介して与えられて前記第１の電位を出力
    し、 前記充放電手段は、前記スイッチ手段が閉じている間で
    あって、前記第１の電位が第１の所定電位に到達しない
    間は前記第２のノードを充電し、前記第１の電位が前記
    第１の所定電位に到達すると前記第２のノードを放電
    し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
    定電位を越えるとラッチして前記リセット信号を出力
    し、 前記スイッチ手段は、前記リセット信号が第３の所定電
    位に到達しない間は閉じており、前記リセット信号が前
    記第３の所定電位に到達すると開くことを特徴とする請
    求項１記載のオートクリア回路。
  3. 【請求項３】前記スイッチ手段は、電源電圧端子と前記
    第１のノードとの間に両端を接続され、前記ラッチ手段
    が出力する前記リセット信号をゲートに入力される第１
    のＰチャネルトランジスタと、電源電圧端子と前記第２
    のノードとの間に両端を接続され、前記ラッチ手段が出
    力する前記リセット信号をゲートに入力される第２のＰ
    チャネルトランジスタとを有し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
    に両端を接続され、前記第１の電位をゲートに入力され
    る第１のＮチャネルトランジスタを有することを特徴と
    する請求項１又は２記載のオートクリア回路。
  4. 【請求項４】電源電圧端子と第１、第２のノードとの間
    に接続されたスイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した前記第１の電位に基づいて前記第
    ２のノードを充電又は放電する充放電手段と、 前記第２のノードの電位を保持して信号を出力端子より
    出力すると共に、前記信号を前記スイッチ手段に与えて
    開閉動作を制御するラッチ手段と、 を備え、 前記ラッチ手段は、前記第２のノードに入力側を接続さ
    れ前記出力端子に出力側を接続された第１のインバータ
    と、前記出力端子に入力側を接続され前記第２のノード
    に出力側を接続された第２のインバータとを有し、 前記第１のインバータは、電源電圧端子と接地端子との
    間に直列にそれぞれ両端が接続された第１のＰチャネル
    トランジスタ及び第１のＮチャネルトランジスタを有
    し、前記第１のＰチャネルトランジスタ及び前記第１の
    Ｎチャネルトランジスタのゲートは前記第２のノードに
    共通接続され、前記第１のＰチャネルトランジスタのド
    レインと前記第１のＮチャネルトランジスタのドレイン
    とは前記出力端子に共通接続され、 前記第２のインバータは、電源電圧端子と接地端子との
    間に直列に両端がそれぞれ接続された第２のＰチャネル
    トランジスタ及び第２のＮチャネルトランジスタを有
    し、前記第２のＰチャネルトランジスタ及び前記第２の
    Ｎチャネルトランジスタのゲートは前記出力端子に共通
    接続され、前記第２のＰチャネルトランジスタのドレイ
    ンと前記第２のＮチャネルトランジスタのドレインとは
    前記第２のノードに共通接続されており、 前記第２のＰチャネルトランジスタは、前記第１のＰチ
    ャネルトランジスタよ りもコンダクタンスが大きく設定
    されていることを特徴とするオートクリア回路。
  5. 【請求項５】前記電位分割手段は、前記スイッチ手段が
    閉じている間、前記スイッチ手段が出力した電位を前記
    第１のノードを介して与えられて前記第１の電位を出力
    し、 前記充放電手段は、前記スイッチ手段が閉じている間で
    あって、前記第１の電位が第１の所定電位に到達しない
    間は前記第２のノードを充電し、前記第１の電位が前記
    第１の所定電位に到達すると前記第２のノードを放電
    し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
    定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第３の所定電位に到達
    しない間は閉じており、前記信号が前記第３の所定電位
    に到達すると開くことを特徴とする請求項４記載のオー
    トクリア回路。
  6. 【請求項６】前記スイッチ手段は、電源電圧端子と前記
    第１のノードとの間に両端を接続され、前記ラッチ手段
    が出力する前記信号をゲートに入力される第３のＰチャ
    ネルトランジスタと、電源電圧端子と前記第２のノード
    との間に両端を接続され、前記ラッチ手段が出力する前
    記信号をゲートに入力される第４のＰチャネルトランジ
    スタとを有し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
    に両端を接続され、前記第１の電位をゲートに入力され
    る第３のＮチャネルトランジスタを有することを特徴と
    する請求項４又は５記載のオートクリア回路。
  7. 【請求項７】電源電圧端子と第１、第２のノードとの間
    に接続されたスイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した 前記第１の電位に基づいて制御さ
    れる放電手段と、 前記第２のノードの電位を保持してリセット信号を出力
    端子より出力すると共に、前記リセット信号を前記スイ
    ッチ手段に与えて開閉動作を制御するラッチ手段と、 を備え、 前記第２のノードは、前記スイッチ手段が前記リセット
    信号に基づいて閉じることで充電され、前記放電手段が
    前記第１の電位に基づいて放電動作することで放電され
    る ことを特徴とするオートクリア回路。
  8. 【請求項８】前記電位分割手段は、前記スイッチ手段が
    閉じている間、前記スイッチ手段が出力した電位を前記
    第１のノードを介して与えられて前記第１の電位を出力
    し、 前記放電手段は、前記第１の電位が第１の所定電位に到
    達すると前記第２のノードを放電し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
    定電位を越えるとラッチして前記リセット信号を出力
    し、 前記スイッチ手段は、前記リセット信号が第３の所定電
    位に到達しない間は閉じており、前記リセット信号が前
    記第３の所定電位に到達すると開くことを特徴とする請
    求項７記載のオートクリア回路。
  9. 【請求項９】前記スイッチ手段は、電源電圧端子と前記
    第１のノードとの間に両端を接続され、前記ラッチ手段
    が出力する前記リセット信号をゲートに入力される第１
    のＰチャネルトランジスタと、電源電圧端子と前記第２
    のノードとの間に両端を接続され、前記ラッチ手段が出
    力する前記リセット信号をゲートに入力される第２のＰ
    チャネルトランジスタとを有し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記放電手段は、前記第２のノードと接地端子との間に
    両端を接続され、前記第１の電位をゲートに入力される
    第１のＮチャネルトランジスタを有することを 特徴とす
    る請求項７又は８記載のオートクリア回路。
  10. 【請求項１０】電源電圧端子と第１、第２のノードとの
    間に接続されたスイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した前記第１の電位に基づいて制御さ
    れる放電手段と、 前記第２のノードの電位を保持して信号を出力端子より
    出力すると共に、前記信号を前記スイッチ手段に与えて
    開閉動作を制御するラッチ手段と、 を備え、 前記ラッチ手段は、前記第２のノードに入力側を接続さ
    れ前記出力端子に出力側を接続された第１のインバータ
    と、前記出力端子に入力側を接続され前記第２のノード
    に出力側を接続された第２のインバータとを有し、 前記第１のインバータは、電源電圧端子と接地端子との
    間に直列にそれぞれ両端が接続された第１のＰチャネル
    トランジスタ及び第１のＮチャネルトランジスタを有
    し、前記第１のＰチャネルトランジスタ及び前記第１の
    Ｎチャネルトランジスタのゲートは前記第２のノードに
    共通接続され、前記第１のＰチャネルトランジスタのド
    レインと前記第１のＮチャネルトランジスタのドレイン
    とは前記出力端子に共通接続され、 前記第２のインバータは、電源電圧端子と接地端子との
    間に直列に両端がそれぞれ接続された第２のＰチャネル
    トランジスタ及び第２のＮチャネルトランジスタを有
    し、前記第２のＰチャネルトランジスタ及び前記第２の
    Ｎチャネルトランジスタのゲートは前記出力端子に共通
    接続され、前記第２のＰチャネルトランジスタのドレイ
    ンと前記第２のＮチャネルトランジスタのドレインとは
    前記第２のノードに共通接続されており、 前記第２のＰチャネルトランジスタは、前記第１のＰチ
    ャネルトランジスタよりもコンダクタンスが大きく設定
    され、 前記第２のノードは、前記スイッチ手段が前記信号に基
    づいて閉じることで充電され、前記放電手段が前記第１
    の電位に基づいて放電動作することで放電され る ことを
    特徴とするオートクリア回路。
  11. 【請求項１１】前記電位分割手段は、前記スイッチ手段
    が閉じている間、前記スイッチ手段が出力した電位を前
    記第１のノードを介して与えられて前記第１の電位を出
    力し、 前記放電手段は、前記第１の電位が第１の所定電位に到
    達すると前記第２のノードを放電し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
    定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第３の所定電位に到達
    しない間は閉じており、前記信号が前記第３の所定電位
    に到達すると開くことを特徴とする請求項１０記載のオ
    ートクリア回路。
  12. 【請求項１２】前記スイッチ手段は、電源電圧端子と前
    記第１のノードとの間に両端を接続され、前記ラッチ手
    段が出力する前記信号をゲートに入力される第３のＰチ
    ャネルトランジスタと、電源電圧端子と前記第２のノー
    ドとの間に両端を接続され、前記ラッチ手段が出力する
    前記信号をゲートに入力される第４のＰチャネルトラン
    ジスタとを有し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記放電手段は、前記第２のノードと接地端子との間に
    両端を接続され、前記第１の電位をゲートに入力される
    第３のＮチャネルトランジスタを有することを特徴とす
    る請求項１０又は１１記載のオートクリア回路。
  13. 【請求項１３】外部から入力された信号を与えられて所
    定の処理を行う内部回路と、 前記内部回路から出力された前記信号を与えられて増幅
    し、外部に出力する出力回路と、 電源が供給された後、リセット信号を出力するオートク
    リア回路とを備え、 前記オートクリア回路は、 電源電圧端子と第１、第２のノードとの間に接続された
    スイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した前記第１の電位に基づいてオン／
    オフ動作をすることにより、前記第２のノードを充電又
    は放電する充放電手段と、 前記第２のノードの電位を保持して信号を出力端子より
    出力すると共に、前記信号を前記スイッチ手段に与えて
    開閉動作を制御するラッチ手段とを有し、 前記ラッチ手段は、前記リセット信号を出力し、 前記出力回路は、前記リセット信号を与えられ、所定期
    間中ハイインピーダンスの出力状態になり、 前記スイッチ手段は、電源電圧端子と前記第１のノード
    との間に両端を接続され、前記ラッチ手段が出力する前
    記信号をゲートに入力される第１のＰチャネルトランジ
    スタと、電源電圧端子と前記第２のノードとの間に両端
    を接続され、前記ラッチ手段が出力する前記信号をゲー
    トに入力される第２のＰチャネルトランジスタとを有
    し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
    に両端を接続され、前記第１の電位をゲートに入力され
    る第１のＮチャネルトランジスタを有し、 前記ラッチ手段は、前記第２のノードに入力側を接続さ
    れ前記出力端子に出力側を接続された第１のインバータ
    と、前記出力端子に入力側を接続され前記第２のノード
    に出力側を接続された第２のインバータとを有すること
    を特徴とする集積回路。
  14. 【請求項１４】外部から入力された信号を与えられて所
    定の処理を行う内部回路と、 前記内部回路から出力された前記信号を与えられて増幅
    し、外部に出力する出力回路と、 電源が供給された後、リセット信号を出力するオートク
    リア回路とを備え、 前記オートクリア回路は、 電源電圧端子と第１、第２のノードとの間に接続された
    スイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
    １のノードの電位を分割した第１の電位を出力する電位
    分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
    位分割手段が出力した前記第１の電位に基づいてオン／
    オフ動作をすることにより、前記第２のノードを充電又
    は放電する充放電手段と、 前記第２のノードの電位を保持して信号を出力端子より
    出力すると共に、前記信号を前記スイッチ手段に与えて
    開閉動作を制御するラッチ手段とを有し、 前記ラッチ手段は、前記リセット信号を出力し、 前記出力回路は、前記リセット信号を与えられ、所定期
    間中ハイインピーダンスの出力状態になり、 前記電位分割手段は、前記スイッチ手段が閉じている
    間、前記スイッチ手段が出力した電位を前記第１のノー
    ドを介して与えられて前記第１の電位を出力し、 前記充放電手段は、前記スイッチ手段が閉じている間で
    あって、前記第１の電位が第１の所定電位に到達しない
    間は前記第２のノードを充電し、前記第１の電位が前記
    第１の所定電位に到達すると前記第２のノードを放電
    し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
    定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第３の所定電位に到達
    しない間は閉じており、前記信号が前記第３の所定電位
    に到達すると開き、 前記スイッチ手段は、電源電圧端子と前記第１のノード
    との間に両端を接続され、前記ラッチ手段が出力する前
    記信号をゲートに入力される第１のＰチャネルトランジ
    スタと、電源電圧端子と前記第２のノードとの間に両端
    を接続され、前記ラッチ手段が出力する前記信号をゲー
    トに入力される第２のＰチャネルトランジスタとを有
    し、 前記電位分割手段は、前記第１のノードと接地端子との
    間に直列に接続された複数の抵抗を有し、前記抵抗の接
    続点から前記第１の電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
    に両端を接続され、前記第１の電位をゲートに入力され
    る第１のＮチャネルトランジスタを有し、 前記ラッチ手段は、前記第２のノードに入力側を接続さ
    れ前記出力端子に出力側を接続された第１のインバータ
    と、前記出力端子に入力側を接続され前記第２のノード
    に出力側を接続された第２のインバータとを有すること
    を特徴とする集積回路。
  15. 【請求項１５】前記第１のインバータは、電源電圧端子
    と接地端子との間に直列にそれぞれ両端が接続された第
    ３のＰチャネルトランジスタ及び第２のＮチャネルトラ
    ンジスタを有し、前記第３のＰチャネルトランジスタ及
    び前記第２のＮチャネルトランジスタのゲートは前記第
    ２のノードに共通接続され、前記第３のＰチャネルトラ
    ンジスタのドレインと前記第２のＮチャネルトランジス
    タのドレインとは前記出力端子に共通接続され、 前記第２のインバータは、電源電圧端子と接地端子との
    間に直列に両端がそれぞれ接続された第４のＰチャネル
    トランジスタ及び第３のＮチャネルトランジスタを有
    し、前記第４のＰチャネルトランジスタ及び前記第３の
    Ｎチャネルトランジスタのゲートは前記出力端子に共通
    接続され、前記第４のＰチャネルトランジスタのドレイ
    ンと前記第３のＮチャネルトランジスタのドレインとは
    前記第２のノードに共通接続されており、 前記第４のＰチャネルトランジスタは、前記第３のＰチ
    ャネルトランジスタよりもコンダクタンスが大きく設定
    されていることを特徴とする請求項１３又は１４記載の
    集積回路。
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