JPS6394714A - 制御パルス信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばフリップ７０ツブ等の内部回路を初
期設定するために使用される制御パルス信号発生回路に
関する。

（従来の技術） 初期設定用の制御パルス信号発生回路は、例えば初期設
定が必要な電源投入時において、所定のパルス幅を有す
るパルス信号をフリップフロップ等の内部回路へ出力す
るものである。

しかしながら、従来の制御パルス発生回路の構成では、
電源電圧の立上がり時間に対応して出力パルスのパルス
幅およびパルスの高さが変動されるため、電源電圧の立
上がり時間が変動する場合には、出力パルスの幅および
高さもこれに伴って大きく変化してしまう欠点がある。

一般に、半導体集積回路に供給される電源電圧の立上が
り時間は、周辺システムに依存するもので、その周辺シ
ステムの違いによる立上がり時間の変化は、数百ナノ秒
から数ミリ秒程度である。

したがって、従来の制御パルス発生回路は、ある特定の
システムすなわちある特定の電源電圧の立上がり時間以
外では、所定のパルス幅および初期設定が可能なパルス
の電圧値を有する制御パルス信号を内部回路へ供給する
ことができなかった。

（発明が解決しようとする問題点） この発明は、上記のような点に鑑みなされたもので、従
来の制御パルス発生回路では電源の立上がり時間がある
一定の時間である場合以外は内部回路を正常に初期設定
できなかった点を改善し、電源電圧のどのような立上が
りに対しても所定の電源電圧を検知し、さらに制御信号
を所定の時間出力することができる制御パルス信号発生
回路を提供しようとするものである。

［発明の構成コ （問題点を解決するための手段） この発明に係る制御パルス信号発生回路にあっては、電
源電圧に比例した電圧値を発生する電圧発生手段と、こ
の電圧発生手段からの出力電圧が所定の電圧値に達した
時に反転信号を出力する反転手段と、この反転手段の反
転タイミングを所定時間遅延させ、この遅延時間に対応
したパルス幅を有するパルス信号を生成して内部回路へ
出力するパルス信号発生手段とを備えるようにしたもの
である。

（作用） すなわち、上記のような手段を備えた制御パルス信号発
生回路にあっては、電源電圧に比例した電圧値が所定の
値に達した時に反転信号が出力され、そしてこの反転信
号の反転タイミングが所定の時間遅延されることにより
、この遅延時間に対応した所望のパルス幅を有する制御
パルス信号を内部回路へ出力できるようになる。

（実施例） 以下図面を参照してこの発明の詳細な説明する。第１図
はこの発明の一実施例に係る制御パルス信号発生回路を
示すもので、この制御パルス信号発生回路は、電源電圧
検出部１１とパルス発生部１２とから構成されている。

上記電源電圧検出部１１において、電源電圧端子■ＣＣ
と接地端子Ｖｓｓとの間には、ＰチャンネルＭＯＳトラ
ンジスタＱ１、Ｑ２とＮチャンネルＭＯＳトランジスタ
Ｑ３、Ｑ４の各ソース・ドレイン間の電流通路が直列に
接続されている。

この場合、上記トランジスタＱ１のバックゲート（基板
）は電源電圧端子Ｖｃｃに接続され、そのゲートはトラ
ンジスタＱ１とＱ２との接続点であるノードＮ１に接続
されている。このノードＮ１には、上記トランジスタＱ
２のバックゲートも接続されており、またこのトランジ
スタＱ２のゲートはトランジスタＱ２とＱ３との接続点
であるノードＮ２に接続されている。

すなわち、ＰチャンネルＭＯＳトランジスタＱ１、Ｑ２
の各バックゲートがそれぞれ分離され、この各バックゲ
ートはそのトランジスタのソースに接続されているので
、電源電圧が変化しても、基板バイアス効果によるトラ
ンジスタＱ１、Ｑ２のしきい値電圧の変動が押えられる
。

また、上記ノードＮ２には上記トランジスタＱ３のゲー
トも接続されており、これらのトランジスタＱ１、Ｑ２
、Ｑ３によって、電源電圧に比例した電圧を発生する電
圧発生部が構成される。

上記トランジスタＱ４のゲートには、後述するパルス発
生部１２からの出力電位が供給されるので、電源投入時
にはこのトランジスタＱ４は常に３極管動作する。した
がって、Ｎ源電圧端子Ｖｃｃの電位が上記トランジスタ
Ｑ１、Ｑ２、Ｑ３の各しきい値電圧の和の値（絶対値）
以上になると、各ト６一 ランジスタＱ１、Ｑ２、Ｑ３がそれぞれ５極管動作し、
電源電圧の２乗に比例した電流が電源電圧端子Ｖｃｃか
ら接地端子Ｖｓｓへ流れるるようになる。

この結果、各ノードＮ１　、Ｎ２には、各トランジスタ
Ｑ１、Ｑ２、Ｑ３のコンダクタンス比に比例した電位が
与えられる。

上記ノードＮ２には、ＰチャンネルＭＯＳトランジスタ
Ｑ５のドレインが接続されており、このトランジスタＱ
５のソースは電源電圧端子Ｖｃｃに、またそのゲートに
はパルス発生部１２からの出力電位が供給されている。

また上記ノードＮ２には、一端が接地端子Ｖｓｓに接続
されたキャパシタＣ１の他端と、インバータ回路１３の
入力も接続されている。このインバータ回路１３は、電
源電圧端子Ｖｃｃと接地端子ＶＳＳとの間に直列接続さ
れたＰチャンネルＭＯＳトランジスタＱ６とＮチャンネ
ルＭＯ８ｌ−ランジスタＱ７とから構成されるＣＭＯＳ
インバータ回路であり、その出力は、ノードＮ３として
キャパシタＣ２の一端に接続されている。そして、この
キャパシタＣ２の他端は電源電圧端子Ｖｃｃに接続され
る。

すなわち、ノードＮ２はキャパシタｃ１によって接地電
位Ｖｓｓに設定され、ノードＮ３はキャパシタＣ２によ
って電源電位Ｖｃｃに設定された状態にあるので、ノー
ドＮ２の電位が電源電圧の上昇に伴って上昇して、所定
の電圧値すなわちインバータ回路１３の回路しきい値を
越えると、インバータ回路１３の出力であるノードＮ３
の電位は１′。

レベルからＯＩＩレベルに反転するようになる。

この反転信号は、電源電圧検出部１１からの電１１１１
ｆ圧検出信号としてパルス発生部１２に送られる。

パルス発生部１２には、複数例えば４つのＣＭＯＳイン
バータ回路１４〜１７、およびキャパシタ０３〜Ｃ６が
設けられており、上記インバータ回路１４は、電源電圧
端子Ｖｃｃと接地端子Ｖｓｓとの間に直列接続されたＰ
チャンネルＭＯ８ｔ−ランジスタＱ８とＮチャンネルト
ランジスタＱ９とから構成されている。このインバータ
回路１４の入力は上記電源電圧検出部１１の出力すなわ
ちノードＮ３に接続されており、その出力はノードＮ４
として、一端が接地端子Ｖｓｓに接続されたキャパシタ
Ｃ３の他端に接続されている。

上記ノードＮ４には、電源電圧端子Ｖｃｃと接地端子Ｖ
ｓｓとの間に直列接続されたＰチャンネルＭＯＳトラン
ジスタＱ１０とＮチャンネルＭＯＳトランジスタＱ１１
とから構成されるインバータ回路１５の入力が接続され
ており、このインバータ回路１５の出力はノードＮ５と
して、一端が電源電圧端子Ｖｃｃに接続されたキャパシ
タＣ４の他端に接続されている。

上記ノードＮ５には、ｌＩ源電圧端子Ｖｃｃと接地端子
Ｖｓｓとの間に直列接続されたＰチャンネルＭＯＳトラ
ンジスタＱ１２とＮチャンネルＭＯＳトランジスタＱ１
３とから構成されるインバータ回路１６の入力が接続さ
れており、このインバータ回路１６の出力はノードＮ６
として、一端が接地端子Ｖｓｓに接続されたキャパシタ
Ｃ５の他端に接続されている。このノードＮ６には、電
源電圧端子Ｖｃｃと接地端子Ｖｓｓとの間に直列接続さ
れたＰチャンネルＭＯＳトランジスタＱ１４とＮチャン
ネルＭＯＳトランジスタＱ１５とから構成されるインバ
ータ回路１７の入力が接続されており、このインバータ
回路１７の出力はノードＮ７として、一端が電源電圧端
子Ｖｃｃに接続されたキャパシタｃ６の他端に接続され
ている。

ノードＮ７の電位は、制御パルス信号発生回路の出力と
してフリップフロップ等の内部回路へ出力されると共に
、電源電圧検出部１１のＮチャンネルＭＯＳトランジス
タＱ４およびＰチャンネルＭＯＳトランジスタＱ５のゲ
ートにそれぞれ供給される。

すなわち、上記のように構成されるパルス発生部１２に
あっては、電源電圧検出部１１の出力であるノードＮ３
の電位が゛１°ルべから“Ｏ″レベル反転すると、パル
ス発生部１２内のインバータ回路１４．１５．１６．１
７の各出力ノードＮ５　、Ｎ６、Ｎ７が、各出力ノード
に付帯したキャパシタＣ３、Ｃ４、Ｃ５、Ｃ６によって
初期設定された電位から順次一定の遅延時間を置いて連
鎖反応的に反転動作するようになる。

制御パルス信号発生回路の出力となるノードＮ７につい
て見れば、このノードＮ７の電位Ｃ，ｔ　。

まず電源が投入されると、一端が電源電圧端子ＶＣＣに
接続されたキャパシタＣ６により電源電圧の上昇に伴っ
てプルアップされ、１１０　ＩＩレベルカ＼ら°゛１゛
１゛レベルされる。そして、電源電圧が所定の電位を越
えて、電源電圧検知回路部１１の出力であるノードＮ３
の電位が゛１′ルベルカｈら１１０　ＩＩレベルに反転
すると、ノードＮ７の電位（よ、ノードＮ４　、Ｎ５　
、Ｎ６　、Ｎ７に接続されたキャパシタＣ３、Ｃ４、Ｃ
５、Ｃ６の持つ時定数による所定の遅延時間が経過した
後に゛１″レベル力＼ら゛′Ｏ′°レベルに反転される
。すなわち、電源電圧検出部１１から出力される反転信
号の反転タイミングが所定時間遅延されて、この遅延時
間に対応したパルス幅を有する制御パルス信号がノクル
ス発生部１２から出力されることになる。

そして、このようにノードＮ７の電位が反転すると、電
源電圧検出回路部１１のＮチャンネルＭＯＳトランジス
タＣ４がオフ状態となり、ＰチャンネルトランジスタＱ
１、Ｃ２、ＮチャンネルトランジスタＱ３　、Ｃ４によ
って構成される直流電流路が遮断される。また、Ｐチャ
ンネルＭＯＳトランジスタＱ５がオン状態となり、ノー
ドＮ２の電位は急激に電源電圧のレベルにまで上昇され
その電圧が保持される。この結果、電源電圧検出部１１
のインバータ回路１３の動作が安定し、その出力である
ノードＮ３の電位が確実に０”レベルとなって制御パル
ス信号発生回路は安定点を有するようになる。

このようにして、制御パルス発生回路は、？！電源電圧
立上り時間にかかわらず、電源電圧のレベルがある所定
の電圧になった時からノードＮ７の電位が反転するまで
の期間のパルス幅およびこの時の電源電圧とほぼ等しい
パルスの高さを有する制御パルス信号を出力できるよう
になる。

第２図および第３図は、第１図に示した制御パルス信号
発生回路の各ノードにおける電位の変化状態を示すもの
で、第２図（Ａ）には電源電圧端子ＶＯＣに供給される
電源電圧の立上がり状態が比較的なだらかな場合、第２
図（Ｂ）はその時間ｔにおける拡大図であり、第３図に
はその立上がりが比較的急峻である場合が示されている
。第３図から分るように、電源が急激に立上がる場合は
電源が立ち上がってから所定のパルス幅が得られる。

電源が比較的ゆるやかに立上がる時は、第２図（Ａ）、
第２図（Ｂ）に示すように、ノードＮ７で得られる制御
パルス信号は、電源が立上り始め所定の値になるまでは
電源と共に上昇して行き電源が所定の電圧値になってか
ら所定のパルス幅が得られる。したがって、所定の電圧
値に電源が成り、内部回路が動作し始めてから所定の時
間パルスを発生するため内部回路の初期化を確実に行な
うことができる。したがって、所望のパルス幅を有する
制御信号をフリップフロップ等の内部回路に出力できる
ようになる。

尚、この実施例では、パルス発生部１２内に４つのイン
バータ回路１４．１５．１６．１７を設けるようにした
が、このパルス発生部１２内に設けられるインバータ回
路の数は、所望する制御信号の出力時間に応じて決定さ
れるものであり、偶数個であればいくつであっても良い
。また勿論、キャパシタ０１〜Ｃ６の容ｌを変えれば、
制御パルス信号のパルス幅を任意に設定することができ
る。

またＰチャンネルトランジスタＱ１、Ｃ２、およびＮチ
ャンネルトランジスタＱ３のゲート長、ゲート幅を調整
することにより半導体集積回路の最小電源電圧を設定す
ることが可能である。

［発明の効果コ 以上のようにこの発明によれば、フリップフロップ等の
内部回路への制御信号の出力時間を、電源電圧の立上り
時間にかかわらず所定の時間に設定できるようになるの
で、どのような電源電圧の立上りに対しても、内部回路
を確実に初期設定す゛ることが可能となる。したがって
、このような制御パルス信号発生回路を内臓すれば、半
導体集積回路の汎用性は飛躍的に向上するようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る制御パルスを示す図
である。 １１・・・電源電圧検出部、１２・・・パルス発生部、
１３〜１７・・・インバータ回路、Ｑｌ　、　Ｑ２　、
　Ｑ５　、　Ｑ６　。 Ｑ８　、　Ｑ１０．　Ｑｌ２．　Ｑｌ４・・・Ｐチャン
ネルＭＯＳトランジスタ、Ｑ３．Ｑ４．Ｑ７．Ｑ９．Ｑ
ｌｌ。 Ｑｌ３．　Ｑｌ５・・・ＮチャンネルＭＯＳトランジス
タ、０１〜Ｃ６・・・キャパシタ。

Claims (4)

【特許請求の範囲】
1. （１）半導体集積回路に供給される電源電圧に比例した
   電圧値を発生する電圧発生手段と、 この電圧発生手段からの出力電圧が供給され、この電圧
   値が所定の電圧値に達した時に反転信号を出力する反転
   手段と、 この反転手段の上記反転タイミングを所定時間遅延させ
   て出力を反転させ、この遅延時間に対応したパルス幅を
   有するパルス信号を生成して内部回路へ出力するパルス
   信号発生手段とを具備することを特徴とする制御パルス
   信号発生回路。
2. （２）上記電圧発生手段は、上記パルス信号発生手段か
   らの上記反転出力信号に基づいて制御され、上記反転手
   段に供給される電圧値を一定のレベルに保持しこの反転
   手段の動作を安定させる電圧保持手段を具備している特
   許請求の範囲第１項記載の制御パルス信号発生回路。
3. （３）上記パルス信号発生手段は複数のＣＭＯＳインバ
   ータ回路の縦続接続を備え、この各ＣＭＯＳインバータ
   回路の出力端にはその出力の初期状態の電位を設定する
   ためのキャパシタが接続されている特許請求の範囲第１
   項記載の制御パルス信号発生回路。
4. （４）上記電圧発生手段は複数のＰチャンネルＭＯＳト
   ランジスタを備え、この各トランジスタの基板はそれぞ
   れ分離され、各トランジスタの基板とソースがそれぞれ
   接続されている特許請求の範囲第１項記載の制御パルス
   信号発生回路。