JPH05290582A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05290582A JPH05290582A JP4083603A JP8360392A JPH05290582A JP H05290582 A JPH05290582 A JP H05290582A JP 4083603 A JP4083603 A JP 4083603A JP 8360392 A JP8360392 A JP 8360392A JP H05290582 A JPH05290582 A JP H05290582A
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- output
- input signal
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Abstract
(57)【要約】
【目的】 “Ｈ”出力時の電源ノイズを低減し、さらに
ヒゲ状のパルスが入力信号に発生しても出力端子ＯＵＴ
がフローティング状態とならず、安定した“Ｈ”出力が
行える。 【構成】 入力信号Ｓが“Ｌ”、入力信号Ｒが“Ｈ”の
場合、インバータ３１の出力側ノードＮ３１が“Ｈ”と
なり、ＮＭＯＳ４１がオンしてＯＵＴが“Ｈ”となる。
その後、Ｎ３１の電位が遅延手段３２で遅延され、ブー
トストラップ回路３３で昇圧されてＮＭＯＳ４２がオン
し、電源電位ＶｃｃからＯＵＴへ電流が流れる。このよ
うにＯＵＴには徐々に“Ｈ”が供給されるので、一度に
大きな電流がＶｃｃからＯＵＴへ流れることがなく、電
源ノイズを低減できる。また、ヒゲ状のパルスがＳに発
生し、ブートストラップ回路３３が“Ｈ”を出力できな
くても、ＮＭＯＳ４１によってＯＵＴの“Ｈ”を維持で
きる。
ヒゲ状のパルスが入力信号に発生しても出力端子ＯＵＴ
がフローティング状態とならず、安定した“Ｈ”出力が
行える。 【構成】 入力信号Ｓが“Ｌ”、入力信号Ｒが“Ｈ”の
場合、インバータ３１の出力側ノードＮ３１が“Ｈ”と
なり、ＮＭＯＳ４１がオンしてＯＵＴが“Ｈ”となる。
その後、Ｎ３１の電位が遅延手段３２で遅延され、ブー
トストラップ回路３３で昇圧されてＮＭＯＳ４２がオン
し、電源電位ＶｃｃからＯＵＴへ電流が流れる。このよ
うにＯＵＴには徐々に“Ｈ”が供給されるので、一度に
大きな電流がＶｃｃからＯＵＴへ流れることがなく、電
源ノイズを低減できる。また、ヒゲ状のパルスがＳに発
生し、ブートストラップ回路３３が“Ｈ”を出力できな
くても、ＮＭＯＳ４１によってＯＵＴの“Ｈ”を維持で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のワー
ド線駆動等に用いられる出力バッファ回路に関するもの
である。
ド線駆動等に用いられる出力バッファ回路に関するもの
である。
【０００２】
【従来の技術】図２は、従来の出力バッファ回路の一構
成例を示す回路図である。この出力バッファ回路は、入
力信号Ｓ，Ｒをそれぞれ反転するインバータ１，２を有
し、そのインバータ１の出力側ノードＮ１には、該出力
側ノードＮ１の出力レベルを昇圧するブートストラップ
回路１０が接続されている。ブートストラップ回路１０
の出力側ノードＮ１０は、第１のＮチャネル型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２１のゲートに接
続されている。この第１のＮＭＯＳ２１は、電源電位Ｖ
ｃｃと出力端子ＯＵＴとの間に接続され、該出力端子Ｏ
ＵＴが第２のＮＭＯＳ２２を介して接地電位Ｖｓｓに接
続されている。この第２のＮＭＯＳ２２のゲートは、イ
ンバータ２の出力側に接続されている。
成例を示す回路図である。この出力バッファ回路は、入
力信号Ｓ，Ｒをそれぞれ反転するインバータ１，２を有
し、そのインバータ１の出力側ノードＮ１には、該出力
側ノードＮ１の出力レベルを昇圧するブートストラップ
回路１０が接続されている。ブートストラップ回路１０
の出力側ノードＮ１０は、第１のＮチャネル型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２１のゲートに接
続されている。この第１のＮＭＯＳ２１は、電源電位Ｖ
ｃｃと出力端子ＯＵＴとの間に接続され、該出力端子Ｏ
ＵＴが第２のＮＭＯＳ２２を介して接地電位Ｖｓｓに接
続されている。この第２のＮＭＯＳ２２のゲートは、イ
ンバータ２の出力側に接続されている。
【０００３】図３は、図２に示す出力バッファ回路内の
ブートストラップ回路１０の一構成例を示す回路図であ
る。このブートストラップ回路１０は、入力側ノードＮ
１に２個のインバータ１１，１２が直列接続され、その
インバータ１１の出力側ノードＮ１１がＮＭＯＳ１３を
介してノードＮ１３に接続され、該ノードＮ１３がブー
スト用ＮＭＯＳ１４のゲートに接続されている。ＮＭＯ
Ｓ１３のゲートには、電源電位Ｖｃｃが印加される。Ｎ
ＭＯＳ１４は、入力側ノードＮ１と出力側ノードＮ１０
との間に接続され、該出力側ノードＮ１０とインバータ
１２の出力側ノードＮ１２との間に、キャパシタ１５が
接続されている。
ブートストラップ回路１０の一構成例を示す回路図であ
る。このブートストラップ回路１０は、入力側ノードＮ
１に２個のインバータ１１，１２が直列接続され、その
インバータ１１の出力側ノードＮ１１がＮＭＯＳ１３を
介してノードＮ１３に接続され、該ノードＮ１３がブー
スト用ＮＭＯＳ１４のゲートに接続されている。ＮＭＯ
Ｓ１３のゲートには、電源電位Ｖｃｃが印加される。Ｎ
ＭＯＳ１４は、入力側ノードＮ１と出力側ノードＮ１０
との間に接続され、該出力側ノードＮ１０とインバータ
１２の出力側ノードＮ１２との間に、キャパシタ１５が
接続されている。
【０００４】図４は図２の出力バッファ回路の動作波形
図、図５は図３のブートストラップ回路１０の動作波形
図であり、これらを参照しつつ、図２および図３の回路
動作を説明する。図２において、入力信号Ｓが“Ｌ”レ
ベル、入力信号Ｒが“Ｈ”レベルの場合、最初にインバ
ータ１の出力側ノードＮ１が“Ｈ”レベルに立ち上が
る。次に、ブートストラップ回路１０の出力側ノードＮ
１０が“Ｈ”レベルに立ち上がり、ＮＭＯＳ２１がオン
状態となり、電源電位Ｖｃｃ（例えば、５Ｖ）によって
出力端子ＯＵＴに“Ｈ”レベルが供給される。このと
き、ブートストラップ回路１０は、後述するように、出
力端子ＯＵＴのレベルをＶｃｃまで保つためにＶｃｃ＋
ＶT （ＶT ；ＮＭＯＳの閾値電圧）以上のレベルを出力
する。
図、図５は図３のブートストラップ回路１０の動作波形
図であり、これらを参照しつつ、図２および図３の回路
動作を説明する。図２において、入力信号Ｓが“Ｌ”レ
ベル、入力信号Ｒが“Ｈ”レベルの場合、最初にインバ
ータ１の出力側ノードＮ１が“Ｈ”レベルに立ち上が
る。次に、ブートストラップ回路１０の出力側ノードＮ
１０が“Ｈ”レベルに立ち上がり、ＮＭＯＳ２１がオン
状態となり、電源電位Ｖｃｃ（例えば、５Ｖ）によって
出力端子ＯＵＴに“Ｈ”レベルが供給される。このと
き、ブートストラップ回路１０は、後述するように、出
力端子ＯＵＴのレベルをＶｃｃまで保つためにＶｃｃ＋
ＶT （ＶT ；ＮＭＯＳの閾値電圧）以上のレベルを出力
する。
【０００５】一方、入力信号Ｓが“Ｈ”レベル、入力信
号Ｒが“Ｌ”レベルの場合、ＮＭＯＳ２１がオフ状態、
ＮＭＯＳ２２がオン状態となり、接地電位Ｖｓｓによっ
て出力端子ＯＵＴに“Ｌ”レベルが供給される。また、
入力信号Ｓ，Ｒが共に“Ｈ”レベル場合、ＮＭＯＳ２
１，２２が共にオフ状態となり、出力端子ＯＵＴがフロ
ーテイング状態となる。
号Ｒが“Ｌ”レベルの場合、ＮＭＯＳ２１がオフ状態、
ＮＭＯＳ２２がオン状態となり、接地電位Ｖｓｓによっ
て出力端子ＯＵＴに“Ｌ”レベルが供給される。また、
入力信号Ｓ，Ｒが共に“Ｈ”レベル場合、ＮＭＯＳ２
１，２２が共にオフ状態となり、出力端子ＯＵＴがフロ
ーテイング状態となる。
【０００６】ブートストラップ回路１０では、次のよう
な動作を行う。例えば、入力側ノードＮ１が“Ｌ”レベ
ルのとき、それがインバータ１１で反転されてその出力
側ノードＮ１１が“Ｈ”レベルとなり、さらにＮＭＯＳ
１３の閾値電圧ＶT 分だけ電圧降下してノードＮ１３が
Ｖｃｃ−ＶT レベルとなる。また、インバータ１１の出
力側ノードＮ１１の“Ｈ”レベルは、インバータ１２で
反転されてその出力側ノードＮ１２が“Ｌ”レベルとな
る。そのため、出力側ノードＮ１０が“Ｌ”レベルとな
る。次に、入力側ノードＮ１が“Ｌ”レベルから“Ｈ”
レベルに変化すると、ブースト用ＮＭＯＳ１４のゲート
・ソース間のセルフブーストにより、ノードＮ１３のレ
ベルがＶｃｃ＋ＶT ＋αまで上昇し、その間、入力側ノ
ードＮ１の“Ｈ”レベルが出力側ノードＮ１０へ転送さ
れる。そして、ノードＮ１２が“Ｌ”レベルから“Ｈ”
レベルへ変化し、キャパシタ１５によって出力側ノード
Ｎ１０のレベルがＶｃｃ＋ＶT ＋α以上に上昇する。
な動作を行う。例えば、入力側ノードＮ１が“Ｌ”レベ
ルのとき、それがインバータ１１で反転されてその出力
側ノードＮ１１が“Ｈ”レベルとなり、さらにＮＭＯＳ
１３の閾値電圧ＶT 分だけ電圧降下してノードＮ１３が
Ｖｃｃ−ＶT レベルとなる。また、インバータ１１の出
力側ノードＮ１１の“Ｈ”レベルは、インバータ１２で
反転されてその出力側ノードＮ１２が“Ｌ”レベルとな
る。そのため、出力側ノードＮ１０が“Ｌ”レベルとな
る。次に、入力側ノードＮ１が“Ｌ”レベルから“Ｈ”
レベルに変化すると、ブースト用ＮＭＯＳ１４のゲート
・ソース間のセルフブーストにより、ノードＮ１３のレ
ベルがＶｃｃ＋ＶT ＋αまで上昇し、その間、入力側ノ
ードＮ１の“Ｈ”レベルが出力側ノードＮ１０へ転送さ
れる。そして、ノードＮ１２が“Ｌ”レベルから“Ｈ”
レベルへ変化し、キャパシタ１５によって出力側ノード
Ｎ１０のレベルがＶｃｃ＋ＶT ＋α以上に上昇する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の出力バッファ回路では、次のような課題があった。 （ａ） 図２の出力バッファ回路は、例えば半導体記憶
装置のワード線駆動用に用いられる場合、そのワード線
の数に応じて多数設けられる。そのため、出力端子ＯＵ
Ｔに“Ｈ”レベルが供給されるとき、電源電位Ｖｃｃか
ら該出力端子ＯＵＴへ大電流が流れ、図４に示すよう
に、電源電位Ｖｃｃ側において急激なレベル変動によっ
て電源ノイズＮＳが発生する。すると、この電源ノイズ
ＮＳによって周辺回路の誤動作を引き起こすという問題
が生じる。 （ｂ） 図３において、電源変動等によって入力側ノー
ドＮ１に例えば“Ｈ”→“Ｌ”→“Ｈ”のようなヒゲ状
のパルスが発生すると、ノードＮ１３のレベルが“Ｌ”
→“Ｈ”→“Ｌ”と変化し、ＮＭＯＳ１４を介して出力
側ノードＮ１０から入力側ノードＮ１へ電荷が流出し、
出力レベルが低下する。さらに、ノードＮ１２のレベル
が“Ｈ”→“Ｌ”→“Ｈ”と変化し、キャパシタ１５に
よって出力レベルも変動する。このように、入力側ノー
ドＮ１にヒゲ状のパルスが入力されると、出力側ノード
Ｎ１０から入力側ノードＮ１へ電荷が流出して出力レベ
ルが低下し、一度、その出力レベルが低下すると、その
レベルが元に戻らない。そのため、ブートストラップ回
路１０の出力側ノードＮ１０が“Ｈ”レベルを保てなく
なり、出力端子ＯＵＴがフローティング状態となり、安
定した“Ｈ”レベルを出力できなくなる。
成の出力バッファ回路では、次のような課題があった。 （ａ） 図２の出力バッファ回路は、例えば半導体記憶
装置のワード線駆動用に用いられる場合、そのワード線
の数に応じて多数設けられる。そのため、出力端子ＯＵ
Ｔに“Ｈ”レベルが供給されるとき、電源電位Ｖｃｃか
ら該出力端子ＯＵＴへ大電流が流れ、図４に示すよう
に、電源電位Ｖｃｃ側において急激なレベル変動によっ
て電源ノイズＮＳが発生する。すると、この電源ノイズ
ＮＳによって周辺回路の誤動作を引き起こすという問題
が生じる。 （ｂ） 図３において、電源変動等によって入力側ノー
ドＮ１に例えば“Ｈ”→“Ｌ”→“Ｈ”のようなヒゲ状
のパルスが発生すると、ノードＮ１３のレベルが“Ｌ”
→“Ｈ”→“Ｌ”と変化し、ＮＭＯＳ１４を介して出力
側ノードＮ１０から入力側ノードＮ１へ電荷が流出し、
出力レベルが低下する。さらに、ノードＮ１２のレベル
が“Ｈ”→“Ｌ”→“Ｈ”と変化し、キャパシタ１５に
よって出力レベルも変動する。このように、入力側ノー
ドＮ１にヒゲ状のパルスが入力されると、出力側ノード
Ｎ１０から入力側ノードＮ１へ電荷が流出して出力レベ
ルが低下し、一度、その出力レベルが低下すると、その
レベルが元に戻らない。そのため、ブートストラップ回
路１０の出力側ノードＮ１０が“Ｈ”レベルを保てなく
なり、出力端子ＯＵＴがフローティング状態となり、安
定した“Ｈ”レベルを出力できなくなる。
【０００８】本発明は、前記従来技術が持っていた課題
して、出力端子ＯＵＴに“Ｈ”レベルが供給されるとき
に電源ノイズＮＳが発生すること、およびヒゲ状の入力
パルスによって安定した“Ｈ”レベルを出力できなくな
るという点について解決した出力バッファ回路を提供す
るものである。
して、出力端子ＯＵＴに“Ｈ”レベルが供給されるとき
に電源ノイズＮＳが発生すること、およびヒゲ状の入力
パルスによって安定した“Ｈ”レベルを出力できなくな
るという点について解決した出力バッファ回路を提供す
るものである。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために、第１の電源電位と出力端子間に接続され
た第１のＭＯＳトランジスタと、前記出力端子と第２の
電源電位間に接続された第２のＭＯＳトランジスタとを
備え、入力信号に基づき前記第１および第２のＭＯＳト
ランジスタをオン，オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、次のような手段を設けている。即ち、本発明では、
前記第１のＭＯＳトランジスタに並列接続された他のＭ
ＯＳトランジスタと、前記入力信号を遅延させて前記第
１のＭＯＳトランジスタまたは前記他のＭＯＳトランジ
スタのゲートに与える遅延手段と、ゲート電位制御手段
とを、設けている。ゲート電位制御手段は、前記入力信
号または遅延した入力信号に基づき、前記第１のＭＯＳ
トランジスタのゲート電位を前記第１の電源電位より高
くし、前記他のＭＯＳトランジスタのゲート電位を前記
第１の電源電位以下に制御する機能を有している。
決するために、第１の電源電位と出力端子間に接続され
た第１のＭＯＳトランジスタと、前記出力端子と第２の
電源電位間に接続された第２のＭＯＳトランジスタとを
備え、入力信号に基づき前記第１および第２のＭＯＳト
ランジスタをオン，オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、次のような手段を設けている。即ち、本発明では、
前記第１のＭＯＳトランジスタに並列接続された他のＭ
ＯＳトランジスタと、前記入力信号を遅延させて前記第
１のＭＯＳトランジスタまたは前記他のＭＯＳトランジ
スタのゲートに与える遅延手段と、ゲート電位制御手段
とを、設けている。ゲート電位制御手段は、前記入力信
号または遅延した入力信号に基づき、前記第１のＭＯＳ
トランジスタのゲート電位を前記第１の電源電位より高
くし、前記他のＭＯＳトランジスタのゲート電位を前記
第１の電源電位以下に制御する機能を有している。
【００１０】
【作用】本発明によれば、以上のように出力バッファ回
路を構成したので、遅延手段は、入力信号を遅らせて並
列接続された第１のＭＯＳトランジスタおよび他のＭＯ
Ｓトランジスタを順にオン状態にする。これにより、第
１の電源電位から出力端子へ、徐々に“Ｈ”レベルが供
給されるので、該第１の電源電位から出力端子へ一度に
大きな電流が流れることがない。
路を構成したので、遅延手段は、入力信号を遅らせて並
列接続された第１のＭＯＳトランジスタおよび他のＭＯ
Ｓトランジスタを順にオン状態にする。これにより、第
１の電源電位から出力端子へ、徐々に“Ｈ”レベルが供
給されるので、該第１の電源電位から出力端子へ一度に
大きな電流が流れることがない。
【００１１】また、ゲート電位制御手段は、第１の電源
電位より高いゲート電位を第１のＭＯＳトランジスタに
与えると共に、第１の電源電位以下のゲート電位を他の
ＭＯＳトランジスタに与え、それらのＭＯＳトランジス
タの動作を制御する。そのため、ヒゲ状のパルスが入力
信号に発生し、第１のＭＯＳトランジスタのゲート電位
が例えば“Ｌ”レベルになって該第１のＭＯＳトランジ
スタがオフ状態となっても、他のトランジスタによって
出力端子から安定した“Ｈ”レベルの出力が行える。従
って、前記課題を解決できるのである。
電位より高いゲート電位を第１のＭＯＳトランジスタに
与えると共に、第１の電源電位以下のゲート電位を他の
ＭＯＳトランジスタに与え、それらのＭＯＳトランジス
タの動作を制御する。そのため、ヒゲ状のパルスが入力
信号に発生し、第１のＭＯＳトランジスタのゲート電位
が例えば“Ｌ”レベルになって該第１のＭＯＳトランジ
スタがオフ状態となっても、他のトランジスタによって
出力端子から安定した“Ｈ”レベルの出力が行える。従
って、前記課題を解決できるのである。
【００１２】
【実施例】図１は、本発明の実施例を示す出力バッファ
回路の回路図である。この出力バッファ回路は、例えば
半導体記憶装置のワード線駆動等に用いられるもので、
入力信号Ｓを反転してその出力側ノードＮ３１に電源電
位Ｖｃｃ以下のゲート電位を出力するインバータ３１を
有している。出力側ノードＮ３１には、複数段のインバ
ータ３２ａ，３２ｂからなる遅延手段３２が接続され、
その出力側に、ブートストラップ回路３３が接続されて
いる。ブートストラップ回路３３は、遅延手段３２の出
力レベルを電源電位Ｖｃｃよりも高いレベルへ昇圧して
出力側ノードＮ３３へ出力する回路であり、例えば図３
と同一の回路で構成されている。インバータ３１および
ブートストラップ回路３３により、ゲート電位制御手段
が構成される。
回路の回路図である。この出力バッファ回路は、例えば
半導体記憶装置のワード線駆動等に用いられるもので、
入力信号Ｓを反転してその出力側ノードＮ３１に電源電
位Ｖｃｃ以下のゲート電位を出力するインバータ３１を
有している。出力側ノードＮ３１には、複数段のインバ
ータ３２ａ，３２ｂからなる遅延手段３２が接続され、
その出力側に、ブートストラップ回路３３が接続されて
いる。ブートストラップ回路３３は、遅延手段３２の出
力レベルを電源電位Ｖｃｃよりも高いレベルへ昇圧して
出力側ノードＮ３３へ出力する回路であり、例えば図３
と同一の回路で構成されている。インバータ３１および
ブートストラップ回路３３により、ゲート電位制御手段
が構成される。
【００１３】インバータ３１およびブートストラップ回
路３３の出力側ノードＮ３１，Ｎ３３は、出力段のＮＭ
ＯＳ４１とＮＭＯＳ（第１のＭＯＳトランジスタ）４２
のゲートに、それぞれ接続されている。ＮＭＯＳ４１，
４２は、電源電位Ｖｃｃ（第１の電源電位）と出力端子
ＯＵＴとの間に、並列接続されている。また、入力信号
Ｒを反転するインバータ４３が設けられ、その出力側に
出力段のＮＭＯＳ（第２のＭＯＳトランジスタ）４４の
ゲートが接続されている。ＮＭＯＳ４４は、出力端子Ｏ
ＵＴと接地電位Ｖｓｓ（第２の電源電位）との間に接続
されている。
路３３の出力側ノードＮ３１，Ｎ３３は、出力段のＮＭ
ＯＳ４１とＮＭＯＳ（第１のＭＯＳトランジスタ）４２
のゲートに、それぞれ接続されている。ＮＭＯＳ４１，
４２は、電源電位Ｖｃｃ（第１の電源電位）と出力端子
ＯＵＴとの間に、並列接続されている。また、入力信号
Ｒを反転するインバータ４３が設けられ、その出力側に
出力段のＮＭＯＳ（第２のＭＯＳトランジスタ）４４の
ゲートが接続されている。ＮＭＯＳ４４は、出力端子Ｏ
ＵＴと接地電位Ｖｓｓ（第２の電源電位）との間に接続
されている。
【００１４】図６は図１に示す出力バッファ回路の動作
波形図であり、この図を参照しつつ、図１の動作を説明
する。入力信号Ｓが“Ｌ”レベル、入力信号Ｒが“Ｈ”
レベルの場合、最初に該入力信号Ｓがインバータ３１で
反転されてその出力側ノードＮ３１が電源電圧Ｖｃｃ
（例えば、５Ｖ）以下の“Ｈ”レベルとなり、ＮＭＯＳ
４１がオン状態となる。すると、電源電圧Ｖｃｃによっ
て出力端子ＯＵＴのレベルがＶｃｃ−ＶT （ＶT；ＭＯ
Ｓトランジスタの閾値電圧）まで上昇する。次に、ノー
ドＮ３１の電位が遅延手段３２で遅延して“Ｈ”レベル
の電位がブートストラップ回路３３に入力され、その出
力側ノードＮ３３が“Ｈ”レベルに立ち上がることによ
り、ＮＭＯＳ４２がオン状態となる。
波形図であり、この図を参照しつつ、図１の動作を説明
する。入力信号Ｓが“Ｌ”レベル、入力信号Ｒが“Ｈ”
レベルの場合、最初に該入力信号Ｓがインバータ３１で
反転されてその出力側ノードＮ３１が電源電圧Ｖｃｃ
（例えば、５Ｖ）以下の“Ｈ”レベルとなり、ＮＭＯＳ
４１がオン状態となる。すると、電源電圧Ｖｃｃによっ
て出力端子ＯＵＴのレベルがＶｃｃ−ＶT （ＶT；ＭＯ
Ｓトランジスタの閾値電圧）まで上昇する。次に、ノー
ドＮ３１の電位が遅延手段３２で遅延して“Ｈ”レベル
の電位がブートストラップ回路３３に入力され、その出
力側ノードＮ３３が“Ｈ”レベルに立ち上がることによ
り、ＮＭＯＳ４２がオン状態となる。
【００１５】このとき、ブートストラップ回路３３は、
Ｖｃｃ＋ＶT 以上のレベルをノードＮ３３へ出力するの
で、出力端子ＯＵＴのレベルはさらにＶｃｃレベルまで
上昇する。また、入力信号Ｒが“Ｈ”レベルのため、そ
れがインバータ４３で反転されて“Ｌ”レベルとなるの
で、ＮＭＯＳ４３はオフ状態を保っている。従って、出
力端子ＯＵＴは、ＮＭＯＳ４１と４２が順にオン状態と
なるので、波形の立ち上がりが緩やかとなる。ここで、
例えば電源の変動等によって入力信号Ｓにヒゲ状のパル
スが発生してブートストラップ回路３３が“Ｈ”レベル
を出力しなくても、ＮＭＯＳ４１により、出力端子ＯＵ
Ｔは“Ｈ”レベル（＝Ｖｃｃ−ＶT ）を維持できる。一
方、入力信号Ｓが“Ｈ”レベル、入力信号Ｒが“Ｌ”レ
ベルの場合、該入力信号Ｓがインバータ３１で反転され
てその出力側ノードＮ３１が“Ｌ”レベルとなるため、
ＮＭＯＳ４１，４２が共にオフ状態となる。“Ｌ”レベ
ルの入力信号Ｒはインバータ４３で反転されて“Ｈ”レ
ベルとなるため、ＮＭＯＳ４４がオン状態となる。通
常、出力段における電源電位Ｖｃｃと接地電位Ｖｓｓと
の間の貫通電流を防止するため、ＮＭＯＳ４１，４２が
オフ状態となった後に、ＮＭＯＳ４４がオン状態となる
ように回路が構成されるので、これによって出力端子Ｏ
ＵＴが“Ｌ”レベルとなる。また、入力信号Ｓ，Ｒが共
に“Ｈ”レベルの場合、ＮＭＯＳ４１，４２，４４が全
てオフ状態となり、出力端子ＯＵＴがフローティング状
態となる。
Ｖｃｃ＋ＶT 以上のレベルをノードＮ３３へ出力するの
で、出力端子ＯＵＴのレベルはさらにＶｃｃレベルまで
上昇する。また、入力信号Ｒが“Ｈ”レベルのため、そ
れがインバータ４３で反転されて“Ｌ”レベルとなるの
で、ＮＭＯＳ４３はオフ状態を保っている。従って、出
力端子ＯＵＴは、ＮＭＯＳ４１と４２が順にオン状態と
なるので、波形の立ち上がりが緩やかとなる。ここで、
例えば電源の変動等によって入力信号Ｓにヒゲ状のパル
スが発生してブートストラップ回路３３が“Ｈ”レベル
を出力しなくても、ＮＭＯＳ４１により、出力端子ＯＵ
Ｔは“Ｈ”レベル（＝Ｖｃｃ−ＶT ）を維持できる。一
方、入力信号Ｓが“Ｈ”レベル、入力信号Ｒが“Ｌ”レ
ベルの場合、該入力信号Ｓがインバータ３１で反転され
てその出力側ノードＮ３１が“Ｌ”レベルとなるため、
ＮＭＯＳ４１，４２が共にオフ状態となる。“Ｌ”レベ
ルの入力信号Ｒはインバータ４３で反転されて“Ｈ”レ
ベルとなるため、ＮＭＯＳ４４がオン状態となる。通
常、出力段における電源電位Ｖｃｃと接地電位Ｖｓｓと
の間の貫通電流を防止するため、ＮＭＯＳ４１，４２が
オフ状態となった後に、ＮＭＯＳ４４がオン状態となる
ように回路が構成されるので、これによって出力端子Ｏ
ＵＴが“Ｌ”レベルとなる。また、入力信号Ｓ，Ｒが共
に“Ｈ”レベルの場合、ＮＭＯＳ４１，４２，４４が全
てオフ状態となり、出力端子ＯＵＴがフローティング状
態となる。
【００１６】以上のように、本実施例では次のような利
点がある。 （ａ） 遅延手段３２を設けたので、ＮＭＯＳ４１，４
２はある時間を待って順にオン状態となる。そのため、
出力端子ＯＵＴには徐々に“Ｈ”レベルが供給されるの
で、一度に大きな電流が電源電位Ｖｃｃから該出力端子
ＯＵＴへ流れることがない。従って、従来のような電源
ノイズＮＳを低減できる。 （ｂ） ブートストラップ回路３３を介さない信号でＮ
ＭＯＳ４１をオン状態にすると共に、該ブートストラッ
プ回路３３を介した信号でＮＭＯＳ４２をオン状態とし
て出力端子ＯＵＴを駆動するので、電源変動等によって
ヒゲ状のパルスが入力信号Ｓに発生し、該ブートストラ
ップ回路３３が“Ｈ”レベルを出力できなくても、該Ｎ
ＭＯＳ４１で出力端子ＯＵＴの“Ｈ”レベルを維持でき
る。
点がある。 （ａ） 遅延手段３２を設けたので、ＮＭＯＳ４１，４
２はある時間を待って順にオン状態となる。そのため、
出力端子ＯＵＴには徐々に“Ｈ”レベルが供給されるの
で、一度に大きな電流が電源電位Ｖｃｃから該出力端子
ＯＵＴへ流れることがない。従って、従来のような電源
ノイズＮＳを低減できる。 （ｂ） ブートストラップ回路３３を介さない信号でＮ
ＭＯＳ４１をオン状態にすると共に、該ブートストラッ
プ回路３３を介した信号でＮＭＯＳ４２をオン状態とし
て出力端子ＯＵＴを駆動するので、電源変動等によって
ヒゲ状のパルスが入力信号Ｓに発生し、該ブートストラ
ップ回路３３が“Ｈ”レベルを出力できなくても、該Ｎ
ＭＯＳ４１で出力端子ＯＵＴの“Ｈ”レベルを維持でき
る。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１のインバータ３１およびブートストラップ
回路３３で構成されるゲート電位制御手段のうち、該ブ
ートストラップ回路３３を図３以外の回路で構成しても
よく、さらにそのゲート電位制御手段をインバータ３１
およびブートストラップ回路３３以外の回路で構成する
ことも可能である。 （ii） 図１の遅延手段３２は、複数段のインバータ３
２ａ，３２ｂで構成したが、他の遅延素子で構成しても
よい。また、この遅延手段３２は、ＮＭＯＳ４１のゲー
ト側に設け、インバータ３１の出力側ノードＮ３１を直
接、ブートストラップ回路３３の入力側に接続するよう
にしても、上記実施例と同様の作用、効果が得られる。 （iii) 図１の出力段のＮＭＯＳ４１，４２は３個以上
並列接続してもよい。また、図１および図３の電源の極
性等を変えることにより、ＮＭＯＳをＰチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳ）に置き換えるような回路構
成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１のインバータ３１およびブートストラップ
回路３３で構成されるゲート電位制御手段のうち、該ブ
ートストラップ回路３３を図３以外の回路で構成しても
よく、さらにそのゲート電位制御手段をインバータ３１
およびブートストラップ回路３３以外の回路で構成する
ことも可能である。 （ii） 図１の遅延手段３２は、複数段のインバータ３
２ａ，３２ｂで構成したが、他の遅延素子で構成しても
よい。また、この遅延手段３２は、ＮＭＯＳ４１のゲー
ト側に設け、インバータ３１の出力側ノードＮ３１を直
接、ブートストラップ回路３３の入力側に接続するよう
にしても、上記実施例と同様の作用、効果が得られる。 （iii) 図１の出力段のＮＭＯＳ４１，４２は３個以上
並列接続してもよい。また、図１および図３の電源の極
性等を変えることにより、ＮＭＯＳをＰチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳ）に置き換えるような回路構
成に変更してもよい。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、遅延手段を設けたので、出力段の第１のＭＯＳト
ランジスタおよび他のＭＯＳトランジスタはある時間を
待って順にオン状態となるので、出力端子には徐々に
“Ｈ”レベルが供給され、一度に大きな電流が第１の電
源電位から該出力端子へ流れることがなく、それによっ
て電源ノイズを低減できる。しかも、ゲート電位制御手
段により、第１のＭＯＳトランジスタのゲート電位を第
１の電源電位より高くし、他のＭＯＳトランジスタのゲ
ート電位を第１の電源電位以下とする。そのため、ヒゲ
状のパルスが入力信号に発生し、第１のＭＯＳトランジ
スタのゲート電位が“Ｈ”レベルとならなくても、他の
ＭＯＳトランジスタの“Ｈ”レベルによって出力端子か
ら安定した“Ｈ”レベルを出力できる。
れば、遅延手段を設けたので、出力段の第１のＭＯＳト
ランジスタおよび他のＭＯＳトランジスタはある時間を
待って順にオン状態となるので、出力端子には徐々に
“Ｈ”レベルが供給され、一度に大きな電流が第１の電
源電位から該出力端子へ流れることがなく、それによっ
て電源ノイズを低減できる。しかも、ゲート電位制御手
段により、第１のＭＯＳトランジスタのゲート電位を第
１の電源電位より高くし、他のＭＯＳトランジスタのゲ
ート電位を第１の電源電位以下とする。そのため、ヒゲ
状のパルスが入力信号に発生し、第１のＭＯＳトランジ
スタのゲート電位が“Ｈ”レベルとならなくても、他の
ＭＯＳトランジスタの“Ｈ”レベルによって出力端子か
ら安定した“Ｈ”レベルを出力できる。
【図１】本発明の実施例を示す出力バッファ回路の回路
図である。
図である。
【図２】従来の出力バッファ回路の回路図である。
【図３】図２のブートストラップ回路の回路図である。
【図４】図２の動作波形図である。
【図５】図３の動作波形図である。
【図６】図１の動作波形図である。
３１，４３ インバータ ３２ 遅延手段 ３３ ブートストラップ回路 ４１ ＮＭＯＳ（他のＭＯＳトラン
ジスタ） ４２ ＮＭＯＳ（第１のＭＯＳトラ
ンジスタ） ４４ ＮＭＯＳ（第２のＭＯＳトラ
ンジスタ） ＯＵＴ 出力端子 Ｒ，Ｓ 入力信号
ジスタ） ４２ ＮＭＯＳ（第１のＭＯＳトラ
ンジスタ） ４４ ＮＭＯＳ（第２のＭＯＳトラ
ンジスタ） ＯＵＴ 出力端子 Ｒ，Ｓ 入力信号
Claims (1)
- 【請求項１】 第１の電源電位と出力端子間に接続され
た第１のＭＯＳトランジスタと、前記出力端子と第２の
電源電位間に接続された第２のＭＯＳトランジスタとを
備え、入力信号に基づき前記第１および第２のＭＯＳト
ランジスタをオン，オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、 前記第１のＭＯＳトランジスタに並列接続された他のＭ
ＯＳトランジスタと、前記入力信号を遅延させて前記第
１のＭＯＳトランジスタまたは前記他のＭＯＳトランジ
スタのゲートに与える遅延手段と、 前記入力信号または遅延した入力信号に基づき、前記第
１のＭＯＳトランジスタのゲート電位を前記第１の電源
電位より高くし、前記他のＭＯＳトランジスタのゲート
電位を前記第１の電源電位以下に制御するゲート電位制
御手段とを、 設けたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083603A JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083603A JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290582A true JPH05290582A (ja) | 1993-11-05 |
Family
ID=13807063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083603A Withdrawn JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290582A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
| DE19834957A1 (de) * | 1998-01-26 | 1999-07-29 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
| JP2013238852A (ja) * | 2012-04-19 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
-
1992
- 1992-04-06 JP JP4083603A patent/JPH05290582A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
| US6052316A (en) * | 1996-08-16 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuitry for semiconductor integrated circuit device |
| DE19834957A1 (de) * | 1998-01-26 | 1999-07-29 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| US6118325A (en) * | 1998-01-26 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing ringing of output waveform |
| DE19834957C2 (de) * | 1998-01-26 | 2002-12-05 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
| JP2013238852A (ja) * | 2012-04-19 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |