JPH05290582A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05290582A JPH05290582A JP4083603A JP8360392A JPH05290582A JP H05290582 A JPH05290582 A JP H05290582A JP 4083603 A JP4083603 A JP 4083603A JP 8360392 A JP8360392 A JP 8360392A JP H05290582 A JPH05290582 A JP H05290582A
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- output
- input signal
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Abstract
(57)【要約】
【目的】 “H”出力時の電源ノイズを低減し、さらに
ヒゲ状のパルスが入力信号に発生しても出力端子OUT
がフローティング状態とならず、安定した“H”出力が
行える。 【構成】 入力信号Sが“L”、入力信号Rが“H”の
場合、インバータ31の出力側ノードN31が“H”と
なり、NMOS41がオンしてOUTが“H”となる。
その後、N31の電位が遅延手段32で遅延され、ブー
トストラップ回路33で昇圧されてNMOS42がオン
し、電源電位VccからOUTへ電流が流れる。このよ
うにOUTには徐々に“H”が供給されるので、一度に
大きな電流がVccからOUTへ流れることがなく、電
源ノイズを低減できる。また、ヒゲ状のパルスがSに発
生し、ブートストラップ回路33が“H”を出力できな
くても、NMOS41によってOUTの“H”を維持で
きる。
ヒゲ状のパルスが入力信号に発生しても出力端子OUT
がフローティング状態とならず、安定した“H”出力が
行える。 【構成】 入力信号Sが“L”、入力信号Rが“H”の
場合、インバータ31の出力側ノードN31が“H”と
なり、NMOS41がオンしてOUTが“H”となる。
その後、N31の電位が遅延手段32で遅延され、ブー
トストラップ回路33で昇圧されてNMOS42がオン
し、電源電位VccからOUTへ電流が流れる。このよ
うにOUTには徐々に“H”が供給されるので、一度に
大きな電流がVccからOUTへ流れることがなく、電
源ノイズを低減できる。また、ヒゲ状のパルスがSに発
生し、ブートストラップ回路33が“H”を出力できな
くても、NMOS41によってOUTの“H”を維持で
きる。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置のワー
ド線駆動等に用いられる出力バッファ回路に関するもの
である。
ド線駆動等に用いられる出力バッファ回路に関するもの
である。
【0002】
【従来の技術】図2は、従来の出力バッファ回路の一構
成例を示す回路図である。この出力バッファ回路は、入
力信号S,Rをそれぞれ反転するインバータ1,2を有
し、そのインバータ1の出力側ノードN1には、該出力
側ノードN1の出力レベルを昇圧するブートストラップ
回路10が接続されている。ブートストラップ回路10
の出力側ノードN10は、第1のNチャネル型MOSト
ランジスタ(以下、NMOSという)21のゲートに接
続されている。この第1のNMOS21は、電源電位V
ccと出力端子OUTとの間に接続され、該出力端子O
UTが第2のNMOS22を介して接地電位Vssに接
続されている。この第2のNMOS22のゲートは、イ
ンバータ2の出力側に接続されている。
成例を示す回路図である。この出力バッファ回路は、入
力信号S,Rをそれぞれ反転するインバータ1,2を有
し、そのインバータ1の出力側ノードN1には、該出力
側ノードN1の出力レベルを昇圧するブートストラップ
回路10が接続されている。ブートストラップ回路10
の出力側ノードN10は、第1のNチャネル型MOSト
ランジスタ(以下、NMOSという)21のゲートに接
続されている。この第1のNMOS21は、電源電位V
ccと出力端子OUTとの間に接続され、該出力端子O
UTが第2のNMOS22を介して接地電位Vssに接
続されている。この第2のNMOS22のゲートは、イ
ンバータ2の出力側に接続されている。
【0003】図3は、図2に示す出力バッファ回路内の
ブートストラップ回路10の一構成例を示す回路図であ
る。このブートストラップ回路10は、入力側ノードN
1に2個のインバータ11,12が直列接続され、その
インバータ11の出力側ノードN11がNMOS13を
介してノードN13に接続され、該ノードN13がブー
スト用NMOS14のゲートに接続されている。NMO
S13のゲートには、電源電位Vccが印加される。N
MOS14は、入力側ノードN1と出力側ノードN10
との間に接続され、該出力側ノードN10とインバータ
12の出力側ノードN12との間に、キャパシタ15が
接続されている。
ブートストラップ回路10の一構成例を示す回路図であ
る。このブートストラップ回路10は、入力側ノードN
1に2個のインバータ11,12が直列接続され、その
インバータ11の出力側ノードN11がNMOS13を
介してノードN13に接続され、該ノードN13がブー
スト用NMOS14のゲートに接続されている。NMO
S13のゲートには、電源電位Vccが印加される。N
MOS14は、入力側ノードN1と出力側ノードN10
との間に接続され、該出力側ノードN10とインバータ
12の出力側ノードN12との間に、キャパシタ15が
接続されている。
【0004】図4は図2の出力バッファ回路の動作波形
図、図5は図3のブートストラップ回路10の動作波形
図であり、これらを参照しつつ、図2および図3の回路
動作を説明する。図2において、入力信号Sが“L”レ
ベル、入力信号Rが“H”レベルの場合、最初にインバ
ータ1の出力側ノードN1が“H”レベルに立ち上が
る。次に、ブートストラップ回路10の出力側ノードN
10が“H”レベルに立ち上がり、NMOS21がオン
状態となり、電源電位Vcc(例えば、5V)によって
出力端子OUTに“H”レベルが供給される。このと
き、ブートストラップ回路10は、後述するように、出
力端子OUTのレベルをVccまで保つためにVcc+
VT (VT ;NMOSの閾値電圧)以上のレベルを出力
する。
図、図5は図3のブートストラップ回路10の動作波形
図であり、これらを参照しつつ、図2および図3の回路
動作を説明する。図2において、入力信号Sが“L”レ
ベル、入力信号Rが“H”レベルの場合、最初にインバ
ータ1の出力側ノードN1が“H”レベルに立ち上が
る。次に、ブートストラップ回路10の出力側ノードN
10が“H”レベルに立ち上がり、NMOS21がオン
状態となり、電源電位Vcc(例えば、5V)によって
出力端子OUTに“H”レベルが供給される。このと
き、ブートストラップ回路10は、後述するように、出
力端子OUTのレベルをVccまで保つためにVcc+
VT (VT ;NMOSの閾値電圧)以上のレベルを出力
する。
【0005】一方、入力信号Sが“H”レベル、入力信
号Rが“L”レベルの場合、NMOS21がオフ状態、
NMOS22がオン状態となり、接地電位Vssによっ
て出力端子OUTに“L”レベルが供給される。また、
入力信号S,Rが共に“H”レベル場合、NMOS2
1,22が共にオフ状態となり、出力端子OUTがフロ
ーテイング状態となる。
号Rが“L”レベルの場合、NMOS21がオフ状態、
NMOS22がオン状態となり、接地電位Vssによっ
て出力端子OUTに“L”レベルが供給される。また、
入力信号S,Rが共に“H”レベル場合、NMOS2
1,22が共にオフ状態となり、出力端子OUTがフロ
ーテイング状態となる。
【0006】ブートストラップ回路10では、次のよう
な動作を行う。例えば、入力側ノードN1が“L”レベ
ルのとき、それがインバータ11で反転されてその出力
側ノードN11が“H”レベルとなり、さらにNMOS
13の閾値電圧VT 分だけ電圧降下してノードN13が
Vcc−VT レベルとなる。また、インバータ11の出
力側ノードN11の“H”レベルは、インバータ12で
反転されてその出力側ノードN12が“L”レベルとな
る。そのため、出力側ノードN10が“L”レベルとな
る。次に、入力側ノードN1が“L”レベルから“H”
レベルに変化すると、ブースト用NMOS14のゲート
・ソース間のセルフブーストにより、ノードN13のレ
ベルがVcc+VT +αまで上昇し、その間、入力側ノ
ードN1の“H”レベルが出力側ノードN10へ転送さ
れる。そして、ノードN12が“L”レベルから“H”
レベルへ変化し、キャパシタ15によって出力側ノード
N10のレベルがVcc+VT +α以上に上昇する。
な動作を行う。例えば、入力側ノードN1が“L”レベ
ルのとき、それがインバータ11で反転されてその出力
側ノードN11が“H”レベルとなり、さらにNMOS
13の閾値電圧VT 分だけ電圧降下してノードN13が
Vcc−VT レベルとなる。また、インバータ11の出
力側ノードN11の“H”レベルは、インバータ12で
反転されてその出力側ノードN12が“L”レベルとな
る。そのため、出力側ノードN10が“L”レベルとな
る。次に、入力側ノードN1が“L”レベルから“H”
レベルに変化すると、ブースト用NMOS14のゲート
・ソース間のセルフブーストにより、ノードN13のレ
ベルがVcc+VT +αまで上昇し、その間、入力側ノ
ードN1の“H”レベルが出力側ノードN10へ転送さ
れる。そして、ノードN12が“L”レベルから“H”
レベルへ変化し、キャパシタ15によって出力側ノード
N10のレベルがVcc+VT +α以上に上昇する。
【0007】
【発明が解決しようとする課題】しかしながら、上記構
成の出力バッファ回路では、次のような課題があった。 (a) 図2の出力バッファ回路は、例えば半導体記憶
装置のワード線駆動用に用いられる場合、そのワード線
の数に応じて多数設けられる。そのため、出力端子OU
Tに“H”レベルが供給されるとき、電源電位Vccか
ら該出力端子OUTへ大電流が流れ、図4に示すよう
に、電源電位Vcc側において急激なレベル変動によっ
て電源ノイズNSが発生する。すると、この電源ノイズ
NSによって周辺回路の誤動作を引き起こすという問題
が生じる。 (b) 図3において、電源変動等によって入力側ノー
ドN1に例えば“H”→“L”→“H”のようなヒゲ状
のパルスが発生すると、ノードN13のレベルが“L”
→“H”→“L”と変化し、NMOS14を介して出力
側ノードN10から入力側ノードN1へ電荷が流出し、
出力レベルが低下する。さらに、ノードN12のレベル
が“H”→“L”→“H”と変化し、キャパシタ15に
よって出力レベルも変動する。このように、入力側ノー
ドN1にヒゲ状のパルスが入力されると、出力側ノード
N10から入力側ノードN1へ電荷が流出して出力レベ
ルが低下し、一度、その出力レベルが低下すると、その
レベルが元に戻らない。そのため、ブートストラップ回
路10の出力側ノードN10が“H”レベルを保てなく
なり、出力端子OUTがフローティング状態となり、安
定した“H”レベルを出力できなくなる。
成の出力バッファ回路では、次のような課題があった。 (a) 図2の出力バッファ回路は、例えば半導体記憶
装置のワード線駆動用に用いられる場合、そのワード線
の数に応じて多数設けられる。そのため、出力端子OU
Tに“H”レベルが供給されるとき、電源電位Vccか
ら該出力端子OUTへ大電流が流れ、図4に示すよう
に、電源電位Vcc側において急激なレベル変動によっ
て電源ノイズNSが発生する。すると、この電源ノイズ
NSによって周辺回路の誤動作を引き起こすという問題
が生じる。 (b) 図3において、電源変動等によって入力側ノー
ドN1に例えば“H”→“L”→“H”のようなヒゲ状
のパルスが発生すると、ノードN13のレベルが“L”
→“H”→“L”と変化し、NMOS14を介して出力
側ノードN10から入力側ノードN1へ電荷が流出し、
出力レベルが低下する。さらに、ノードN12のレベル
が“H”→“L”→“H”と変化し、キャパシタ15に
よって出力レベルも変動する。このように、入力側ノー
ドN1にヒゲ状のパルスが入力されると、出力側ノード
N10から入力側ノードN1へ電荷が流出して出力レベ
ルが低下し、一度、その出力レベルが低下すると、その
レベルが元に戻らない。そのため、ブートストラップ回
路10の出力側ノードN10が“H”レベルを保てなく
なり、出力端子OUTがフローティング状態となり、安
定した“H”レベルを出力できなくなる。
【0008】本発明は、前記従来技術が持っていた課題
して、出力端子OUTに“H”レベルが供給されるとき
に電源ノイズNSが発生すること、およびヒゲ状の入力
パルスによって安定した“H”レベルを出力できなくな
るという点について解決した出力バッファ回路を提供す
るものである。
して、出力端子OUTに“H”レベルが供給されるとき
に電源ノイズNSが発生すること、およびヒゲ状の入力
パルスによって安定した“H”レベルを出力できなくな
るという点について解決した出力バッファ回路を提供す
るものである。
【0009】
【課題を解決するための手段】本発明は、前記課題を解
決するために、第1の電源電位と出力端子間に接続され
た第1のMOSトランジスタと、前記出力端子と第2の
電源電位間に接続された第2のMOSトランジスタとを
備え、入力信号に基づき前記第1および第2のMOSト
ランジスタをオン,オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、次のような手段を設けている。即ち、本発明では、
前記第1のMOSトランジスタに並列接続された他のM
OSトランジスタと、前記入力信号を遅延させて前記第
1のMOSトランジスタまたは前記他のMOSトランジ
スタのゲートに与える遅延手段と、ゲート電位制御手段
とを、設けている。ゲート電位制御手段は、前記入力信
号または遅延した入力信号に基づき、前記第1のMOS
トランジスタのゲート電位を前記第1の電源電位より高
くし、前記他のMOSトランジスタのゲート電位を前記
第1の電源電位以下に制御する機能を有している。
決するために、第1の電源電位と出力端子間に接続され
た第1のMOSトランジスタと、前記出力端子と第2の
電源電位間に接続された第2のMOSトランジスタとを
備え、入力信号に基づき前記第1および第2のMOSト
ランジスタをオン,オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、次のような手段を設けている。即ち、本発明では、
前記第1のMOSトランジスタに並列接続された他のM
OSトランジスタと、前記入力信号を遅延させて前記第
1のMOSトランジスタまたは前記他のMOSトランジ
スタのゲートに与える遅延手段と、ゲート電位制御手段
とを、設けている。ゲート電位制御手段は、前記入力信
号または遅延した入力信号に基づき、前記第1のMOS
トランジスタのゲート電位を前記第1の電源電位より高
くし、前記他のMOSトランジスタのゲート電位を前記
第1の電源電位以下に制御する機能を有している。
【0010】
【作用】本発明によれば、以上のように出力バッファ回
路を構成したので、遅延手段は、入力信号を遅らせて並
列接続された第1のMOSトランジスタおよび他のMO
Sトランジスタを順にオン状態にする。これにより、第
1の電源電位から出力端子へ、徐々に“H”レベルが供
給されるので、該第1の電源電位から出力端子へ一度に
大きな電流が流れることがない。
路を構成したので、遅延手段は、入力信号を遅らせて並
列接続された第1のMOSトランジスタおよび他のMO
Sトランジスタを順にオン状態にする。これにより、第
1の電源電位から出力端子へ、徐々に“H”レベルが供
給されるので、該第1の電源電位から出力端子へ一度に
大きな電流が流れることがない。
【0011】また、ゲート電位制御手段は、第1の電源
電位より高いゲート電位を第1のMOSトランジスタに
与えると共に、第1の電源電位以下のゲート電位を他の
MOSトランジスタに与え、それらのMOSトランジス
タの動作を制御する。そのため、ヒゲ状のパルスが入力
信号に発生し、第1のMOSトランジスタのゲート電位
が例えば“L”レベルになって該第1のMOSトランジ
スタがオフ状態となっても、他のトランジスタによって
出力端子から安定した“H”レベルの出力が行える。従
って、前記課題を解決できるのである。
電位より高いゲート電位を第1のMOSトランジスタに
与えると共に、第1の電源電位以下のゲート電位を他の
MOSトランジスタに与え、それらのMOSトランジス
タの動作を制御する。そのため、ヒゲ状のパルスが入力
信号に発生し、第1のMOSトランジスタのゲート電位
が例えば“L”レベルになって該第1のMOSトランジ
スタがオフ状態となっても、他のトランジスタによって
出力端子から安定した“H”レベルの出力が行える。従
って、前記課題を解決できるのである。
【0012】
【実施例】図1は、本発明の実施例を示す出力バッファ
回路の回路図である。この出力バッファ回路は、例えば
半導体記憶装置のワード線駆動等に用いられるもので、
入力信号Sを反転してその出力側ノードN31に電源電
位Vcc以下のゲート電位を出力するインバータ31を
有している。出力側ノードN31には、複数段のインバ
ータ32a,32bからなる遅延手段32が接続され、
その出力側に、ブートストラップ回路33が接続されて
いる。ブートストラップ回路33は、遅延手段32の出
力レベルを電源電位Vccよりも高いレベルへ昇圧して
出力側ノードN33へ出力する回路であり、例えば図3
と同一の回路で構成されている。インバータ31および
ブートストラップ回路33により、ゲート電位制御手段
が構成される。
回路の回路図である。この出力バッファ回路は、例えば
半導体記憶装置のワード線駆動等に用いられるもので、
入力信号Sを反転してその出力側ノードN31に電源電
位Vcc以下のゲート電位を出力するインバータ31を
有している。出力側ノードN31には、複数段のインバ
ータ32a,32bからなる遅延手段32が接続され、
その出力側に、ブートストラップ回路33が接続されて
いる。ブートストラップ回路33は、遅延手段32の出
力レベルを電源電位Vccよりも高いレベルへ昇圧して
出力側ノードN33へ出力する回路であり、例えば図3
と同一の回路で構成されている。インバータ31および
ブートストラップ回路33により、ゲート電位制御手段
が構成される。
【0013】インバータ31およびブートストラップ回
路33の出力側ノードN31,N33は、出力段のNM
OS41とNMOS(第1のMOSトランジスタ)42
のゲートに、それぞれ接続されている。NMOS41,
42は、電源電位Vcc(第1の電源電位)と出力端子
OUTとの間に、並列接続されている。また、入力信号
Rを反転するインバータ43が設けられ、その出力側に
出力段のNMOS(第2のMOSトランジスタ)44の
ゲートが接続されている。NMOS44は、出力端子O
UTと接地電位Vss(第2の電源電位)との間に接続
されている。
路33の出力側ノードN31,N33は、出力段のNM
OS41とNMOS(第1のMOSトランジスタ)42
のゲートに、それぞれ接続されている。NMOS41,
42は、電源電位Vcc(第1の電源電位)と出力端子
OUTとの間に、並列接続されている。また、入力信号
Rを反転するインバータ43が設けられ、その出力側に
出力段のNMOS(第2のMOSトランジスタ)44の
ゲートが接続されている。NMOS44は、出力端子O
UTと接地電位Vss(第2の電源電位)との間に接続
されている。
【0014】図6は図1に示す出力バッファ回路の動作
波形図であり、この図を参照しつつ、図1の動作を説明
する。入力信号Sが“L”レベル、入力信号Rが“H”
レベルの場合、最初に該入力信号Sがインバータ31で
反転されてその出力側ノードN31が電源電圧Vcc
(例えば、5V)以下の“H”レベルとなり、NMOS
41がオン状態となる。すると、電源電圧Vccによっ
て出力端子OUTのレベルがVcc−VT (VT;MO
Sトランジスタの閾値電圧)まで上昇する。次に、ノー
ドN31の電位が遅延手段32で遅延して“H”レベル
の電位がブートストラップ回路33に入力され、その出
力側ノードN33が“H”レベルに立ち上がることによ
り、NMOS42がオン状態となる。
波形図であり、この図を参照しつつ、図1の動作を説明
する。入力信号Sが“L”レベル、入力信号Rが“H”
レベルの場合、最初に該入力信号Sがインバータ31で
反転されてその出力側ノードN31が電源電圧Vcc
(例えば、5V)以下の“H”レベルとなり、NMOS
41がオン状態となる。すると、電源電圧Vccによっ
て出力端子OUTのレベルがVcc−VT (VT;MO
Sトランジスタの閾値電圧)まで上昇する。次に、ノー
ドN31の電位が遅延手段32で遅延して“H”レベル
の電位がブートストラップ回路33に入力され、その出
力側ノードN33が“H”レベルに立ち上がることによ
り、NMOS42がオン状態となる。
【0015】このとき、ブートストラップ回路33は、
Vcc+VT 以上のレベルをノードN33へ出力するの
で、出力端子OUTのレベルはさらにVccレベルまで
上昇する。また、入力信号Rが“H”レベルのため、そ
れがインバータ43で反転されて“L”レベルとなるの
で、NMOS43はオフ状態を保っている。従って、出
力端子OUTは、NMOS41と42が順にオン状態と
なるので、波形の立ち上がりが緩やかとなる。ここで、
例えば電源の変動等によって入力信号Sにヒゲ状のパル
スが発生してブートストラップ回路33が“H”レベル
を出力しなくても、NMOS41により、出力端子OU
Tは“H”レベル(=Vcc−VT )を維持できる。一
方、入力信号Sが“H”レベル、入力信号Rが“L”レ
ベルの場合、該入力信号Sがインバータ31で反転され
てその出力側ノードN31が“L”レベルとなるため、
NMOS41,42が共にオフ状態となる。“L”レベ
ルの入力信号Rはインバータ43で反転されて“H”レ
ベルとなるため、NMOS44がオン状態となる。通
常、出力段における電源電位Vccと接地電位Vssと
の間の貫通電流を防止するため、NMOS41,42が
オフ状態となった後に、NMOS44がオン状態となる
ように回路が構成されるので、これによって出力端子O
UTが“L”レベルとなる。また、入力信号S,Rが共
に“H”レベルの場合、NMOS41,42,44が全
てオフ状態となり、出力端子OUTがフローティング状
態となる。
Vcc+VT 以上のレベルをノードN33へ出力するの
で、出力端子OUTのレベルはさらにVccレベルまで
上昇する。また、入力信号Rが“H”レベルのため、そ
れがインバータ43で反転されて“L”レベルとなるの
で、NMOS43はオフ状態を保っている。従って、出
力端子OUTは、NMOS41と42が順にオン状態と
なるので、波形の立ち上がりが緩やかとなる。ここで、
例えば電源の変動等によって入力信号Sにヒゲ状のパル
スが発生してブートストラップ回路33が“H”レベル
を出力しなくても、NMOS41により、出力端子OU
Tは“H”レベル(=Vcc−VT )を維持できる。一
方、入力信号Sが“H”レベル、入力信号Rが“L”レ
ベルの場合、該入力信号Sがインバータ31で反転され
てその出力側ノードN31が“L”レベルとなるため、
NMOS41,42が共にオフ状態となる。“L”レベ
ルの入力信号Rはインバータ43で反転されて“H”レ
ベルとなるため、NMOS44がオン状態となる。通
常、出力段における電源電位Vccと接地電位Vssと
の間の貫通電流を防止するため、NMOS41,42が
オフ状態となった後に、NMOS44がオン状態となる
ように回路が構成されるので、これによって出力端子O
UTが“L”レベルとなる。また、入力信号S,Rが共
に“H”レベルの場合、NMOS41,42,44が全
てオフ状態となり、出力端子OUTがフローティング状
態となる。
【0016】以上のように、本実施例では次のような利
点がある。 (a) 遅延手段32を設けたので、NMOS41,4
2はある時間を待って順にオン状態となる。そのため、
出力端子OUTには徐々に“H”レベルが供給されるの
で、一度に大きな電流が電源電位Vccから該出力端子
OUTへ流れることがない。従って、従来のような電源
ノイズNSを低減できる。 (b) ブートストラップ回路33を介さない信号でN
MOS41をオン状態にすると共に、該ブートストラッ
プ回路33を介した信号でNMOS42をオン状態とし
て出力端子OUTを駆動するので、電源変動等によって
ヒゲ状のパルスが入力信号Sに発生し、該ブートストラ
ップ回路33が“H”レベルを出力できなくても、該N
MOS41で出力端子OUTの“H”レベルを維持でき
る。
点がある。 (a) 遅延手段32を設けたので、NMOS41,4
2はある時間を待って順にオン状態となる。そのため、
出力端子OUTには徐々に“H”レベルが供給されるの
で、一度に大きな電流が電源電位Vccから該出力端子
OUTへ流れることがない。従って、従来のような電源
ノイズNSを低減できる。 (b) ブートストラップ回路33を介さない信号でN
MOS41をオン状態にすると共に、該ブートストラッ
プ回路33を介した信号でNMOS42をオン状態とし
て出力端子OUTを駆動するので、電源変動等によって
ヒゲ状のパルスが入力信号Sに発生し、該ブートストラ
ップ回路33が“H”レベルを出力できなくても、該N
MOS41で出力端子OUTの“H”レベルを維持でき
る。
【0017】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (i) 図1のインバータ31およびブートストラップ
回路33で構成されるゲート電位制御手段のうち、該ブ
ートストラップ回路33を図3以外の回路で構成しても
よく、さらにそのゲート電位制御手段をインバータ31
およびブートストラップ回路33以外の回路で構成する
ことも可能である。 (ii) 図1の遅延手段32は、複数段のインバータ3
2a,32bで構成したが、他の遅延素子で構成しても
よい。また、この遅延手段32は、NMOS41のゲー
ト側に設け、インバータ31の出力側ノードN31を直
接、ブートストラップ回路33の入力側に接続するよう
にしても、上記実施例と同様の作用、効果が得られる。 (iii) 図1の出力段のNMOS41,42は3個以上
並列接続してもよい。また、図1および図3の電源の極
性等を変えることにより、NMOSをPチャネル型MO
Sトランジスタ(PMOS)に置き換えるような回路構
成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (i) 図1のインバータ31およびブートストラップ
回路33で構成されるゲート電位制御手段のうち、該ブ
ートストラップ回路33を図3以外の回路で構成しても
よく、さらにそのゲート電位制御手段をインバータ31
およびブートストラップ回路33以外の回路で構成する
ことも可能である。 (ii) 図1の遅延手段32は、複数段のインバータ3
2a,32bで構成したが、他の遅延素子で構成しても
よい。また、この遅延手段32は、NMOS41のゲー
ト側に設け、インバータ31の出力側ノードN31を直
接、ブートストラップ回路33の入力側に接続するよう
にしても、上記実施例と同様の作用、効果が得られる。 (iii) 図1の出力段のNMOS41,42は3個以上
並列接続してもよい。また、図1および図3の電源の極
性等を変えることにより、NMOSをPチャネル型MO
Sトランジスタ(PMOS)に置き換えるような回路構
成に変更してもよい。
【0018】
【発明の効果】以上詳細に説明したように、本発明によ
れば、遅延手段を設けたので、出力段の第1のMOSト
ランジスタおよび他のMOSトランジスタはある時間を
待って順にオン状態となるので、出力端子には徐々に
“H”レベルが供給され、一度に大きな電流が第1の電
源電位から該出力端子へ流れることがなく、それによっ
て電源ノイズを低減できる。しかも、ゲート電位制御手
段により、第1のMOSトランジスタのゲート電位を第
1の電源電位より高くし、他のMOSトランジスタのゲ
ート電位を第1の電源電位以下とする。そのため、ヒゲ
状のパルスが入力信号に発生し、第1のMOSトランジ
スタのゲート電位が“H”レベルとならなくても、他の
MOSトランジスタの“H”レベルによって出力端子か
ら安定した“H”レベルを出力できる。
れば、遅延手段を設けたので、出力段の第1のMOSト
ランジスタおよび他のMOSトランジスタはある時間を
待って順にオン状態となるので、出力端子には徐々に
“H”レベルが供給され、一度に大きな電流が第1の電
源電位から該出力端子へ流れることがなく、それによっ
て電源ノイズを低減できる。しかも、ゲート電位制御手
段により、第1のMOSトランジスタのゲート電位を第
1の電源電位より高くし、他のMOSトランジスタのゲ
ート電位を第1の電源電位以下とする。そのため、ヒゲ
状のパルスが入力信号に発生し、第1のMOSトランジ
スタのゲート電位が“H”レベルとならなくても、他の
MOSトランジスタの“H”レベルによって出力端子か
ら安定した“H”レベルを出力できる。
【図1】本発明の実施例を示す出力バッファ回路の回路
図である。
図である。
【図2】従来の出力バッファ回路の回路図である。
【図3】図2のブートストラップ回路の回路図である。
【図4】図2の動作波形図である。
【図5】図3の動作波形図である。
【図6】図1の動作波形図である。
31,43 インバータ 32 遅延手段 33 ブートストラップ回路 41 NMOS(他のMOSトラン
ジスタ) 42 NMOS(第1のMOSトラ
ンジスタ) 44 NMOS(第2のMOSトラ
ンジスタ) OUT 出力端子 R,S 入力信号
ジスタ) 42 NMOS(第1のMOSトラ
ンジスタ) 44 NMOS(第2のMOSトラ
ンジスタ) OUT 出力端子 R,S 入力信号
Claims (1)
- 【請求項1】 第1の電源電位と出力端子間に接続され
た第1のMOSトランジスタと、前記出力端子と第2の
電源電位間に接続された第2のMOSトランジスタとを
備え、入力信号に基づき前記第1および第2のMOSト
ランジスタをオン,オフ動作させて前記出力端子から該
入力信号に応じた出力を得る出力バッファ回路におい
て、 前記第1のMOSトランジスタに並列接続された他のM
OSトランジスタと、前記入力信号を遅延させて前記第
1のMOSトランジスタまたは前記他のMOSトランジ
スタのゲートに与える遅延手段と、 前記入力信号または遅延した入力信号に基づき、前記第
1のMOSトランジスタのゲート電位を前記第1の電源
電位より高くし、前記他のMOSトランジスタのゲート
電位を前記第1の電源電位以下に制御するゲート電位制
御手段とを、 設けたことを特徴とする出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4083603A JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4083603A JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05290582A true JPH05290582A (ja) | 1993-11-05 |
Family
ID=13807063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4083603A Withdrawn JPH05290582A (ja) | 1992-04-06 | 1992-04-06 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05290582A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
DE19834957A1 (de) * | 1998-01-26 | 1999-07-29 | Mitsubishi Electric Corp | Halbleitervorrichtung |
KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
JP2013238852A (ja) * | 2012-04-19 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
-
1992
- 1992-04-06 JP JP4083603A patent/JPH05290582A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
US6052316A (en) * | 1996-08-16 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuitry for semiconductor integrated circuit device |
DE19834957A1 (de) * | 1998-01-26 | 1999-07-29 | Mitsubishi Electric Corp | Halbleitervorrichtung |
US6118325A (en) * | 1998-01-26 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing ringing of output waveform |
DE19834957C2 (de) * | 1998-01-26 | 2002-12-05 | Mitsubishi Electric Corp | Halbleitervorrichtung |
KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
JP2013238852A (ja) * | 2012-04-19 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |