KR0140126B1 - 고주파 동작용 데이타 출력버퍼 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야:

본 발명은 데이터정보를 전달하는 데이터 전송장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

종래의 데이터 전송장치에서의 승압전압을 고정하는 속도를 개선한다.

3. 발명의 해결방법의 요지:

승압전압을 신속하게 고정하기 위하여 종래의 저항대신에 저저항용량부하인 엔모오스 트랜지스터를 사용하여 풀업제어신호가 지닌 승압전압과 커패시터간의 차아지세어링동작이 신속하게 이루어지도록 하였다.

4. 발명의 중요한 용도:

고속동작추세에 있는 반도체 메모리의 고속동작이 훨씬 유리하게 된다. 또, 데이타천이가 빠르게 수행되는 고주파동작용 반도체 메모리에서 적응하는 안정적인 반도체 메모리가 구현된다.

Description

고주파 동작용 데이타 출력버퍼

제1도는 종래기술에 의한 데이터 출력버퍼의 회로도

제2도는 제1도에서 출력되는 풀업제어신호의 파형도

제3도는 본 발명의 일실시예에 따른 데이터 출력버퍼의 회로도

제4도는 제3도에서 출력되는 풀업제어신호의 파형도

제5도는 제1도와 제3도의 출력데이터를 비교한 파형도

제6도는 본 발명의 다른 실시예에 따른 데이터 출력버퍼의 회로도

제7도는 제3도와 제6도에서 출력되는 풀업제어신호 및 출력데이터를 비교한 파형도

본 발명은 데이터정보를 칩외부로 출력하기 위한 반도체 메모리 소자의 데이터 출력버퍼에 관한 것으로, 더욱 상세하게는 한 사이클의 활성화구간중 초기의 제1시간동안은 하이데이터를 승압하여 풀업제어신호로 사용하고, 나먼지 구간동안 상기 승압된 풀업제어신호의 전압강하된 고정전압을 풀업제어신호로 사용하는 데이터 출력버퍼에 관한 것이다.

데이터 출력버퍼에 있어서 출력데이터의 직류전압레벨을 확보하고 데이터를 고속으로 출력하는 장점을 얻기 위해서, 일반적으로 '하이'데이터를 승압해서 출력하는 회로구성이 많이 사용되고 있다. 상기 '하이'데이터를 승압하여 출력하는 회로구성은 칩내부에 고전압이 유통되게 하므로 전력소비가 큰 단점이 있다. 또, 데이터가 천이되어 출력되는 경우, 특히 '하이'데이터가 출력된 뒤 이어서 '로우'데이터가 출력되는 경우에 데이터 출력버퍼의 출력라인에서 접지 전원단자로 방전되는 전압이 매우커서 심한 노이즈를 유발시킨다. 상기한 장점은 살리고 단점을 보완하는 회로구성 즉, 출력데이터의 직류전압레벨을 확보하고 출력데이터를 고속으로 처리하는 동시에 소비전력을 줄이고 노이즈발생을 억제하는 회로구성에 관한 연구가 활발히 진행되고 있다. 이러한 연구에 대한 결과로 출력버퍼내부에 단속회로를 구비하여 사용하는 것이 널리 이용되고 있다. 단속회로를 가지는 회로구성에 관한 사항은 본 출원인에 의하여 출원된 1992년도 특허출원 제2219호 승압 단속회로 및 이를 구비하는 출력버퍼회로에 개시되어 있다.

제1도는 전술된 특허출원에 개시된 종래기술에 의한 출력버퍼의 회로도이다.

제1도를 참조하면, 낸드게이트들(2, 4)에서는 비반전데이터 DB와 활성화 신호 øTRST의 논리조합이 출력되고, 낸드게이트(6)에서는 반전 데이터와 활성화 신호 øTRST의 논리조합이 출력된다. 낸드게이트(2)의 출력단은 승압회로(10)를 구성하는 인버터(12)의 입력단 및 피채널 트랜지스터(18)의 게이트에 공통으로 접속된다. 상기 인버터(12)의 출력단은 펌핑커패시터(14)의 입력단에 접속된다. 피채널 트랜지스터(18)는 소오스가 엔채널 트랜지스터(16)의 소오스에 접속되고 드레인이 엔채널 트랜지스터(20)의 드레인과 접속된다. 엔채널 트랜지스터(16)는 내부전원전압단자에 다이오드접속되고, 직렬접속된 엔채널 트랜지스터(16)와 피채널 트랜지스터(18)사이의 접속점(17)에 상기 펌핑커패시터(14)의 출력단이 연결된다. 엔채널 트랜지스터(20)는 소오스가 접지전원 Vss 와 접속되며 게이트는 낸드게이트(4)의 출력단에 접속된다. 직렬접속된 피채널 트랜지스터(18)와 엔채널 트랜지스터(20)사이의 접속적(19)에는 상기 승압회로(10)의 출력라인(34)이 접속되고 이 출력라인(34)으로 풀업제어신호 DOK1가 출력된다. 한편, 낸드게이트(6)의 출력단은 인버터(8)의 입력단과 접속되고 상기 인버터(8)의 출력단에서는 풀다운 제어신호가 출력된다. 구동회로(22)를 구성하는 풀업 트랜지스터(24)는 게이트에 풀업제어신호 DOK1가 입력되고 드레인이 외부 전원전압 XVCC와 접속된다. 풀다운 트랜지스터(26)는 게이트에 풀다운 제어신호가 입력되고 소오스가 접지전원 VSS와 접속된다. 상기 풀업 트랜지스터(24)의 소오스와 풀다운 트랜지스터(26)의 드레인은 직렬접속되며 직렬접속된 풀업 트랜지스터(24)와 풀다운 트랜지스터(26) 사이의 접속점(25)에는 출력버퍼의 출력라인(38)이 접속된다. 단속회로(28)는 직렬연결된 저항(30)과 커패시티(32)로 구성된다. 상기 저항(30)의 일단은 상기 승압회로(10)의 출력라인(34)상의 접속점(33)에 접속되고 타단은 커패시터(32)의 입력단과 접속된다. 상기 커피시터(32)의 출력단은 접지전원 Vss에 연결된다.

제2도는 제1도의 승압회로(10)의 출력라인(34)으로 전달되는 풀업제어신호 DOK1를 나타내는 파형도이다. 제1도 및 제2도를 참조하여 종래기술에 따른 출력버퍼의 동작이 설명된다.

활성화신호 øTRST가 '하이'로 가면 데이터 출력버퍼는 활성화상태가 된다. 입력데이터가 '하이'라면 낸드게이트들(2, 4)의 출력은 '로우'이고 낸드게이트(6)의 출력은 '하이'가 된다. 낸드게이트(2)의 출력에 응답하여 펌핑커패시터(14)의 입력단인 노드 N1은 '로우'에서 '하이'로 전압이 상승하고 이에 비례하여 상기 펌핑커패시터(14)의 출력노드 N2의 전압도 상승하는데 그 전에 상기 노드 N2의 초기상태는 엔채널 트랜지스터(16)을 통과하는 내부전원전압 IVcc를 입력하여 소정의 전압레벨로 프리차아지(precharge)된 상태이다. 따라서, 노드 N2는 소정의 프리차아지전압레벨에서 승압전압레벨로 부스팅된다. 또, 낸드게이트(2)의 '로우'출력을 입력하는 피채널 트랜지스터(18)은 도통되고 낸드게이트(4)의 '로우'출력을 입력하는 엔채널 트랜지스터(20)은 비도통된다. 이렇게 되면 노드 N2의 부스팅된 승압전압은 피채널 트랜지스터(18)의 채널을 경유하여 상기 승압회로(10)의 출력라인(34)으로 출력된다. 이것이 곧 풀업제어신호 DOK1이다.

한편, 낸드게이트(6)의 '하이'출력은 인버터(8)을 통과하면서 '로우'로 상태가 반전되고 이것은 풀다운 풀다운제어신호로 사용된다. 풀업제어신호 DOK1와 풀다운제어신호는 드라이버회로(22)로 입력되는데 승압된 풀업제어신호 DOK1를 입력하는 풀업 트랜지스터(24)는 충분히 도통되고 로우 상태의 상기 풀다운제어신호를 입력하는 풀다운 트랜지스터(26)는 비도통된다. 상기와 같은 과정을 거쳐 출력버퍼의 출력라인(38)으로 직류전압레벨을 확보하는 출력데이터가 출력된다. 이어서 상기 풀업제어신호 DOK1의 전압강하동작이 수행된다. 상기 풀업제어신호 DOK1는 상기 드라이버회로(22)를 구성하는 풀업 트랜지스터(24)로 입력되는 동시에 단속회로(28)로도 전달된다. 이렇게 되면 단속회로(28)를 구성하는 커패시터(32)와 상기 풀업제어신호 DOK1와의 차아지셰어링동작으로 상기 풀업제어신호 DOK1가 지닌 전압은 소정의 포화전압레벨에서 고정된다. 상기 풀업제어신호 DOK1의 출력이 최초의 승압전압레벨에서 안정적인 전압레벨로 고정되는데 걸리는 시간이 비교적 오래 걸린다. 제2도의 파형도에서 나타나 있듯 풀업제어신호 DOK1가 지닌 전압은 저항과 캐패시터에 의한 시정수에 따라 지수함수적으로 강하하고, 소정의 시간이 지난후에 V_S전압레벨에서 고정된다. 여기서 상기 풀업제어신호 DOK1가 지닌 전압이 강하하는 기울기는 시정수에 의해 결정되고 V_S전압레벨은 상기 단속회로(28)의 커패시터용량이 의해 결정된다. 예컨대 저항값이 크면 클수록 V_S전압레벨로 고정되는 시간이 오래 걸리고, 커패시터(32)의 용량이 크면 클수록 V_S전압레벨이 낮아진다. 포화전압 V_S는 다음의 수식과 같이 전압레벨이 결정된다.

여기서 C_N2는 상기 펌핑커패시터(14)의 출력노드 N2에 발생되는 기생커패시턴스이고, C₃₄는 상기 승압회로(10)의 출력라인(34)에 발생되는 기생커패시터이고, C_C는 상기 단속회로(28)를 구성하는 커패시터(32)의 커패시턴스이며 V_DOK은 상기 단속회로(28)가 없을 때의 승압회로(10)의 출력라인(34)으로 출력되는 승압된 제1전압 즉, 초기의 승압전압 V_S+V_D이다. 제2도의 파형도에 나타난 바와 같이 단속회로(28)를 구성하는 커패시터(32)의 용량이 크면 클수록 고정되는 V_S전압레벨이 낮아진다.

이상에서 살펴본 바와 같이 종래기술에 의한 데이터 출력버퍼는 풀업제어신호 DOK1가 지닌 전압이 지수함수적으로 강하되므로 전압이 고정되는 속도가 느리다. 따라서, 안정전압으로 고정되기 전에 다음 사이클의 출력동작이 실시되면 상기 구동회로를 관통하여 접지전압단으로 방전되는 직류전압이 커지므로 접지잡음 특성이 나빠지고, 이에 따라 발생되는 노이즈영향이 심각해 오동작을 수행할 가능성이 커진다. 상기와 같이 느리게 전압이 고정되는 회로는 전술한 바와 같이 전력 소비를 줄이는 효과 또한 미미하다.

따라서 본 발명의 목적은 노이즈발생을 억제하여 오동작을 방지하는 안정적인 반도체 메모리장치를 제공하는데 있다.

본 발명의 다른 목적은 전력소비를 줄인 반도체 메모리장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 데이터가 지닌 전압레벨을 빠르게 고정하여 고속동작할 수 있는 고집적 반도체 메모리의 데이터 출력버퍼를 제공함에 있다.

상기 본 발명의 목적들을 달성하기 위하여 본 발명에 의한 데이터 출력버퍼는, 활성화신호에 응답하여 제1전압레벨의 데이터를 제2전압레벨의 데이터로 승압하여 상기 구동수단의 풀업제어신호로 공급하는 승압수단과, 상기 활성화신호에 의해 발생되는 제어신호를 소정의 시간만큼 시간지연시키는 단속제어수단과, 상기 단속제어수단의 시간지연된 제어신호에 응답하여 소정의 시간지연후 상기 제2전압레벨로 승압된 상기 풀업제어신호를 승압된 제2전압레벨보다 낮은 안정적인 제3전압레벨로 변화시키는 단속수단을 구비함을 특징으로 한다.

이하 본 발명에 따른 출력버퍼의 바람직한 실시예를 첨부된 도면을 사용하여 상세히 설명한다. 도면들 중 동일구성 및 부품은 종래 기술에 의한 출력버퍼에 사용된 것과 동일한 참조번호를 사용하였다.

제3도는 본 발명의 일실시예에 따른 데이터 출력버퍼의 회로도이다.

제3도를 참조하면, 승압회로(10)의 출력라인에 연결된 단속회로(46)와, 상기 단속회로(46)에 접속된 단속제어회로(40)을 제외하면 제3도는 제1도의 회로구성과 동일하다.

제3도를 참조하면, 상기 데이터 출력버퍼를 구성하는 단속회로(46)는 엔채널 트랜지스터(48)와 커패시터(50)가 직렬연결된 구성이다. 상기 엔채널 트랜지스터(48)은 그의 드레인이 상기 승압회로(10)의 출력라인(34)상에 접속되고 그의 소오스가 상기 커패시터(50)의 일단에 접속된다. 상기 커패시터(50)의 타단은 접지전원단자와 접속된다. 단속제어회로(40)내에서 인버터(42)의 입력단에는 승압회로(10)를 구성하는 펌핑커패시터(14)의 입력노드 N1인가된 전압 즉 제어신호가 입력된다. 인버터(42)와 인버터(44)는 직렬접속되고, 상기 인버터(44)의 출력단은 단속회로(46)를 구성한느 엔채널 트랜지스터(48)의 게이트와 접속된다.

제4도는 제3도에서 출력되는 풀업제어신호 DOK2가 지닌 전압변화를 보여주는 파형도이다. 또, 제5도는 제3도의 데이터 출력버퍼의 출력라인으로 출력되는 출력전압파형도이다. 상기 제3도와 제4도 및 제5도를 참조하여 본 발명의 일실시예에 따른 출력버퍼의 동작이 상세히 설명된다.

여기서도 종래의 데이터 출력버퍼와 마찬가지로 '하이'데이터가 입력된다고 가정한다. 활성화신호 øTRST에 의해 활성화되는 데이터출력버퍼에서, 낸드게이트들(2, 4)의 '로우'출력을 입력하는 승압회로(10)에서는 승압된 풀업제어신호 DOK2가 출력되고, 낸드게이트(6)의 '하이'출력을 입력하는 인버터(8)의 출력단에서는 풀다운 제어신호가 출력된다. 상기 승압된 풀업제어신호 DOK2는 상기 풀업 트랜지스터(24)를 충분히 도통시키고, 상기 인버터(8)의 출력은 상기 풀다운 트랜지스터(26)를 비도통시키므로 결과적으로 출력버퍼의 출력라인에서는 직류전압레벨을 충분히 확보한 데이터가 출력된다. 승압회로(10)에서 출력되는 승압된 풀업제어신호 DOK2는 풀업 트랜지스터(24)를 충분히 도통시키는 동시에 단속회로(46)에 전달된다. 상기 풀업 제어신호 DOK2가 상기 풀업트랜지스터(24)에 전달되는 시점에 맞추어 상기 직렬연결된 인버터들(42, 44)에서는 제어신호가 출력되어 단속회로(46)을 구성하는 엔채널 트랜지스터(48)를 도통시킨다. 이렇게 되면 도통된 엔채널 트랜지스터(48)의 채널을 통하여 상기 풀업제어신호 DOK2가 지닌 전압은 커패시터(50)에 충전된다. 즉 풀업제어신호 DOK2와 커패시터(50)간의 차아지세어링동작이 수행된다. 이러한 과정을 거쳐 풀업제어신호 DOK2가 지닌 전압은 강하되어 소정의 전압레벨로 고정된다. 여기서 종래의 데이터 출력버퍼와 본 발명의 데이터 출력버퍼를 비교하면, 상기 제1도에 도시한 종래의 출력버퍼에서는 저항(30)과 커패시터(32)의 곱에 의해 결정되는 시상수에 의하여 전압강하의 기울기가 완만하였으나, 제3도에 따른 본 발명의 출력버퍼에서는 저저항용량부하로 동작하는 엔채널 트랜지스터(34)의 도통과 거의 동시에 시간지연이 현저히 줄어들면서 상기 풀업제어신호 DOK2의 전압이 고정된다. 제4도에 이러한 풀업제어신호 DOK2의 전압이 고정되는 파형을 나타내었다. 즉, 제2도의 파형도와 비교하여 빠르게 전압레벨이 고정되는 풀업제어신호 DOK2의 파형을 볼 수 있다. 제5도의 파형도에서 알 수 있는 바와 같이 본 발명에 의한 데이터 출력버퍼에서는 초기의 승압전압레벨에서 포화전압레벨로 바뀌는 특성이 우수하여, 초기의 제1로직 (논리 '하이'데이터)의 데이터를 출력하는 시간에 있어서 약 0.5나노초만큼의 시간이득이 있다. 또한 제1로직의 데이터 출력후 제2로직(논리 '로우')의 데이터를 출력하는 시간도 약 0.2나노초만큼 빨라졌다. 이와 같이 시간상으로 이득을 가지므로 본 발명의 데이터 출력버퍼는 고속으로 동작하는 반도체 메모리 장치에 더욱 유리하다.

제6도는 본 발명의 다른 실시예에 따른 데이터 출력버퍼를 나타낸 회로도이다. 제3도에서는 단속회로(46)를 구성하는 엔채널 트랜지스터(48)의 게이트로 인가되는 제어신호는 승압회로(10)를 구성하는 펌핑커패시터(14)의 입력노드 N1전압을 시간지연하여 사용하였으나, 제6도에서는 상기 승압회로(10)의 출력라인전압 즉, 승압된 풀업제어신호 DOK3가 사용된 것이 특징이다.

제7도는 상기 제3도와 제6도의 출력파형을 비교한 파형도이다. 사용된 커패시터 면적은 2500㎛²이다. 제6도의 데이터 출력버퍼에서 출력되는 풀업제어신호 DOK3및 출력데이터의 전압레벨을 제3도의 경우와 비교할 경우에 약 0.1볼트낮음을 알 수 있다. 그 이유는 승압회로(10)의 출력단에 인접하여 형성된 단속제어회로(40)의 게이트 커패시터의 영향때문이다.

본 발명에 의한 데어터 출력버퍼가 제공되므로서 출력동작이 고속으로 수행됨은 물론 초기의 출력데이터의 직류전압레벨을 충분히 확보하면서 신속하게 고정된 전압을 사용하게 되므로 접지전압특성이 개선되고 노이즈감소로 인해 오동작발생율을 줄일 수 있게 된다.

본 발명은 데이터 출력버퍼에 한정하여 설명하겠지만 이에 한정지 아니하고 반도체 장치의 데이터 전송분야에 이용가능하다.

Claims (4)

1. 풀업제어신호의 입력에 응답하여 제1로직신호를 출력하고 풀다운제어신호에 응답하여 상기 제2로직신호를 출력하는 구동수단을 구비하는 반도체 메모리의 데이터 전송회로에 있어서, 활성화 신호에 응답하여 제1전압레벨의 데이터를 제2전압레벨의 데이터로 승압하여 상기 구동수단의 풀업제어신호로 공급하는 승압회로와, 상기 활성화 신호에 의해 발생되는 제어신호를 소정의 시간만큼 시간지연시키는 단속제어수단과, 상기 단속제어수단의 시간지연된 제어신호에 응답하여 소정의 시간지연후 상기 제2전압레벨로 승압된 상기 풀업제어신호를 승압된 제2전압레벨보다 낮은 안정적인 제3전압레벨로 변화시키는 단속회로를 구비함을 특징으로 하는 반도체 메모리의 데이터 전송회로.
2. 제1항에 있어서, 상기 단속회로가, 상기 시간지연된 제어신호에 빠르게 응답하여 단속여부가 결정되는 스위칭소자와, 상기 스위칭소자의 접속시 상기 풀업제어신호의 전압을 안정적인 전압레벨로 고정하는 전하축적소자로 구성됨을 특징으로 하는 반도체 메모리의 데이터 전송회로
3. 제1항에 있어서, 상기 제어신호가, 상기 승압회로의 출력라인으로 출력되는 승압된 제2전압레벨의 풀업제어신호임을 특징으로 하는 반도체 메모리의 데이터 전송회로.
4. 제2항에 있어서, 상기 스위칭 소자가 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리의 데이터 전송회로.