KR100457330B1 - 데이터출력버퍼회로 - Google Patents

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KR100457330B1
KR100457330B1 KR1019970017355A KR19970017355A KR100457330B1 KR 100457330 B1 KR100457330 B1 KR 100457330B1 KR 1019970017355 A KR1019970017355 A KR 1019970017355A KR 19970017355 A KR19970017355 A KR 19970017355A KR 100457330 B1 KR100457330 B1 KR 100457330B1
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Abstract

본 발명에 따른 반도체 메모리 장치의 데이터 출력 버퍼 회로는 제 1 전압레벨의 데이터를 인가받고, 외부로부터 인가되는 데이터 출력 버퍼 제어신호에 응답하여 제 1 전압레벨의 제 1 풀업 제어신호를 출력하는 제 1 풀업 제어수단과; 상기 제 1 전압레벨의 데이터가 반전된 반전 데이터를 인가받고, 상기 데이터 출력 버퍼 제어신호에 응답하여 풀다운 제어신호를 발생하는 풀다운 제어수단과; 상기 제 1 풀업 제어수단으로부터 데이터를 인가받고, 이를 지연시켜 상기 제 1 풀업 제어신호보다 소정시간 늦게 출력되고, 상기 제 1 풀업 제어신호보다 높은 전압레벨을 갖는 제 2 풀업 제어신호를 발생하는 제 2 풀업 제어수단과; 상기 제 1 풀업 제어신호를 상기 제 2 풀업 제어신호보다 먼저 인가받고, 상기 제 2 풀업 제어신호를 인가받아 제 1 풀업 제어신호로 인해 먼저 출력된 제 1 전압레벨의 데이터를 제 2 전압레벨까지 높여 출력하기 위한 출력 구동 수단을 포함한다.

Description

데이터 출력 버퍼 회로.{data output buffer circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 데이터 출력 버퍼 회로에 관한 것이다.
반도체 메모리 장치는 날이 갈수록 고집적화를 요구하고 있다. 그리고 데이터의 더 빠른 액세스 속도를 얻기 위해 디램(DRAM : dynamic random access memory)의 경우, EDO 모드(extended data out)나 클럭 동기 등으로 구현되고 있으며, 이때 데이터 출력 버퍼 회로의 구동 능력이 칩의 동작 속도에 큰 영향을 끼친다.
도 1에는 데이터 출력 버퍼 회로의 회로도가 도시되어 있다.
데이터 출력 버퍼 회로는 독출 동작시 셀에 저장된 데이터를 칩외부로 전달한다. 데이터 출력 버퍼 회로는 데이터를 출력하기 위한 구동 회로는 독출 동작시 데이터 ″1″를 출력하기 위해서는 구동회로의 풀업 트랜지스터를 턴-온시켜야만 한다. 이때 상기 풀 업 트랜지스터의 동작을 제어하는 신호는 외부전원전압(VCC)에서 문턱전압(Vth)만큼 승압된 전압을 인가받아야만 데이터 ″1″이 출력된다.
상기 승압된 풀업 제어신호를 출력하는 제어회로는 부스팅 커패시터를 포함한다. 상기 부스팅 커패시터는 한쪽노드를 소정 전압레벨로 프리챠지한다음 부스팅 커패시터의 반대쪽 노드에 전압을 인가하면, 이미 프리챠지 된 노드는 두배의 전압레벨을 갖는다.
이때 낮은 전원전압을 인가하면, 데이터 출력 버퍼 회로가 빠른 속도와 출력전압레벨이상의 정상상태(steady state)의 데이터 출력을 얻기 위해서, 용량이 큰 부스팅 커패시터를 사용함으로써 승압된 풀업 제어신호를 얻을 수 있다.
도 2에는 데이터 출력시 파형이 도시되어 있다.
여기서, A는 출력 구동 회로의 크기가 크고 커패시터의 용량이 큰 경우이며, B는 출력 구동 회로의 크기가 작고 커패시터의 용량이 작은 경우이다. 도 2에 도시된 바와 같이, 정상영역에서 데이터 출력시 용량이 큰 커패시터를 사용하면 노이즈(noise)가 심해지는 것을 알 수 있다(A). 그리고 데이터 출력신호(DOUT)가 하이일 때 하이출력 임계전압(Voh, voltage output high)보다 과다하게 높게 올라가게 된다. 반면에 데이터 출력신호(DOUT)가 하이일 때 발생되는 노이즈를 감소시키기 위해 부스팅 커패시터의 용량을 줄이면 데이터 출력속도가 떨어지고, 데이터 출력신호(DOUT)의 전압레벨은 최소한의 하이출력 임계전압(Voh)을 만족하지 못하게 된다(B).
도 3에는 데이터 입력에 따른 출력 파형이 도시되어 있다.
그러나, 상술한 바와 같은 데이터 출력 버퍼 회로는 풀업 제어신호(DOKP)의 전압을 발생하는 부스팅 커패시터의 용량에 따라 데이터 출력속도가 느려지고, 노이즈가 심하게 발생된다. 즉, SPEC에 맞는 하이출력 임계전압레벨이상의 데이터 출력신호를 얻기 위해 상기 부스팅 커패시터의 용량을 크게 하면 최소한의 하이출력 임계전압(Voh)보다 레벨이 너무 높은 데이터 출력신호가 발생되고, 노이즈가 심하게 발생된다. 상기 노이즈를 줄이고, 정상영역에서 출력전압레벨보다 높은 데이터 출력신호의 전압레벨을 줄이기 위해 커패시터의 용량을 줄이게 되면, 데이터 출력속도가 월등히 떨어지고 데이터 출력신호의 전압레벨이 하이출력 임계전압(Voh)과 비슷해져 하이레벨의 데이터가 출력되더라도 그 범위가 불명확해지는 문제점이 발생된다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 용량이 다른 부스팅 커패시터를 갖는 풀업 제어회로를 하나더 사용하여 데이터 출력속도의 손실을 줄이고, 데이터 출력신호의 노이즈를 줄이며, 저전압영역에서 하이출력 임계전압을 만족하는 데이터를 출력하는 데이터 출력 버퍼 회로를 제공하는데 있다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 데이터 출력 버퍼 회로는 제 1 부스팅 커패시터를 포함하며, 데이터 및 데이터 출력 버퍼 제어신호에 응답하여 제 1 풀업 제어 신호를 출력하는 제 1 풀업 제어 수단과; 상기 데이터의 반전 데이터 및 상기 데이터 출력 버퍼 제어 신호에 응답하여 풀다운 제어 신호를 발생하는 풀다운 제어 수단과; 상기 제 1 부스팅 커패시터보다 큰 용량을 갖는 제 2 부스팅 커패시터를 포함하며, 상기 제 1 풀업 제어 수단으로부터 출력된 반전 데이터에 응답하여 제 2 풀업 제어신호를 발생하되, 상기 제 2 풀업 제어 신호는 상기 제 1 풀업 제어신호보다 소정시간 늦게 생성되고 상기 제 1 풀업 제어신호보다 높은 제 2 전압레벨을 갖는 제 2 풀업 제어 수단과; 제 1 풀업 트랜지스터를 포함하며, 상기 제 1 풀업 제어신호에 응답하여 풀업 동작을 수행하는 제 1 풀업 구동 수단과; 상기 제 1 풀업 트랜지스터보다 작은 구동 능력을 갖는 제 2 풀업 트랜지스터를 포함하며, 상기 제 2 풀업 제어신호에 응답하여 풀업 동작을 수행하는 제 2 풀업 구동 수단과; 그리고 상기 풀다운 제어신호에 응답하여 풀다운 동작을 수행하는 풀다운 구동 수단을 포함한다.
(실시예)
본 발명의 신규한 반도체 메모리 장치의 데이터 출력 버퍼는 노이즈를 줄일 수 있고, 동시에 하이출력 임계전압레벨을 만족하는 데이터를 출력할 수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 4,도 5 내지 도 6에 의거하여 설명하면 다음과 같다.
도 4에는 데이터 출력 버퍼 회로의 구성을 상세하게 보여주는 회로도가 도시되어 있다.
데이터 출력 버퍼 회로는 제 1 풀업 제어 회로(400), 풀 다운 제어 회로(500), 제 2 풀업 제어 회로(600), 그리고 출력 구동 회로(700)를 포함한다. 상기 제 1 풀업 제어회로(400)는 제 1 프리챠지 회로(410), 입력데이터 전달 회로(420), 제 1 부스팅 회로(430), 제 1 전달 회로(440), 그리고 제 1 디스챠아지 회로(450)를 포함한다. 상기 제 1 프리챠지 회로(410)는 소오스에 전원전압(VCC)이 인가되고, 상기 소오스와 게이트가 상호접속되고, 드레인이 제 1 노드(N1)에 연결되는 제 1 NMOS 트랜지스터(M1)를 구비한다. 상기 입력데이터 전달 회로(420)는 일입력단에 데이터(DB)가 인가되고, 타입력단에 제어신호(
Figure pat00011
TRST)가 인가되는 제 1 난드 게이트(101)와 그리고 이에 직렬 연결된 제 1 인버터(103)를 포함한다. 상기 제 1 부스팅 회로(430)는 제 1 부스팅 커패시터(C1)를 포함하고 있다.
그리고 상기 제 1 전달 회로(440)는 게이트가 상기 제 1 난드 게이트(101)의 출력단에 연결되고, 소오스가 상기 제 1 노드(N1)에 연결되고, 드레인이 제 1 풀업 제어신호(DOKP1) 출력단에 연결되고, 웰영역이 소오스에 연결되는 제 1 PMOS 트랜지스터(M2)를 구비한다. 더불어 상기 제 1 디스챠지 회로(450)는 게이트가 상기 제 1 난드 게이트(101)의 출력단에 연결되고, 드레인이 제 1 풀업 제어신호(DOKP1) 출력단에 연결되고, 소오스가 접지된 제 2 NMOS 트랜지스터(M3)로 구성된다.
계속해서, 상기 풀다운 제어 회로(500)는 일입력단에 제어신호(
Figure pat00012
TRST)가 인가되고, 타입력단에 반전데이터
Figure pat00001
가 인가되는 제 2 난드 게이트(102)와, 그리고 이와 직렬 연결되어 풀다운 제어신호(DOKN)를 출력하는 제 2 인버터(104)를 구비한다.
상기 제 2 풀업 제어 회로(600)는 지연 회로(610), 지연 전달 회로(620), 반전 회로(107), 제 2 프리챠지 회로(630), 제 2 부스팅 회로(640), 제 2 전달 회로(650), 제 2 디스챠아지 회로(660)를 포함한다. 상기 지연 회로(610)에는 항상 하이레벨의 데이터가 인가된다. 지연 전달 회로(620)는 일입력단에 로우 레벨의 데이터가 인가되고, 타입력단에 상기 지연회로(610)를 거쳐 지연된 하이레벨의 데이터가 인가되는 제 3 난드 게이트(105)와, 입력단이 상기 제 3 난드 게이트(105)의 출력단에 연결되는 제 3 인버터(106)를 구비하고 있다.
상기 반전 회로(107)는 상기 지연 전달 회로(620)를 통하여 출력되는 데이터를 반전시켜 제 2 부스팅 회로(640)에 인가한다. 상기 반전 회로(107)는 입력단이 상기 지연 전달 회로(620)의 출력단에 연결되고, 출력단이 제 2 부스팅 회로(640)에 접속되는 제 4 인버터(107)를 구비하고 있다.
상기 제 2 프리챠지 회로(630)는 모오스 커패시터(C15)와 트랜지스터들(M4, M5, M6, M7)을 포함한다. 상기 제 2 부스팅 회로(640)는 일단이 제 2 노드(N2)에 연결되고, 타단이 상기 제 4 인버터(107)의 출력단에 연결되는 제 2 부스팅 커패시터(C2)를 포함한다.
상기 제 2 전달 회로(650)는 게이트가 상기 제 4 인버터(107)의 입력단에 연결되고, 소오스가 상기 제 2 노드(N2)에 연결되고, 드레인이 제 2 풀업 제어신호(DOKP2)가 출력되는 출력단에 연결되고, 웰영역이 상기 소오스에 연결되는 제 2 PMOS 트랜지스터(M8)를 포함한다. 그리고 상기 제 2 디스챠아지 회로(660)는 게이트가 상기 제 4 인버터(107)의 출력단에 연결되고, 드레인이 제 2 풀업 제어신호(DOKP2) 출력단에 연결되고, 소오스가 접지된 제 8 NMOS 트랜지스터(M9)를 포함한다.
그리고, 상기 출력 구동 회로(700)는 제 1 풀업 구동 회로(710), 제 2 풀업 구동 회로(720), 그리고 풀다운 구동 회로(730)를 포함한다. 상기 제 1 풀업 구동 회로(710)는 게이트에 제 1 풀업 제어신호(DOKP1)가 인가되고, 드레인에 전원전압(VCC)이 인가되고, 소오스가 데이터 출력단(DOUT)에 연결되는 제 9 NMOS 트랜지스터(M10)를 구비한다.
상기 제 2 풀업 구동 회로(720)는 게이트에 제 2 풀업 제어신호(DOKP2)가 인가되고, 드레인에 전원전압(VCC)이 인가되고, 소오스가 데이터 출력단(DOUT)에 연결되는 제 10 NMOS 트랜지스터(M11)를 구비하고 있다. 상기 풀다운 구동 회로(730)는 게이트에 풀다운 제어신호(DOKN)가 인가되고, 드레인이 출력단에 연결되고, 소오스가 접지된 제 11 NMOS 트랜지스터(M12)를 구비한다.
상술한 바와 같은 구성을 갖는 데이터 출력 버퍼 회로는 참고도면 도 4 및 도 5 내지 도 6에 의거하여 동작을 설명하면 다음과 같다.
도 4를 참고하면, 상기 제 1 프리챠지 회로(410)는 전원전압(VCC)을 인가받아 제 1 노드(N1)를 전원전압레벨로 프리챠지한다. 그리고 하이레벨의 데이터(DB)와 로우레벨의 반전데이터
Figure pat00002
와 하이레벨의 제어신호(
Figure pat00013
TRST)가 인가된다고 하자. 상기 난드 게이트(101)에 하이레벨의 데이터(DB)와 하이레벨의 제어신호(
Figure pat00014
TRST)가 난드 게이트(101)에 인가됨에 따라 출력되는 로우레벨의 신호는 제 2 인버터(102)를 거쳐 하이레벨로 바뀌게 된다. 상기 제 2 인버터(102)의 출력단이 하이레벨로 됨에 따라 제 1 부스팅 회로(430)의 제 1 부스팅 커패시터(C1)는 VCC-Vth레벨로 프리챠지된 제 1 노드(N1)를 2VCC 만큼 풀업 시킨다.
이에 따라, 제 1 노드(N1)가 2VCC 되기 전에 제 1 전달 회로(440)의 제 1 PMOS 트랜지터(M2)는 턴-온되어 상기 풀업된 제 1 노드(N1)의 전압을 전달한다. 그리고 하이레벨의 제어신호(
Figure pat00015
TRST)와 로우레벨의 반전 데이터
Figure pat00003
를 인가받은 난드 게이트(103)는 하이레벨의 신호를 출력하여 인버터(104)를 통하여 로우레벨의 풀다운 제어신호(DOKN)를 출력한다.
그리고 외부로부터 인가된 데이터들은 지연되어 제 2 풀업 제어회로(600)에 인가된다. 상기 지연되어 전달되는 데이터들은 지연 전달 회로(620)의 난드 게이트(105)와 인버터(106)를 통하여 제 2 프리챠지 회로(630)와 제 2 부스팅 회로(640)에 인가된다. 상기 제 2 프리챠지 회로(630)는 외부로부터 전원전압(VCC)을 인가받아 제 2 노드(N2)를 전원전압레벨로 프리챠지 시킨다. 상기 지연된 신호가 인가되면 제 2 부스팅 회로(640)의 제 2 부스팅 커패시터(C2)를 통하여 제 2 노드(N2)의 전압이 승압되어 제 2 전달 회로(650)의 트랜지스터(M8)를 통해 하이레벨의 제 2 풀업 제어신호(DOKP2)를 발생한다. 상기 제 2 전달 회로(650)는 상기 제 4 인버터(107)가 데이터를 출력하기 이전에 미리 인가받아 턴온 상태를 유지한다.
상기 하이레벨의 제 1 풀업 제어신호(DOKP1)를 인가받은 다음, 하이레벨의 제 2 풀업 제어신호(DOKP2)를 인가받은 출력 구동 회로(700)의 제 1 풀업 구동 회로(710)와 제 2 풀업 구동 회로(720)는 트랜지스터들(M10, M11)을 턴-온시켜 하이레벨의 데이터(DOUT)를 출력한다.
그리고 로우레벨의 데이터(DB)를 입력하면, 난드 게이트들로부터 하이레벨의 신호를 인가받은 제 2 NMOS 트랜지스터(M3)와 제 8 NMOS 트랜지스터(M9)는 턴-온되어 접지전압레벨로 디스챠지 시킨다. 그로 인해 로우레벨의 풀업신호들(DOKP1, DOKP2)이 발생된다. 그리고 하이레벨의 반전 데이터
Figure pat00004
와 하이레벨의 제어신호(
Figure pat00016
TRST)로 인해 하이레벨의 풀다운 제어신호(DOKN)가 발생된다. 그러므로 상기 로우레벨의 풀업 제어신호들(DOKP1, DOKP2)에 응답하여 출력 구동 회로(700)의 제 1 풀업 구동 회로(710)와 제 2 풀업 구동 회로(720)의 트랜지스터들(M10, M11)은 오프되며, 하이레벨의 풀다운 제어신호(DOKN)에 응답하여 트랜지스터(M12)는 온되어 로우레벨의 데이터가 출력된다.
도 5에는 본 발명의 실시예에 따른 노이즈발생의 파형이 도시되어 있다.
A는 본 발명에 따른 특성을 보여주고 있으며, B는 종래 기술에 따른 특성을 보여주고 있다.
상기 데이터 출력 버퍼 회로의 제 1 풀업 제어회로(400)와 제 2 풀업 제어회로(600)의 부스팅 커패시터들(C1, C2)은 그 용량을 서로 달리하고 있다. 제 1 풀업 제어회로(400)의 제 1 부스팅 커패시터(C1)는 용량을 작게하여 하이출력 임계전압(Voh)이하에서만 제 1 풀업 제어신호(DOKP1)로 인해서 데이터가 출력되도록 한다. 그리고 상기 제 1 풀업 제어신호(DOKP1)를 인가받는 제 1 풀업 구동 회로(710)의 크기(size)를 크게 하여 데이터 출력 속도의 손실이 없도록 한다.
제 2 풀업 제어회로(600)의 제 2 부스팅 커패시터(C2)는 용량을 크게 하여 저전압에서 하이레벨의 데이터 출력신호(DOUT)가 출력전압레벨을 만족하도록 충분히 높게 승압된 전압을 발생하여 출력 구동 회로(700)를 구동시킨다. 그리고 상기 제 2 풀업 제어신호(DOKP2)를 인가받는 제 2 풀업 구동 회로(720)의 크기는 작게하여 데이터 출력의 기울기를 완만하게 함으로써 노이즈를 최소화한다.
이로써, 작은 용량의 커패시터를 포함한 제 1 풀업 제어 회로(400)로부터 제 1 풀업 제어신호(DOKP1)로 인해 데이터가 빨리 출력되고, 큰 용량의 커패시터를 포함한 제 2 풀업 제어 회로(600)는 그후 지연된 데이터를 인가받아 높은 전압레벨의 데이터를 출력하도록하는 제 2 풀업 제어신호(DOKP2)를 발생한다.
도 6에 도시된 바와 같이, 종래와 본 발명의 실시예에 따른 출력파형이 다름을 알 수 있다. 데이터 출력시 본 발명에서는 제 1 풀업 제어회로와 제 2 풀업 제어회로로 인해 출력 데이터의 기울기가 완만해진 것을 알 수 있다. 그리고 하이레벨의 데이터가 출력될 때 노이즈가 종래보다 훨씬줄어듬을 알 수 있다. 그리고 제 1 풀업 제어신호가 보다 빨리 인가됨에 따라 데이터 출력 속도를 빠르게 할 수 있으며, 상기 소정 빨리 인가된 제 1 풀업 제어신호로 인한 데이터 출력 전압레벨을 하이출력 임계전압레벨보다 충분히 높도록 하여 독출 동작시 발생할 수 있는 오류를 막을 수 있다.
상술한 바와 같은, 상기 데이터 출력 버퍼 회로는 저전압영역에서 데이터 출력 구동 회로를 제어하는 풀업 제어회로를 하나더 설계함으써 하이레벨의 데이터를 출력할 때 제 1 풀업 제어회로로 인해 데이터가 보다 빨리 출력되고 그후 지연된 데이터를 인가받은 제 2 풀업 제어회로로 인해 노이즈가 줄어드는 효과가 있다.
도 1은 종래 실시예에 따른 데이터 출력 버퍼 회로의 구성을 보여주는 회로도;
도 2는 도 1의 데이터 출력 버터 회로의 동작에 따른 출력파형을 보여주는 파형도;
도 3은 도 1의 데이터 출력 버퍼 회로의 동작에 따른 출력 타이밍도;
도 4는 본 발명의 실시예에 따른 데이터 출력 버퍼 회로를 상세하게 보여주는 회로도;
도 5는 도 4의 데이터 출력 버퍼 회로의 동작에 따른 출력파형을 보여주는 파형도;
도 6은 도 4의 데이터 출력 버퍼 회로의 동작에 따른 출력 타이밍도;
*도면의 주요부분에 대한 부호 설명
400 : 제 1 풀업 제어회로 410 : 제 1 프리챠지 회로
420 : 입력신호 전달 회로 430 : 제 1 부스팅 회로
440 : 제 1 전달 회로 450 : 제 1 디스챠아지 회로
500 : 풀다운 제어회로 600 : 제 2 풀업 제어회로
610 : 지연 회로 620 : 지연 전달 회로
630 : 제 2 프리챠지 회로 640 : 제 2 부스팅 회로
650 : 제 2 전달 회로 660 : 제 2 디스챠아지 회로
700 : 출력 구동 회로 710 : 제 1 풀업 구동 제어 회로
720 : 제 2 풀업 구동 제어 회로 730 : 풀다운 구동 제어 회로

Claims (16)

  1. 제 1 부스팅 커패시터를 포함하며, 데이터 및 데이터 출력 버퍼 제어신호에 응답하여 제 1 풀업 제어 신호를 출력하는 제 1 풀업 제어 수단과;
    상기 데이터의 반전 데이터 및 상기 데이터 출력 버퍼 제어 신호에 응답하여 풀다운 제어 신호를 발생하는 풀다운 제어 수단과;
    상기 제 1 부스팅 커패시터보다 큰 용량을 갖는 제 2 부스팅 커패시터를 포함하며, 상기 제 1 풀업 제어 수단으로부터 출력된 반전 데이터에 응답하여 제 2 풀업 제어신호를 발생하되, 상기 제 2 풀업 제어 신호는 상기 제 1 풀업 제어신호보다 소정시간 늦게 생성되고 상기 제 1 풀업 제어신호보다 높은 제 2 전압레벨을 갖는 제 2 풀업 제어 수단과;
    제 1 풀업 트랜지스터를 포함하며, 상기 제 1 풀업 제어신호에 응답하여 풀업 동작을 수행하는 제 1 풀업 구동 수단과;
    상기 제 1 풀업 트랜지스터보다 작은 구동 능력을 갖는 제 2 풀업 트랜지스터를 포함하며, 상기 제 2 풀업 제어신호에 응답하여 풀업 동작을 수행하는 제 2 풀업 구동 수단과; 그리고
    상기 풀다운 제어신호에 응답하여 풀다운 동작을 수행하는 풀다운 구동 수단을 포함하는 데이터 출력 버터 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압레벨은 전원전압레벨이며, 제 2 전압레벨은 상기 제 1 전압레벨보다 높고, 하이출력 임계전압(Voh)보다 높은 전압레벨인 데이터 출력 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 제 1 풀업 제어 수단은,
    상기 데이터와 상기 데이터 출력 버퍼 제어신호를 인가받아 상기 입력된 데이터를 전달하는 입력 데이터 전달수단과;
    상기 제 1 노드를 소정레벨로 프리챠지 시키는 제 1 프리챠지 수단과;
    상기 제 1 노드의 전압은 상기 입력 데이터 전달수단의 출력에 따라 상기 제 1 부스팅 커패시터에 의해서 전원전압레벨만큼 부스팅되며;
    제 1 노드가 부스팅되기 전에 온되어 상기 제 1 노드의 전압을 전달하는 제 1 전달수단과;
    상기 입력 데이터 전달 수단으로부터 발생되는 신호를 인가받아 접지전압레벨로 디스챠아지하는 제 1 디스챠아지수단을 포함하는 데이터 출력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 입력 데이터 전달 수단은
    일입력단에 데이터가 인가되고, 타입력단에 제어신호가 인가되는 제 1 난드 게이트와;
    입력단이 상기 난드 게이트의 출력단에 연결되고 출력단이 상기 제 1 부스팅 커패시터에 접속되는 제 1 인버터를 포함하는 데이터 출력 버퍼 회로.
  5. 제 3 항에 있어서,
    상기 제 1 프리챠지 수단은,
    드레인과 게이트가 상호 접속되어 전원전압을 인가받는 제 1 MOS 트랜지스터를 포함하는 데이터 출력 버터
  6. 제 3 항에 있어서,
    상기 제 1 전달 수단은,
    게이트가 상기 입력데이터 전달수단에 연결되고, 웰 영역이 소오스에 연결되고, 드레인이 출력단에 연결되는 제 2 MOS 트랜지스터를 포함하는 데이터 출력 버퍼 회로.
  7. 제 3 항에 있어서,
    상기 제 1 디스챠아지 수단은,
    게이트가 상기 입력 데이터 전달 수단에 접속되고, 드레인이 출력단에 연결되고, 소오스가 접지된 제 3 MOS 트랜지스터를 포함하는 데이터 출력 버퍼 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 풀다운 제어 수단은,
    일입력단에 상기 제어신호가 인가되고, 타입력단에 반전 데이터가 인가되는 제 2 난드 게이트와;
    입력단이 상기 제 2 난드 게이트의 출력단에 연결되고, 출력단이 풀 다운 제어신호 출력단에 접속되는 제 2 인버터를 포함하는 데이터 출력 버퍼 회로.
  9. 제 1 항에 있어서,
    상기 제 2 풀업 제어 수단은,
    제 2 노드와;
    상기 제 1 풀업 제어 수단으로부터 데이터를 인가받아 이를 소정 시간 지연시켜 전달하는 지연 수단과;
    상기 지연된 데이터를 전달하는 지연 전달 수단과;
    상기 지연 전달 수단으로부터 출력되는 신호를 인가받아 상기 제 2 노드를 소정레벨로 프리챠지하는 제 2 프리챠지수단과;
    상기 지연 전달 수단으로부터 출력되는 데이터를 반전시켜 전달하는 반전 수단과;
    상기 제 2 노드의 전압은 상기 반전 수단의 출력에 따라 상기 제 2 부스팅 커패시터에 의해서 전원전압레벨로 부스팅하며;
    상기 제 2 노드가 부스팅되기 전에 턴온되어 상기 제 2 노드의 전압을 전달하는 제 2 전달 수단과;
    상기 지연 전달 수단으로부터 신호를 인가받아 접지레벨로 디스챠아지 하는 제 2 디스챠아지 수단을 포함하는 데이터 출력 버퍼 회로.
  10. 제 9 항에 있어서,
    상기 지연 전달 수단은,
    일입력단에 로우 레벨의 데이터가 인가되고, 타입력단에 상기 지연 수단을 통과한 하이레벨의 데이터가 인가되는 제 2 난드 게이트와;
    입력단이 상기 제 2 난드 게이트의 출력단에 연결되는 제 3 인버터를 포함하는 데이터 출력 버퍼 회로.
  11. 제 9 항에 있어서,
    상기 반전수단은,
    입력단이 상기 지연 전달 수단의 출력단에 연결되는 제 4 인버터를 포함하는 데이터 출력 버퍼 회로.
  12. 제 9 항 또는 제 11 항에 있어서,
    상기 제 2 전달 수단은
    게이트가 상기 반전 수단의 입력단에 연결되고, 웰 영역이 소오스에 연결되고 드레인이 제 2 풀업 제어신호가 출력되는 출력단에 연결되는 제 8 MOS 트랜지스터를 포함하는 데이터 출력 버퍼 회로.
  13. 제 9 항에 있어서,
    상기 제 2 디스챠아지 수단은,
    게이트가 상기 지연 전달 수단의 출력단에 연결되고, 드레인이 상기 제 2 전달수단에 연결되고, 소오스가 접지된 제 9 MOS 트랜지스터를 포함하는 데이터 출력 버퍼 회로.
  14. 제 1 항에 있어서,
    상기 제 1 풀업 구동 수단의 제 1 풀업 트랜지스터는 상기 제 1 풀업 제어신호가 인가되는 게이트, 전원전압이 인가되는 드레인, 그리고 데이터 출력단에 연결되는 소오스를 갖는 데이터 출력 버퍼 회로.
  15. 제 1 항에 있어서,
    상기 제 2 풀업 구동 수단의 제 2 풀업 트랜지스터는 상기 제 2 풀업 제어신호가 인가되는 게이트, 전원전압이 인가되는 드레인, 그리고 데이터 출력단에 연결되는 소오스를 갖는 데이터 출력 버퍼 회로.
  16. 제 1 항에 있어서,
    상기 풀다운 구동 수단은 상기 풀다운 제어신호가 인가되는 게이트, 데이터 출력단에 연결된 드레인, 그리고 접지된 소오스를 갖는 MOS 트랜지스터를 포함하는 데이터 출력 버퍼 회로.
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