KR960013861B1 - 고속 데이타 전송을 위한 부트스트랩 회로 - Google Patents
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Abstract
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Description
제1도는 종래의 부트스트랩 회로도.
제2도는 본 발명에 의한 부트스트랩 회로도.
제3도는 본 발명에 의한 부트스트랩 회로를 워드라인 인에이블 회로에 구현한 실시예도.
제4도는 본 발명에 의한 부트스트랩 회로를 데이타 출력버퍼에 구현한 실시예도.
* 도면의 주요부분에 대한 부호의 설명
11 : 시간 지연회로 12 : 워드라인 드라이버
13 : 로오 디코더 14 : CBOOT구동회로
15 : 풀-다운 드라이버 구동회로
본 발명은 특정 노드에 높은 전위를 인가하는 부트스트랩 회로에 관한 것으로 특히, 특정 노드에 접속된 전달 트랜지스터의 게이트 노드를 높은 전위로 부트스트랩시키기 위해 부트스트랩 캐패시터와 이를 구동하는 드라이버를 추가로 포함시켜 구현한 부트스트랩 회로에 관한 것이다.
NMOS형 트랜지스터는 그 특성상 자신의 게이트에 전원전압(Vdd)이 인가된 상태에서 드레인에 로직하이의 전위(Vdd)가 인가되면 소오스는 Vdd-Vt(Vt : NMOS형 트랜지스터의 문턱전압) 만큼의 전위까지 충전된다. 즉, 전원전압(Vdd) 레벨까지 충전되지 못한다. 그러므로 이러한 단점을 보완하기 위하여 NMOS형 트랜지스터의 기생용량(Cgs)을 이용한 자체 부트스트랩(self bootstrap) 기술을 적용하지만 소오스의 부하가 클 경우에는 게이트를 부트스트랩하는데 시간 지연이 발생한다.
제1도는 종래의 부트스트랩 회로를 도시한 것으로, 입력신호(IN)를 받아들여 반전시키는 반전 게이트(I1)와, 구동하고자 하는 부하 캐패시터(CL)와, 상기 반전 게이트(I1)의 출력을 통해 상기 캐패시터(CL)를 충전시키는 NMOS형 트랜지스터(T1)와, 상기 입력신호(IN)를 일정시간 동안 지연시키는 시간 지연회로(11)와, 게이트로 전원전압(Vdd)이 인가되며 상기 지연회로(11)와 상기 NMOS 트랜지스터(T1)의 게이트 사이에 접속되어 있는 NMOS형 트랜지스터(T2)로 구성되어 있다.
상기한 구성의 동작을 살펴보면 우선 입력신호(IN)가 로직하이 상태라고 하면 노드(A)의 전위레벨이 Vdd-Vt(NMOS 트랜지스터 T2의 문턱전압)로 되어 NMOS 트랜지스터(T1)의 게이트에는 Vdd-Vt의 전압이 인가된다. 따라서 NMOS 트랜지스터(T1)은 저전위의 전압을 노드(B)에 전달한다. 이때 입력신호(IN)가 로직하이 상태에서 로직로우 상태로 바뀌면 트랜지스터(T1)의 기생용량(Cgs)에 의해 노드(A)는 자체 부트스트랩되어 (Vdd-Vt)+△V로 전위가 상승하게 된다. 따라서 캐패시터(CL)에는 이론적으로 문턱전압(Vt)의 손실없이 전원전압(Vdd) 레벨로 전하가 충전된다.
이와 같이 종래의 자체 부트스트랩 회로에서는 노드(A)의 부트스트랩이 트랜지스터(T1)의 게이트와 소오스 사이의 기생용량(Cgs)에 의해 발생하게 되므로 부하 캐패시터(CL)가 클 경우는 노드(B)가 전원전압(Vdd)까지 충전되는데 상당한 시간이 소요된다. 그러므로 노드(A)가 부트스트랩되는 시간 또한 지연될 수밖에 없다. 즉, 종래의 자체 부트스트랩 회로에서는 기생용량(Cgs)이 불충분하여 노드(A)가 충분히 부트스트랩되지 않을 뿐만 아니라, 기생용량(Cgs)에 의한 부트스트랩은 노드(B)의 전위가 상승하면서 발생하므로 시간 지연이 발생한다. 또한, 대개의 경우 부하 캐패시터(CL) 값이 매우 크므로 시정수(RC)가 크게 되고 이에 따라 부하 캐패시터(CL)를 충전하는데 많은 시간이 소요된다. 결국, 노드(A)의 부트스트랩에도 같은 시간 지연이 필요하므로 데이타 전송 속도가 저하되는 문제가 발생한다.
따라서, 본 발명은 상기 NMOS 트랜지스터(T1)의 소오스의 부하가 클 경우에 발생하는 시간 지연을 감소시키기 위하여, 드레인에 전원전압(Vdd)이 인가되는 시점에서 상기 NMOS 트랜지스터의 게이트를 전원전압(Vdd) 보다 높은 전위로 부트스트랩시킴으로써, 소오스에 전원전압(Vdd)이 빠른 시간내에 충전하도록 한 부트스트랩 회로를 제공하는데 그 목적이 있다.
상기 목적달성을 위한 본 발명의 부트스트랩 회로는, 특정 노드에 높은 전위를 전달하는 부트스트랩 회로에 있어서, 상기 특정 노드에 연결된 임의의 부하 캐패시터와, 상기 부하 캐패시터를 충전시키는 제1드라이버와, 상기 드라이버와 부하 캐패시터를 연결하는 스위칭 수단인 제1 NMOS 트랜지스터와, 게이트에 전원전압이 연결되어 제1 NMOS 트랜지스터를 제어하기 위한 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 게이트를 부트스트랩하기 위한 부트스트랩 캐패시터와, 상기 부트스트랩 캐패시터를 구동하며 입력단이 상기 제1드라이버의 입력단에 접속되어 있는 제2드라이버를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명에 의한 부트스트랩 회로의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명에 의한 부트스트랩 회로를 도시한 것으로, 제1도에 도시된 부트스트랩 회로의 구성에, 반전 게이트(I1)의 입력신호(IN) 입력단자와 노드(A) 사이에 직렬로 접속되어 노드(A)를 부트스트랩시키기 위한 드라이버인 반전 게이트(I2)와 부트스트랩 캐패시터(C1)를 포함시켜 구현한 것이다.
그 동작을 살펴보면 초기에 입력신호(IN)가 로직하이 상태이면 노드(A)의 전위레벨은 Vdd-Vt까지 충전되고 노드(B)는 로우 레벨의 저전위 상태를 갖게 된다. 이때 트랜지스터(T2)의 게이트는 전원전압(Vdd)에 연결되므로 노드(A)가 Vdd-Vt로 충전되면 턴-오프되고 이에 따라 노드(A)는 플로팅(floating) 상태가 된다.
이때 입력신호(IN)가 로직하이에서 로직로우로 바뀌면 반전 게이트(I2)와 캐패시터(C1)에 의해 노드(A)가 부트스트랩되기 시작하면서 반전 게이트(I1)는 트랜지스터(T1)를 거쳐 부하 캐패시터(CL)를 충전시키게 된다. 여기서 로직로우 상태인 입력신호(IN)는 시간 지연회로(11)를 거치므로 아직 노드(A)는 플로팅 상태이다.
일정한 시간이 경과하여 노드(B)에는 전원전압(Vdd)이 충전되고 상기 시간 지연회로(11)를 거쳐 로직로우 상태의 입력신호(IN)가 트랜지스터(T2)로 전달되면 노드(A)는 접지상태로 전이하게 되고 이에 따라 트랜지스터(T1) 또한 턴-오프되어 부트스트랩 동작을 종료하게 된다.
그리고 상술한 구성의 부트스트랩 회로에 의하면 노드(A)의 부트스트랩 시간을 반전 게이트(I2)의 로직 문턱전압으로 조절할 수 있으며, 부트스트랩이 캐패시터(C1) 및 기생용량(Cgs)에 의해 발생하는 양의 합이 되므로 부트스트랩 레벨도 높을 수 있고 캐패시터(C1)에 의한 부트스트랩은 노드(B)의 전위와 무관하므로 부트스트랩 속도 또한 빠르게 된다.
제3도는 본 발명에 의한 부트스트랩 회로를 워드라인 인에이블 회로에 구현한 실시예로서, 워드라인을 인에이블시키는 워드라인 드라이버(12)의 출력을 로오 디코더(13) 출력에 의해 문턱전압의 손실없이 워드라인 부하로 전달하기 위한 회로이다.
로오 디코더(13)의 출력이 로직로우에서 로직하이로 되면 노드(C)는 Vdd-Vt로 충전되고 트랜지스터(T3)는 턴-오프된다. 이후 워드라인 드라이버(12)의 출력이 로직로우 상태로 인가되면 반전 게이트(I6)와 캐패시터(C2)에 의해 노드(C)가 빠른 시간내에 충분히 부트스트랩되면서 반전 게이트(I5)에 의해 출력이 트랜지스터(T4)를 통해 워드라인에 충분히 전달될 수 있다.
상기 부트스트랩 회로의 동작과정은 상기 제2도에서 설명한 바와 동일하게 이루어진다.
제4도는 본 발명에 의한 부트스트랩 회로를 데이타 출력버퍼에 구현한 실시예로서, 데이타 출력버퍼의 풀-업 구동 트랜지스터(Tu)의 게이트 노드(E)를 전원전압(Vdd)로 충전하여 CBOOT구동회로(14)에 의해 제어되는 부트스트랩 캐패시터(CBOOT)의 부트스트랩 효율과 속도를 향상시키게 된다.
즉, 상기 본 발명의 부트스트랩 회로에 의해 노드(E)를 전원전압(Vdd)로 충전하게 되면 부트스트랩 캐패시터(CBOOT)가 노드(E)를 Vdd+Vt로 부트스트랩시키는 시간을 빠르게 할 수 있으므로 출력단(Dout)에 데이타를 출력하는 속도를 향상시킬 수 있다.
데이타 출력버퍼의 풀-업 구동 트랜지스터는 상기와 같은 부트스트랩 회로에 의해 동작되고 풀-다운 구동 트랜지스터는 그 게이트가 전원전압 보다 높을 필요가 없으므로 정상적인 풀-다운 드라이버 구동회로(15)에 의해 동작이 제어된다.
이상, 제2도 내지 제4도를 통해 설명한 바와 같이 본 발명의 부트스트랩 회로가 NMOS형 풀-업 드라이버(pull-up driver)를 사용하는 데이타 출력버퍼(data output buffer)나 워드라인 인에이블 회로 등에 적용되어 고속의 데이타 전송을 실현할 수 있게 된다.
본 발명의 부트스트랩 회로를 사용하게 되면 NMOS형 전달 트랜지스터의 문턱전압에 의한 손실없이 원하는 노드에 전원전압 레벨을 빠른 시간내에 전달하는 효과를 얻게 된다. 또한, 본 발명을 워드라인 인에이블 회로나 데이타 출력버퍼에 적용하면 워드라인 인에이블 시간이 빨라져 데이타 리드 속도와 데이타 출력 버퍼의 풀-업 드라이버의 동작속도가 향상되므로 전체적인 데이타 억세스 타임이 빨라지는 효과가 발생한다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (3)
- 특정 노드에 높은 전위를 전달하는 부트스트랩 회로에 있어서, 상기 특정 노드에 연결된 임의의 부하 캐패시터와, 상기 부하 캐패시터를 충전시키는 제1드라이버와, 상기 드라이버와 부하 캐패시터를 연결하는 스위칭 수단인 제1 NMOS형 트랜지스터와, 게이트에 전원전압이 연결되어 제1 NMOS형 트랜지스터를 제어하기 위한 제2 NMOS형 트랜지스터와, 상기 제1 NMOS형 트랜지스터의 게이트를 부트스트랩하기 위한 부트스트랩 캐패시터와, 상기 부트스트랩 캐패시터를 구동하며 입력단이 상기 제1드라이버의 입력단에 접속되어 있는 제2드라이버를 포함하는 것을 특징으로 하는 부트스트랩 회로.
- 제1항에 있어서, 상기 부트스트랩 회로를 워드라인에 높은 전위를 인가하는 워드라인 인에이블 회로에 적용하는 것을 특징으로 하는 부트스트랩 회로.
- 제1항에 있어서, 상기 부트스트랩 회로를 데이타 출력버퍼의 NMOS형 풀-업 구동단의 게이트 노드에 높은 전위를 인가하는데에 적용하는 것을 특징으로 하는 부트스트랩 회로.
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Families Citing this family (20)
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US5783948A (en) * | 1995-06-23 | 1998-07-21 | Micron Technology, Inc. | Method and apparatus for enhanced booting and DC conditions |
US5959933A (en) | 1996-01-25 | 1999-09-28 | Micron Technology, Inc. | System for improved memory cell access |
KR100422815B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
FR2773019B1 (fr) * | 1997-12-24 | 2001-10-12 | Sgs Thomson Microelectronics | Dispositif de generation d'une impulsion de tension |
JP3319400B2 (ja) * | 1998-08-07 | 2002-08-26 | ヤマハ株式会社 | 駆動回路 |
US6188274B1 (en) | 1999-06-04 | 2001-02-13 | Sharp Laboratories Of America, Inc. | Bootstrap capacitor power supply for low voltage mobile communications power amplifier |
KR100380160B1 (ko) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 워드 라인 부트스트랩 회로 |
US6696880B2 (en) * | 2001-11-09 | 2004-02-24 | Sandisk Corporation | High voltage switch suitable for non-volatile memories |
WO2007034384A2 (en) * | 2005-09-20 | 2007-03-29 | Nxp B.V. | Single threshold and single conductivity type logic |
US7834668B2 (en) * | 2005-10-07 | 2010-11-16 | Nxp B.V. | Single threshold and single conductivity type amplifier/buffer |
US8461880B2 (en) * | 2009-04-02 | 2013-06-11 | Silicon Labs Spectra, Inc. | Buffer with an output swing created using an over-supply voltage |
JP5467454B2 (ja) * | 2009-09-01 | 2014-04-09 | Nltテクノロジー株式会社 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
US8106701B1 (en) | 2010-09-30 | 2012-01-31 | Sandisk Technologies Inc. | Level shifter with shoot-through current isolation |
US8537593B2 (en) | 2011-04-28 | 2013-09-17 | Sandisk Technologies Inc. | Variable resistance switch suitable for supplying high voltage to drive load |
CN102789808B (zh) * | 2011-05-20 | 2018-03-06 | 株式会社半导体能源研究所 | 存储器装置和用于驱动存储器装置的方法 |
US8395434B1 (en) | 2011-10-05 | 2013-03-12 | Sandisk Technologies Inc. | Level shifter with negative voltage capability |
JP2013198125A (ja) * | 2012-03-22 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置 |
US9355706B2 (en) | 2013-08-01 | 2016-05-31 | Samsung Electronics Co., Ltd. | Output circuit for implementing high speed data transmition |
US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
CN113067462B (zh) * | 2021-05-11 | 2023-03-24 | 无锡靖芯科技有限公司 | 一种新型自举驱动电路结构 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4906056A (en) * | 1987-04-14 | 1990-03-06 | Mitsubishi Denki Kabushiki Kaisha | High speed booster circuit |
JPH082016B2 (ja) * | 1989-06-20 | 1996-01-10 | 日本電気株式会社 | 昇圧回路 |
JP2805973B2 (ja) * | 1990-05-11 | 1998-09-30 | 日本電気株式会社 | ブートストラップ回路 |
JPH05174591A (ja) * | 1991-12-25 | 1993-07-13 | Sharp Corp | チャージポンプ回路 |
KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
JP3071312B2 (ja) * | 1992-07-22 | 2000-07-31 | 株式会社 沖マイクロデザイン | データアウトバッファ回路 |
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