JP5467454B2 - ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 - Google Patents
ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 Download PDFInfo
- Publication number
- JP5467454B2 JP5467454B2 JP2009202060A JP2009202060A JP5467454B2 JP 5467454 B2 JP5467454 B2 JP 5467454B2 JP 2009202060 A JP2009202060 A JP 2009202060A JP 2009202060 A JP2009202060 A JP 2009202060A JP 5467454 B2 JP5467454 B2 JP 5467454B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- signal
- bootstrap
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 22
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 20
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000007667 floating Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
Description
3、3a カップリング容量
5、5a、5b、5c、5d 遅延回路
6、6a、6b、6c、6d 直流バイアス回路
14、26、31 反転回路
21、24、33 容量
22、25 スイッチ
23 バイアス電源
32 抵抗
34 トランジスタ抵抗
35 トランジスタ容量
Claims (13)
- 第1の電源と出力端子とを接続する第1のトランジスタと、
前記第1のトランジスタのゲート端子に第1の入力信号を印加する、前記第1のトランジスタと同じ導電型の第2のトランジスタと、
入力を時間遅延させて出力する信号遅延回路と、
入力を直流電圧分オフセットさせて出力する直流バイアス回路と、
を備え、
前記第1の入力信号に対してレベル反転し、前記信号遅延回路により遅延させ、さらに前記直流バイアス回路により直流バイアスされた第2の入力信号を、前記第2のトランジスタのゲート端子に入力することを特徴とするブートストラップ回路。 - 前記第2のトランジスタのゲート端子側に、前記信号遅延回路を設け、前記第2のトランジスタのソースまたはドレイン端子側に、前記直流バイアス回路を設けることを特徴とする請求項1記載のブートストラップ回路。
- 第2の電源と前記出力端子とを接続する、前記第1のトランジスタと同じ導電型の第3のトランジスタをさらに備え、
前記第3のトランジスタのゲート端子に前記第1の入力信号のレベル反転信号を与えることを特徴とする請求項1に記載のブートストラップ回路。 - 前記第2の電源と前記信号遅延回路の出力端子とを接続する、前記第1のトランジスタと同じ導電型の第4のトランジスタをさらに備え、
前記第4のトランジスタのゲート端子と前記第1のトランジスタのゲート端子を結ぶことを特徴とする請求項1または2記載のブートストラップ回路。 - 前記直流バイアス回路は、少なくとも前記第2のトランジスタの閾値電圧以上の直流バイアス電圧を加えることを特徴とする請求項1または2記載のブートストラップ回路。
- 前記直流バイアス回路は、入力端と出力端を接続する容量素子と、前記出力端とバイアス電圧源を接続するスイッチ素子とで構成されることを特徴とする請求項1、2又は5に記載のブートストラップ回路。
- 前記直流バイアス回路は、
入力端と出力端を接続する第1の容量素子と、
前記入力端の信号の反転信号が一端に与えられる第2の容量素子と、
前記出力端とバイアス電圧源とを接続する第1のスイッチ素子と、
前記第2の容量素子の他端と前記バイアス電圧源とを接続する第2のスイッチ素子と、
を備え、
前記第1のスイッチ素子のゲート端子と前記第2の容量素子の他端とを接続し、前記第2のスイッチ素子のゲート端子と前記出力端とを接続することを特徴とする請求項1、2又は5に記載のブートストラップ回路。 - 前記信号遅延回路は、直列接続される複数の反転回路で構成されることを特徴とする請求項1または2記載のブートストラップ回路。
- 前記信号遅延回路は、
入力端と出力端を接続する直列抵抗と、
一方を前記出力端に接続し、他方に固定電位が与えられる容量素子と、
を備えることを特徴とする請求項1または2記載のブートストラップ回路。 - 前記直列抵抗は、一端をソース端子とし、他端をドレイン端子とするトランジスタであることを特徴とする請求項9記載のブートストラップ回路。
- 前記容量素子は、一端をソース端子およびドレイン端子とし、他端をゲート端子とするトランジスタであることを特徴とする請求項9記載のブートストラップ回路。
- 請求項1乃至11のいずれか一に記載のブートストラップ回路を出力回路として備えることを特徴とするレベルシフト回路。
- 請求項1乃至11のいずれか一に記載のブートストラップ回路を出力回路として備えることを特徴とするワード線駆動回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009202060A JP5467454B2 (ja) | 2009-09-01 | 2009-09-01 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
CN201010270915.6A CN102006054B (zh) | 2009-09-01 | 2010-09-01 | 自举电路 |
US12/873,719 US8269547B2 (en) | 2009-09-01 | 2010-09-01 | Bootstrap circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009202060A JP5467454B2 (ja) | 2009-09-01 | 2009-09-01 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011055235A JP2011055235A (ja) | 2011-03-17 |
JP5467454B2 true JP5467454B2 (ja) | 2014-04-09 |
Family
ID=43623936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009202060A Active JP5467454B2 (ja) | 2009-09-01 | 2009-09-01 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8269547B2 (ja) |
JP (1) | JP5467454B2 (ja) |
CN (1) | CN102006054B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8604862B2 (en) * | 2009-11-16 | 2013-12-10 | Analog Devices, Inc. | Four-quadrant bootstrapped switch circuit |
US8736315B2 (en) | 2011-09-30 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2013198125A (ja) * | 2012-03-22 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置 |
JP2013229741A (ja) * | 2012-04-25 | 2013-11-07 | Panasonic Liquid Crystal Display Co Ltd | レベル変換回路、及びそれを用いた液晶表示装置 |
TWI466443B (zh) | 2012-05-31 | 2014-12-21 | Orise Technology Co Ltd | 靴帶式電路 |
JP6601667B2 (ja) * | 2014-12-03 | 2019-11-06 | Tianma Japan株式会社 | シフトレジスタ回路及びゲートドライバ並びに表示装置 |
CN107786187B (zh) * | 2016-08-26 | 2020-04-07 | 无锡华润上华科技有限公司 | 时钟电压提升电路 |
CN110690890B (zh) * | 2019-10-14 | 2021-07-20 | 华南理工大学 | 一种电平移位电路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194591A (ja) | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
US5477175A (en) * | 1993-10-25 | 1995-12-19 | Motorola | Off-line bootstrap startup circuit |
KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
KR960013861B1 (ko) * | 1994-02-16 | 1996-10-10 | 현대전자산업 주식회사 | 고속 데이타 전송을 위한 부트스트랩 회로 |
JPH09172367A (ja) * | 1995-12-20 | 1997-06-30 | Seiko Epson Corp | レベルシフタ回路 |
JP2988387B2 (ja) * | 1996-08-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置 |
JPH10241364A (ja) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | Dram装置及びロジック混載lsi |
JPH1139865A (ja) * | 1997-07-15 | 1999-02-12 | Fujitsu Ltd | ワード線駆動回路 |
JP4083493B2 (ja) | 2002-07-30 | 2008-04-30 | 株式会社半導体エネルギー研究所 | 表示装置及び当該表示装置を具備する電子機器 |
JP4326215B2 (ja) * | 2002-12-26 | 2009-09-02 | 株式会社 日立ディスプレイズ | 表示装置 |
US7180818B2 (en) * | 2004-11-22 | 2007-02-20 | International Business Machines Corporation | High performance register file with bootstrapped storage supply and method of reading data therefrom |
-
2009
- 2009-09-01 JP JP2009202060A patent/JP5467454B2/ja active Active
-
2010
- 2010-09-01 CN CN201010270915.6A patent/CN102006054B/zh active Active
- 2010-09-01 US US12/873,719 patent/US8269547B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN102006054A (zh) | 2011-04-06 |
CN102006054B (zh) | 2015-11-25 |
US20110050317A1 (en) | 2011-03-03 |
JP2011055235A (ja) | 2011-03-17 |
US8269547B2 (en) | 2012-09-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5467454B2 (ja) | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 | |
US9336897B2 (en) | Shift register circuit | |
US11120718B2 (en) | Shift register unit, driving method thereof, gate driving circuit and display device | |
KR101809290B1 (ko) | 레벨 시프터, 인버터 회로 및 시프트 레지스터 | |
US20050168241A1 (en) | Level shifter | |
KR20010109095A (ko) | 신호 전위 변환 회로 | |
JP2003235245A (ja) | 負電圧出力チャージポンプ回路 | |
US6677798B2 (en) | High speed voltage level shifter | |
JP2005192081A (ja) | レベルシフト回路及び該レベルシフト回路を備えた信号出力回路 | |
JP2001251171A (ja) | 遅延回路 | |
JP3987536B2 (ja) | レベルシフタ及びこれを利用した平板表示装置 | |
TW201105037A (en) | Level shifting circuit | |
US7652506B2 (en) | Complementary signal generating circuit | |
TW200814528A (en) | Output buffer circuit | |
JP3698550B2 (ja) | ブースト回路及びこれを用いた半導体装置 | |
JP7134255B2 (ja) | チャージポンプ回路及び半導体装置 | |
JP3601901B2 (ja) | 昇圧回路 | |
JP4869569B2 (ja) | 表示装置 | |
US6798246B2 (en) | Boosted clock generator having an NMOSFET pass gate transistor | |
JP2022079823A (ja) | 遅延回路 | |
US9881556B2 (en) | Shift register circuit, its driving method, array substrate and display device | |
JP4357936B2 (ja) | 半導体装置 | |
JP2006287309A (ja) | レベルコンバート回路および半導体装置 | |
JP7438353B2 (ja) | 集積回路のための低電圧レベルシフタ | |
JP2006135384A (ja) | レベルシフタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131024 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140116 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5467454 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |