デジタル信号を処理する論理回路(以下、デジタル回路と呼ぶ)は、基本単位となる論理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数の入力に対して一の出力が得られる回路であり、例えばインバータ、AND、OR、NOT、NAND、NOR、クロックドインバータ、トランスミッションゲート等がこれに相当する。
論理素子は、トランジスタ、抵抗、容量素子等の単数または複数の回路素子が接続されて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される。なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
論理素子の1つであるインバータを例に挙げ、その構成と動作について具体的に説明する。
図16(A)に一般的なインバータの回路図を示す。図16(A)においてINは入力される信号(入力信号)を意味し、OUTは出力される信号(出力信号)を意味している。またVDD、VSSは電源電位を意味しており、VDD>VSSとする。
図16(A)に示すインバータは、pチャネル型TFT1301とnチャネル型TFT1302とを有している。pチャネル型TFT1301のゲート(G)とnチャネル型TFT1302のゲートは互いに接続されており、該2つのゲートに入力信号INが入力されている。そして、pチャネル型TFT1301の第1の端子にはVDDが与えられており、nチャネル型TFT1302の第1の端子にはVSSが与えられている。またpチャネル型TFT1301の第2の端子とnチャネル型TFT1302の第2の端子は互いに接続されており、該2つの第2の端子から後段の回路へ出力信号OUTが出力される。
なお、第1の端子と第2の端子は、いずれか一方がソース、他方がドレインに相当する。pチャネル型TFTの場合、電位の高い方がソース、低い方がドレインとなる。またnチャネル型TFTは電位の低い方がソース、高い方がドレインとなる。よって図16(A)では、2つのTFTにおいて第1の端子がソース(S)、第2の端子がドレイン(D)に相当する。
一般的に入力信号には、2値の電位を有するデジタル信号を用いる。該入力信号INの電位に従ってインバータが有する2つの回路素子が動作し、出力信号OUTの電位が制御される。
次に、図16(B)、図16(C)を用いて、図16(A)に示したインバータの動作について説明する。なお図16(B)、図16(C)では、動作の状態を分かり易くするために各回路素子を単なるスイッチとして表示した。
図16(B)に、入力信号INが高電位側の電位を有するときの、各回路素子の動作の様子を示す。ここでは、入力信号INが有する高電位側の電位をVDD’(VDD’≧VDD)とし、説明を簡単にするためにnチャネル型TFT1302の閾値電圧VTHn≧0、pチャネル型TFT1301の閾値電圧VTHp≦0と仮定する。
電位VDD’がpチャネル型TFT1301のゲートに与えられると、VDD’≧VDDであるのでゲートとソース間の電圧(以下、ゲート電圧と呼ぶ)はVGS≧0となり、pチャネル型TFT1301はオフする。なおゲート電圧とは、ゲートの電位からソースの電位を差し引いた電圧に相当する。
またVDD’がnチャネル型TFT1302のゲートに与えられると、VDD’>VSSであるのでゲート電圧はVGS>0となり、nチャネル型TFT1302はオンする。よって電源電位VSSが出力信号OUTの電位として後段の回路に供給される。
次に図16(C)に、入力信号INが低電位側の電位を有するときの、各回路素子の動作の様子を示す。ここでは、入力信号INが有する低電位側の電位をVSS’(VSS’≦VSS)とし、説明を簡単にするためにnチャネル型TFT1302の閾値電圧VTHn≧0、pチャネル型TFT1301の閾値電圧VTHp≦0と仮定する。
VSS’がnチャネル型TFT1302のゲートに与えられると、VSS’≦VSSであるのでゲート電圧はVGS≦0となり、nチャネル型TFT1302はオフする。
また電位VSS’がpチャネル型TFT1301のゲートに与えられると、VSS’<VDDであるのでゲート電圧はVGS<0となり、pチャネル型TFT1301はオンする。よって電源電位VDDが出力信号OUTの電位として後段の回路に供給される。
このように、入力信号INの電位に従って各回路素子が動作し、出力信号OUTの電位が制御される。
図16(B)、図16(C)を用いて説明したインバータの動作は、入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSと仮定した場合のものである。ここで入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’<VDD、VSS’>VSSと仮定したときの、図16(A)に示したインバータの動作について検証する。ただしVSS’<VDD’とする。
まず図17(A)に、入力信号INが高電位側の電位VDD’(VDD’<VDD)を有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、nチャネル型TFT1302の閾値電圧VTHn≧0、pチャネル型TFT1301の閾値電圧VTHp≦0と仮定する。
電位VDD’がpチャネル型TFT1301のゲートに与えられると、VDD’<VDDであるのでゲート電圧はVGS<0となる。よって|VGS|>|VTHp|のときは、pチャネル型TFT1301はオンする。またVDD’がnチャネル型TFT1302のゲートに与えられると、VDD’>VSSであるのでゲート電圧はVGS>0となり、nチャネル型TFT1302はオンする。
よって、VDD、VDD’、VTHpの値によっては、pチャネル型TFT1301とnチャネル型TFT1302が共にオンになるので、図16(B)に示した場合とは異なり、入力信号が高電位側の電位を有していても、出力信号OUTの電位がVSSとはならない。
出力信号OUTの電位は、各々のトランジスタに流れる電流によって定まる。図17(A)では、nチャネル型TFT1302のVGSをVGSnとし、pチャネル型TFT1301のVGSをVGSpとすると、|VGSn|>|VGSp|なので、各々のトランジスタの特性や、チャネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位はVDDよりもVSSに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号OUTの電位がVSSよりもVDDに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
また図17(B)に、入力信号INが低電位側の電位VSS’(VSS’>VSS)を有するときの、各回路素子の動作の様子を示す。説明を簡単にするためにnチャネル型TFT1302の閾値電圧VTHn≧0、pチャネル型TFT1301の閾値電圧VTHp≦0と仮定する。
VSS’がnチャネル型TFT1302のゲートに与えられると、VSS’>VSSであるのでゲート電圧はVGS>0となる。よって|VGS|>|VTHn|のときは、nチャネル型TFT1302はオンする。また電位VSS’がpチャネル型TFT1301のゲートに与えられると、VSS’<VDDであるのでゲート電圧はVGS<0となり、pチャネル型TFT1301はオンする。
よってVSS、VSS’、VTHnの値によっては、pチャネル型TFT1301とnチャネル型TFT1302が共にオンになるので、図16(C)に示した場合とは異なり、入力信号が低電位側の電位を有していても、出力信号OUTの電位がVDDとはならない。
出力信号OUTの電位は、各々のトランジスタに流れる電流によって定まる。図17(B)では|VGSn|<|VGSp|なので、各々のトランジスタの特性や、チャネル幅Wとチャネル長Lの比に差異がなければ、出力信号OUTの電位はVSSよりもVDDに近くなる。しかし、各TFTの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号OUTの電位がVDDよりもVSSに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
このように、図16(A)に示したインバータでは、入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’≧VDD、VSS’≦VSSであるときに、所望の電位を有する出力信号OUTが得られ、インバータが正常に動作するといえる。しかし入力信号INの有する2値の電位VDD’、VSS’が、それぞれVDD’<VDD、VSS’>VSSだと、所望の電位を有する出力信号OUTが得られず、インバータは正常に動作しない場合がある。
これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信号が有する2値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が誤作動するため、所望の電位を有する出力信号OUTが得られなくなり、該デジタル回路が正常に動作しない。
前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一般的にレベルシフタは、レベルシフタ内において1つの回路素子が動作することで初めて他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりがちである。
また、電源電圧が小さいと電流が少なくTFTがオンしにくいため、高速に動作させにくく、逆に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうという問題があった。
さらに、nチャネル型TFT1302とpチャネル型TFT1301が同時にオンしてショート電流が流れることから、消費電流が増大ずるという問題も生じる。
上述したような問題を解決するため、第1の入力用インバータと第2の出力用インバータとを有するレベルシフタ回路において、容量(容量素子)とバイアス手段とによって第1のインバータから第2のインバータへ入力される信号のDCレベルを変換することが提案されている。(特許文献1参照)。しかしながらこの回路では、第2のインバータを構成する各トランジスタのゲートと第1のインバータの出力との間に接続されているDCレベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり(すなわち回路動作速度の低下を招いたり)、或いは、これら容量の充放電に伴う電力消費が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾値電圧にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせることは困難であり、そのためにDCレベル変換容量の両端の電圧が対応するトランジスタの閾値に整合せず、トランジスタのオンオフを正確に行なうことができないという問題も発生し得る。
(実施の形態1)
本実施の形態では、本発明のデジタル回路の1つであるインバータの、具体的な構成と、その動作について説明する。
図2に本実施の形態のインバータの構成を示す。200、201は補正手段に相当し、202は回路素子群である。
補正手段200は、第1の容量素子203と、前記第1の容量素子203への電位の供給を制御する4つのスイッチ204〜207とを有している。また補正手段201は、第2の容量素子208と、前記第2の容量素子208への電位の供給を制御する4つのスイッチ209〜212とを有している。
スイッチ205は、第1の容量素子203が有する第1の電極への、入力信号の電位の供給を制御する。スイッチ204は、第1の容量素子203が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ206は、回路素子群202が有するトランジスタのうち、第1の容量素子203の第2の電極にゲートが接続されるpチャネル型トランジスタ213の、ゲートとドレイン間の接続を制御する。スイッチ207は、pチャネル型トランジスタ213のドレインへの電位の供給を制御する。
またスイッチ210は、第2の容量素子208が有する第1の電極への、入力信号の電位の供給を制御する。スイッチ209は、第2の容量素子208が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ211は、回路素子群202が有するトランジスタのうち、第2の容量素子208の第2の電極にゲートが接続されるnチャネル型トランジスタ214の、ゲートとドレイン間の接続を制御する。スイッチ212は、nチャネル型トランジスタ214のドレインへの電位の供給を制御する。
回路素子群202は、1つのpチャネル型トランジスタ213と、1つのnチャネル型トランジスタ214とを有している。pチャネル型TFT213の第1の端子(ここではソース)には、電源電位VDDが供給されている。また、nチャネル型TFT214の第1の端子(ここではソース)には、電源電位VSSが供給されている。
またpチャネル型トランジスタ213の第2の端子(ここではドレイン)とnチャネル型トランジスタ214の第2の端子(ここではドレイン)は、それぞれスイッチ207とスイッチ212がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。
また、第1の容量素子203の第2の電極はpチャネル型トランジスタ213のゲートに接続されており、第2の容量素子208の第2の電極はnチャネル型トランジスタ214のゲートに接続されている。
なお、VDD>VSSであり、VH>VLである。また、VDD>VH、VL>VSSとする。そして電源電位VHは、入力信号INの高電位側の電位以下となるように設定するのが望ましい。ただし、入力信号INが低電位側の電位のとき、トランジスタ213がオンしなくなるとインバータは動作しなくなる。よって、VHは入力信号INが低電位側の電位のときにトランジスタ213がオンする程度の電位よりは高く、入力信号の高電位側の電位よりは低くするのが望ましい。
また電源電位VLは、入力信号INの低電位側の電位以上となるように設定するのが望ましい。ただし、入力信号INが高電位側の電位のとき、トランジスタ214がオンしなくなると動作しなくなる。よって、VHは入力信号INが高電位側の電位のとき、トランジスタ214がオンする電位よりは低く、入力信号INの低電位側の電位よりは高くするのが望ましい。本実施の形態では説明を簡単にするため、入力信号の高電位側の電位が電源電位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。
次に図3を用いて、図2に示したインバータの動作について説明する。本発明のデジタル回路の動作は、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。
まず各容量素子に保持されている電荷を初期化する動作について、図3を用いて説明する。具体的には図3(A)に示すようにスイッチ205、210をオフ、スイッチ204、206、207、209、211、212をオンにして、第1の容量素子203の第1の電極に電源電位VHを与え、第2の容量素子208の第1の電極に電源電位VLを与え、第1の容量素子203の第1の電極と、第2の容量素子208の第2の電極とを電気的に接続する。上記動作により、第1の容量素子203と第2の容量素子208には、電源電位VLと電源電位VHとによって電荷が蓄積される。
このとき、pチャネル型TFT213はVGS<VTHpとなり、オンとなる。またnチャネル型TFT214はVGS<VTHnとなり、オンとなる。なおこのように、トランジスタ213、214がオンするようにスイッチ207と212が接続されていれば、別のつなぎ方でも良い。またスイッチを追加しても良い。
次に図3(B)に示すように、スイッチ205、207、210、212をオフ、スイッチ204、206、209、211をオンにする。すると、スイッチ207、212をオフにした直後はpチャネル型TFT213とnチャネル型TFT214は共にオンであり、またVDD>VH、VSS<VLなので、pチャネル型TFT213とnチャネル型TFT214においてそれぞれドレイン電流が流れている状態にある。しかしこのドレイン電流によって、第1の容量素子203と、第2の容量素子208とにそれぞれ蓄積されている電荷が放出され、それぞれのVGSが徐々にVTHに近づいていく。そして最終的には、VGSがVTHにほぼ等しくなったところで、pチャネル型TFT213とnチャネル型TFT214においてそれぞれドレイン電流が0の状態になる。なおこのように、トランジスタ213、214のドレインがゲートのみにつながっているようにすれば、207、212を別のつなぎ方にしても良い。また補正するべき電位差を容量素子に記憶する際に、補正しようとするTFT(ここではpチャネル型TFT213とnチャネル型TFT214が相当する)のドレイン電流が必ずしも完全に0になるまで、補正手段が有する容量素子の電荷の放出を行なわなくとも、ほぼ0に近ければ実動作上は問題がない。
そして、第1の容量素子203には、電源電位VDDからpチャネル型TFT213の閾値電圧VTHpを加算した電位と、電源電位VHとの電位差(Vc1と記する)が保持される。また第2の容量素子208には、電源電位VSSからnチャネル型TFT214の閾値電圧VTHnを加算した電位と、電源電位VLとの電位差(Vc2と記する)が保持される。
次に図3(C)に示すように、スイッチ204、209をオン、スイッチ205、206、207、210、211、212をオフにすることで、第1の容量素子203と第2の容量素子208に蓄積された電荷が保持され、電位差Vc1と、電位差Vc2がそれぞれ記憶される。
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて行なわれる通常動作について説明する。
図4(A)を用いて、入力信号INの電位が、高電位側(本実施の形態ではVH)である場合の動作について説明する。
通常の動作では、常にスイッチ205、207、210、212がオンし、スイッチ204、206、209、211がオフしている。入力信号の電位VHは、スイッチ205、210を介して第1の容量素子203の第1の電極と、第2の容量素子208の第1の電極に与えられる。
第1の容量素子203と第2の容量素子208がそれぞれ有する2つの電極間の電位差は、電荷保存の法則に従いVC1、VC2のままである。よって第1の容量素子203の第2の電極の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高さに保たれる。ここで電位差Vc1=VDD+VTHp−VHであるので、第1の容量素子203の第2の電極の電位はVDD+VTHpとなる。第2の電極の電位VDD+VTHpはpチャネル型トランジスタ213のゲートに与えられ、pチャネル型トランジスタ213はゲート電圧VGS=VTHpとなるのでオフになる。
一方、第2の容量素子208の第2の電極の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=VSS+VTHn−VLであるので、第2の容量素子208の第2の電極の電位はVH+VSS+VTHn−VLとなる。よってnチャネル型トランジスタ214は、ゲート電圧VGSn=VH+VTHn−VLとなる。ここでVH>VLであるのでVGSn−VTHn=VH−VL>0となり、nチャネル型トランジスタ214はオンとなる。
よって、入力信号INの電位がVHの場合、電源電位VSSが出力信号の電位として後段の回路に与えられる。
次に図4(B)を用いて、入力信号INの電位が、低電位側(本実施の形態ではVL)である場合の動作について説明する。
上述したように通常の動作ではスイッチ205、207、210、212がオンし、スイッチ204、206、209、211がオフしている。そして、入力信号の電位VLは、スイッチ205、210を介して第1の容量素子203の第1の電極と、第2の容量素子208の第1の電極に与えられる。
第1の容量素子203と第2の容量素子208がそれぞれ有する2つの電極間の電位差は、電荷保存の法則に従い、VC1、VC2のままである。よって第1の容量素子203の第2の電極の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高さに保たれる。ここで電位差Vc1=VDD+VTHp−VHであるので、第1の容量素子203の第2の電極の電位はVL+VDD+VTHp−VHとなる。よってpチャネル型トランジスタ213はゲート電圧VGS=VL+VTHp−VHとなる。ここでVH>VLであるのでVGSp−VTHp=VL−VH<0となり、pチャネル型トランジスタ213はオンとなる。
一方、第2の容量素子208の第2の電極の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=VSS+VTHn−VLであるので、第2の容量素子208の第2の電極の電位はVSS+VTHnとなる。第2の電極の電位VSS+VTHnはnチャネル型トランジスタ214のゲートに与えられ、nチャネル型トランジスタ214はゲート電圧がVGS=VTHnとなるのでオフになる。
よって、入力信号INの電位がVLの場合、電源電位VDDが出力信号の電位として後段の回路に与えられる。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。
なお本実施の形態では、スイッチ204または209によって、各容量素子203、208の第1の電極への、電源電位VHまたはVLの供給が制御されているが、本発明はこの構成に限定されない。スイッチ204によって電源電位VHとは異なる電源電位VH’の、第1の容量素子203の第1の電極への供給が制御されていても良い。また、スイッチ209によって電源電位VLとは異なる電源電位VL’の、第2の容量素子208の第1の電極への供給が制御されていても良い。この場合、入力信号の高電位側の電位をVH、低電位側の電位をVLとすると、VL<VH’とし、VH>VL’とする。さらに、VH’≧VH、VL’≦VLであることが望ましい。
また、pチャネル型トランジスタ213またはnチャネル型トランジスタ214のドレインへの電位の供給を制御するスイッチを2つ有していても良い。つまり、1つ目のスイッチ207、212とは異なる経路で、トランジスタのドレインへの電位の供給を制御できるスイッチを別途設けていても良い。
なお、本実施の形態では、電荷の初期化と、補正するべき電位差の記憶を、第1の容量素子203と第2の容量素子208とで同時に、なおかつ入力信号INの電位に依存せずに行なうことができる。
なお図2では、CMOS型のインバータについて示したが、図18(A)、(B)に示すように抵抗やダイオード接続のトランジスタを用いたものにも容易に適用できる。
(実施の形態2)
本実施の形態では、実施の形態1で示したインバータをクロックドインバータとして用いる場合について説明する。なおこのクロックドインバータにおいては、トランジスタ221、222のゲートに入力されるクロック信号には、電源と同じ振幅の信号が入力され、入力信号INには振幅の小さな信号が入力されているものとする。そして、図1(B)、図1(D)の構成を適用した場合を示す。
本発明のデジタル回路が有する補正手段において、回路素子が有するトランジスタのうち、容量素子の第2の電極にゲートが接続されるトランジスタの、ドレインへの電位の供給を制御するスイッチが設けられている。しかし、補正手段以外の回路素子において、該トランジスタのドレインへの電位の供給を制御するスイッチが既にある場合、これで代用することが可能である。
図5に、スイッチを代用した場合の、本発明のクロックドインバータの構成を示す。図5において、250、251は補正手段に相当し、252は回路素子群に相当する。
補正手段250は、第1の容量素子233と、前記第1の容量素子233への電位の供給を制御する3つのスイッチ230〜232とを有している。また補正手段251は、第2の容量素子243と、前記第2の容量素子243への電位の供給を制御する3つのスイッチ240〜242とを有している。
スイッチ231は、第1の容量素子233が有する第1の電極への、入力信号の電位の供給を制御する。スイッチ230は、第1の容量素子233が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ232は、回路素子群252が有するトランジスタのうち、第1の容量素子233の第2の電極にゲートが接続されるpチャネル型トランジスタ220の、ゲートとドレイン間の接続を制御する。
またスイッチ241は、第2の容量素子243が有する第1の電極への、入力信号の電位の供給を制御する。スイッチ240は、第2の容量素子243が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ242は、回路素子群252が有するトランジスタのうち、第2の容量素子243の第2の電極にゲートが接続されるnチャネル型トランジスタ223の、ゲートとドレイン間の接続を制御する。
回路素子群252は、2つのpチャネル型トランジスタ220、221と、2つのnチャネル型トランジスタ222、223とを有している。pチャネル型TFT220の第1の端子(ここではソース)には、電源電位VDDが供給されている。pチャネル型TFT220の第2の端子(ここではドレイン)にはpチャネル型TFT221の第1の端子(ここではソース)が接続されている。
また、nチャネル型TFT223の第1の端子(ここではソース)には、電源電位VSSが供給されている。nチャネル型TFT223の第2の端子(ここではドレイン)にはnチャネル型TFT222の第1の端子(ここではソース)が接続されている。pチャネル型TFT221の第2の端子(ここではドレイン)とnチャネル型TFT222の第2の端子(ここではドレイン)とは接続されており、そのノードにおける電位が、出力信号OUTの電位として後段の回路に供給される。
また、第1の容量素子233の第2の電極はpチャネル型トランジスタ220のゲートに接続されており、第2の容量素子243の第2の電極はnチャネル型トランジスタ223のゲートに接続されている。
本実施の形態では、pチャネル型TFT221が、pチャネル型トランジスタ220のドレインへの電位の供給を制御するスイッチとして機能する。また、nチャネル型TFT222が、nチャネル型トランジスタ223のドレインへの電位の供給を制御するスイッチとして機能する。つまり、トランジスタ221と222に入力されるクロック信号等の信号に同期した出力信号OUTが得られる。
そして、図5に示すクロックドインバータは、図2に示すインバータの一形態とみなすことも可能であり、スイッチ207がpチャネル型TFT、スイッチ212がnチャネル型TFTである場合に相当する。つまり、pチャネル型TFT221はスイッチ207に相当し、nチャネル型TFT222はスイッチ212に相当する。
よって図2に示すインバータは、通常動作におけるスイッチ207、212のスイッチングを変えることで、クロックドインバータとして機能させることができる。具体的には、スイッチ207、212を、図3(B)に示したような補正すべき動作を行なっているとき以外は、常にオンにしておくのではなく、クロック信号に出力を同期させて動作させたいときに、クロック信号などによりオンオフを繰り返すことによって、クロックドインバータとして動作させることができる。
なお、本実施の形態では、電荷の初期化と、補正するべき電位差の記憶を、第1の容量素子233と第2の容量素子243とで同時に、なおかつ入力信号INの電位に依存せずに行なうことができる。
なお、VDD>VSSであり、VH>VLであり、VDD>VH、VL>VSSである。そして電源電位VHは、入力信号INの高電位側の電位以下となるように設定するのが望ましい。また電源電位VLは、入力信号INの低電位側の電位以上となるように設定するのが望ましい。本実施の形態では入力信号の高電位側の電位が電源電位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。
(実施の形態3)
本実施の形態では、本発明のデジタル回路の1つであるインバータの、実施の形態1とは異なる構成について説明する。これは図1(C)、図1(E)を適用したものに相当する。
図6に本実施の形態のインバータの構成を示す。301、302は補正手段に相当し、303は回路素子群である。
補正手段301は、第1の容量素子304と、前記第1の容量素子304への電位の供給を制御する2つのスイッチ306、307とを有している。また補正手段302は、第2の容量素子305と、前記第2の容量素子305への電位の供給を制御する2つのスイッチ308、309とを有している。
スイッチ306は、回路素子群303が有するトランジスタのうち、第1の容量素子304の第2の電極にゲートが接続されるpチャネル型トランジスタ310の、ゲートとドレイン間の接続を制御する。スイッチ307は、pチャネル型トランジスタ310のドレインへの電位の供給を制御する。
またスイッチ308は、回路素子群303が有するトランジスタのうち、第2の容量素子305の第2の電極にゲートが接続されるnチャネル型トランジスタ311の、ゲートとドレイン間の接続を制御する。スイッチ309は、nチャネル型トランジスタ311のドレインへの電位の供給を制御する。
回路素子群303は、1つのpチャネル型トランジスタ310と、1つのnチャネル型トランジスタ311とを有している。pチャネル型トランジスタ310の第1の端子(ここではソース)には電源電位VDDが与えられており、nチャネル型トランジスタ311の第1の端子(ここではソース)には電源電位VSSが与えられている。
またpチャネル型トランジスタ310の第2の端子(ここではドレイン)とnチャネル型トランジスタ311の第2の端子(ここではドレイン)は、それぞれスイッチ307とスイッチ309がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。
また、第1の容量素子304の第2の電極はpチャネル型トランジスタ310のゲートに接続されており、第2の容量素子305の第2の電極はnチャネル型トランジスタ311のゲートに接続されている。
なお、VDD>VSSである。また、入力信号INの高電位側の電源電位をVH、低電位側の電源電位をVLとすると、VH>VLである。また、VDD>VH、VL>VSSとする。
次に図7、図8を用いて、図6に示したインバータの動作について説明する。本実施例のインバータの動作は、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし各容量素子への電源電位の供給は順に行なう。
まず、第1の容量素子304に保持されている電荷を初期化する動作について説明する。具体的には図7(A)に示すようにスイッチ306、307、309をオン、スイッチ308をオフにする。上記動作により、入力信号INの高電位側の電位VHが第1の容量素子304の第1の電極に与えられ、第1の容量素子304の第2の電極がpチャネル型TFT310のドレインに接続される。
このとき、pチャネル型TFT310はVGS<VTHpとなり、オンとなる。よって、第1の容量素子304に所定の電荷が蓄積される。なお、トランジスタ310がオンするようにスイッチ307等が接続されていれば別のつなぎ方でも良い。
次に図7(B)に示すように、スイッチ307、308、309をオフ、スイッチ306をオンにする。すると、スイッチ307、309をオフにした直後は、pチャネル型TFT310はオンであり、またVDD>VHなので、pチャネル型TFT310においてドレイン電流が流れている状態にある。しかしこのドレイン電流によって、第1の容量素子304にそれぞれ蓄積されている電荷が放出され、VGSが徐々にVTHに近づいていく。そして最終的には、VGSがVTHにほぼ等しくなたところで、pチャネル型TFT310においてドレイン電流が0の状態になる。なお、トランジスタ310のドレインがゲートのみにつながっているようにすれば、別のつなぎ方でも良い。
そして、第1の容量素子304には、電源電位VDDからpチャネル型TFT310の閾値電圧VTHpを加算した電位と、電源電位VHとの電位差(Vc1と記する)が保持される。
次に図7(C)に示すように、スイッチ306、307、308、309をオフにすることで、第1の容量素子304に蓄積された電荷が保持され、電位差Vc1が記憶される。
次に、第2の容量素子305に保持されている電荷を初期化する。具体的には図8(A)に示すようにスイッチ307、308、309をオン、スイッチ306をオフにする。上記動作により、入力信号INの低電位側の電位VLが第2の容量素子305の第1の電極に与えられ、第2の容量素子305の第2の電極がnチャネル型TFT311のドレインに接続される。
このとき、pチャネル型TFT310はVGS<VTHpとなり、オンとなる。よって、第2の容量素子305に所定の電荷が蓄積される。なお、トランジスタ310がオンするようにスイッチ307等が接続されていれば別のつなぎ方でも良い。
次に図8(B)に示すように、スイッチ306、307、309をオフ、スイッチ308をオンにする。すると、スイッチ307、309をオフにした直後は、nチャネル型TFT311はオンであり、またVSS<VLなので、nチャネル型TFT311においてドレイン電流が流れている状態にある。しかしこのドレイン電流によって、第2の容量素子305に蓄積されている電荷が放出され、VGSが徐々にVTHに近づいていく。そして最終的には、VGSがVTHにほぼ等しくなたところで、nチャネル型TFT311においてドレイン電流が0の状態になる。なお、トランジスタ310のドレインがゲートのみにつながっているようにすれば、別のつなぎ方でも良い。
そして、第2の容量素子305には、電源電位VSSからnチャネル型TFT311の閾値電圧VTHnを加算した電位と、電源電位VLとの電位差(Vc2と記する)が保持される。
次に図8(C)に示すように、スイッチ306、307、308、309をオフにすることで、第1の容量素子304と第2の容量素子305に蓄積された電荷が保持され、電位差Vc1と、電位差Vc2がそれぞれ記憶される。
なお、第1の容量素子303と第2の容量素子304への電荷の蓄積は、つまり、図7の動作と図8の動作とは、どちらを先に行っても良い。
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれる。通常動作の際は、スイッチ306、308を常にオフにしておく。そして、クロックドインバータではなくただのインバータの場合は、スイッチ307、309を常にオンにしておく。なお、スイッチ307、309をクロックドインバータの中のスイッチの1つとして共用することもできる。このときの動作を図19に示す。
図19(A)を用いて、入力信号INの電位が、高電位側(本実施の形態ではVH)である場合の動作について説明する。
通常の動作では、常にスイッチ3207、3212がオンし、スイッチ3206、3211がオフしている。入力信号の電位VHは、第1の容量素子3203の第1の電極と、第2の容量素子3208の第1の電極に与えられる。
第1の容量素子3203と第2の容量素子3208がそれぞれ有する2つの電極間の電位差は、電荷保存の法則に従いVC1、VC2のままである。よって第1の容量素子3203の第2の電極の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc1が加算された高さに保たれる。ここで電位差Vc1=VDD+VTHp−VHであるので、第1の容量素子3203の第2の電極の電位はVDD+VTHpとなる。第2の電極の電位VDD+VTHpはpチャネル型トランジスタ3213のゲートに与えられ、pチャネル型トランジスタ3213はゲート電圧VGS=VTHpとなるのでオフになる。
一方、第2の容量素子3208の第2の電極の電位は、第1の電極に電位VHが与えられると、電位VHに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=VSS+VTHn−VLであるので、第2の容量素子3208の第2の電極の電位はVH+VSS+VTHn−VLとなる。よってnチャネル型トランジスタ3214は、ゲート電圧VGSn=VH+VTHn−VLとなる。ここでVH>VLであるのでVGSn−VTHn=VH−VL>0となり、nチャネル型トランジスタ3214はオンとなる。
よって、入力信号INの電位がVHの場合、電源電位VSSが出力信号の電位として後段の回路に与えられる。
次に図19(B)を用いて、入力信号INの電位が、低電位側(本実施の形態ではVL)である場合の動作について説明する。
上述したように通常の動作ではスイッチ3207、3212がオンし、スイッチ3206、3211がオフしている。そして、入力信号の電位VLは、第1の容量素子3203の第1の電極と、第2の容量素子3208の第1の電極に与えられる。
第1の容量素子3203と第2の容量素子3208がそれぞれ有する2つの電極間の電位差は、電荷保存の法則に従い、VC1、VC2のままである。よって第1の容量素子3203の第2の電極の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc1が加算された高さに保たれる。ここで電位差Vc1=VDD+VTHp−VHであるので、第1の容量素子3203の第2の電極の電位はVL+VDD+VTHp−VHとなる。よってpチャネル型トランジスタ3213はゲート電圧VGS=VL+VTHp−VHとなる。ここでVH>VLであるのでVGSp−VTHp=VL−VH<0となり、pチャネル型トランジスタ3213はオンとなる。
一方、第2の容量素子3208の第2の電極の電位は、第1の電極に電位VLが与えられると、電位VLに電位差Vc2が加算された高さに保たれる。ここで電位差Vc2=VSS+VTHn−VLであるので、第2の容量素子3208の第2の電極の電位はVSS+VTHnとなる。第2の電極の電位VSS+VTHnはnチャネル型トランジスタ3214のゲートに与えられ、nチャネル型トランジスタ3214はゲート電圧がVGS=VTHnとなるのでオフになる。
よって、入力信号INの電位がVLの場合、電源電位VDDが出力信号の電位として後段の回路に与えられる。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。
また、トランジスタ3213、3214のドレインへの電位の供給を制御するスイッチを2つ有していても良い。つまり、1つ目のスイッチ3207、3212とは異なる経路で、トランジスタのドレインへの電位の供給を制御できるスイッチを別途設けていても良い。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。また、図2に示したデジタル回路に比べて補正手段に用いるスイッチの数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。
(実施の形態4)
本実施の形態では、本発明のデジタル回路の1つであるNANDの構成について説明する。
図9に示す本実施の形態のNANDは、4つの補正手段401〜404と、回路素子群405とを有している。図9は、図1(B)、図1(D)の構成を適用した場合を示す。
補正手段401は、第1の容量素子406と、前記第1の容量素子406への電位の供給を制御する4つのスイッチ407〜410とを有している。補正手段402は、第2の容量素子411と、前記第2の容量素子411への電位の供給を制御する4つのスイッチ412〜415とを有している。補正手段403は、第3の容量素子416と、前記第3の容量素子416への電位の供給を制御する5つのスイッチ417〜420、426とを有している。補正手段404は、第4の容量素子421と、前記第4の容量素子421への電位の供給を制御する4つのスイッチ422〜425とを有している。
スイッチ407は、第1の容量素子406が有する第1の電極への、入力信号IN1の電位の供給を制御する。スイッチ408は、第1の容量素子406が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ409は、回路素子群405が有するトランジスタのうち、第1の容量素子406の第2の電極にゲートが接続されるpチャネル型トランジスタ430の、ゲートとドレイン間の接続を制御する。スイッチ410は、pチャネル型トランジスタ430のドレインへの電位の供給を制御する。
またスイッチ412は、第2の容量素子411が有する第1の電極への、入力信号IN2の電位の供給を制御する。スイッチ413は、第2の容量素子411が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ414は、回路素子群405が有するトランジスタのうち、第2の容量素子411の第2の電極にゲートが接続されるpチャネル型トランジスタ431の、ゲートとドレイン間の接続を制御する。スイッチ415は、pチャネル型トランジスタ431のドレインへの電位の供給を制御する。
スイッチ418は、第3の容量素子416が有する第1の電極への、入力信号IN1の電位の供給を制御する。スイッチ417は、第3の容量素子416が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ419は、回路素子群405が有するトランジスタのうち、第3の容量素子416の第2の電極にゲートが接続されるnチャネル型トランジスタ432の、ゲートとドレイン間の接続を制御する。スイッチ420は、nチャネル型トランジスタ432のドレインへの電位の供給を制御する。またスイッチ426は、nチャネル型トランジスタ432のドレインへの電源電位VSSの供給を制御する。
またスイッチ423は、第4の容量素子421が有する第1の電極への、入力信号IN2の電位の供給を制御する。スイッチ422は、第4の容量素子421が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ424は、回路素子群405が有するトランジスタのうち、第4の容量素子421の第2の電極にゲートが接続されるnチャネル型トランジスタ433の、ゲートとドレイン間の接続を制御する。スイッチ425は、nチャネル型トランジスタ433のドレインへの電位の供給を制御する。
回路素子群405は、2つのpチャネル型トランジスタ430、431と、2つのnチャネル型トランジスタ432、433とを有している。pチャネル型トランジスタ430の第1の端子(ここではソース)と、pチャネル型トランジスタ431の第1の端子(ここではソース)には電源電位VDDが与えられている。そして、pチャネル型トランジスタ430の第2の端子(ここではドレイン)と、pチャネル型トランジスタ431の第2の端子(ここではドレイン)は、それぞれスイッチ410とスイッチ415がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。また、nチャネル型トランジスタ432の第1の端子(ここではソース)には電源電位VSSが与えられている。また、nチャネル型トランジスタ432の第2の端子(ここではドレイン)は、スイッチ420がオンのときにその電位がnチャネル型トランジスタ433の第1の端子(ここではソース)に与えられるように接続されている。そしてnチャネル型トランジスタ433の第2の端子(ここではドレイン)は、スイッチ425がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。
第1の容量素子406の第2の電極は、pチャネル型トランジスタ430のゲートに接続されている。第2の容量素子411の第2の電極は、pチャネル型トランジスタ431のゲートに接続されている。第3の容量素子416の第2の電極は、nチャネル型トランジスタ432のゲートに接続されている。第4の容量素子421の第2の電極は、nチャネル型トランジスタ433のゲートに接続されている。
なお、VDD>VSSであり、VH>VLである。また、VDD>VH、VL>VSSとする。本実施の形態では入力信号の高電位側の電位が電源電位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。しかし本発明はこの構成に限定されない。スイッチ408、413、417または422によって、電源電位VHとは異なる電源電位VH’の、または電源電位VLとは異なる電源電位VL’の供給が制御されていても良い。この場合、入力信号の高電位側の電位をVH、低電位側の電位をVLとすると、VL<VH’とし、VH>VL’とする。さらに、VH’≧VH、VL’≦VLであることが望ましい。
なお本実施の形態では、第1の容量素子406の第1の電極に供給される電源電位と、第2の容量素子411の第1の電極に供給される電源電位とが同じ高さVHとしているが、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。また、第3の容量素子416の第1の電極に供給される電源電位と、第4の容量素子421の第1の電極に供給される電源電位とが同じ高さVLとしているが、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。この場合においてもVH>VL、VDD>VH、VL>VSSを満たすようにする。
図9に示したNANDの動作も、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。
容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作における、各補正手段が有するスイッチの動作については、実施の形態1を参照することができる。ただし、スイッチ426は、初期化の際にオフにし、電位差取得時及び電荷保存時にオンにし、通常動作時にはオフにする。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。
また、補正手段403だけではなく、補正手段401、402または404においても、トランジスタのドレインへの電位の供給を制御するスイッチを2つ有していても良い。つまり、1つ目のスイッチ410、415、425とは異なる経路で、トランジスタのドレインへの電位の供給を制御できるスイッチを別途設けていても良い。
なお本実施の形態では、NANDに図1(B)、図1(D)の構成を適用した例を示したが、図1(C)、図1(E)の構成を適用しても良い。図20に、図1(C)、図1(E)の構成を適用したものを示す。
(実施の形態5)
本実施の形態では、本発明のデジタル回路の1つであるNORの構成について説明する。
図10に示す本実施の形態のNORは、4つの補正手段501〜504と、回路素子群505とを有している。図10は、図1(B)、図1(D)を適用。
補正手段501は、第1の容量素子506と、前記第1の容量素子506への電位の供給を制御する4つのスイッチ507〜510とを有している。補正手段502は、第2の容量素子511と、前記第2の容量素子511への電位の供給を制御する5つのスイッチ512〜515と、526とを有している。補正手段503は、第3の容量素子516と、前記第3の容量素子516への電位の供給を制御する4つのスイッチ517〜520とを有している。補正手段504は、第4の容量素子521と、前記第4の容量素子521への電位の供給を制御する4つのスイッチ522〜525とを有している。
スイッチ507は、第1の容量素子506が有する第1の電極への、入力信号IN1の電位の供給を制御する。スイッチ508は、第1の容量素子506が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ509は、回路素子群505が有するトランジスタのうち、第1の容量素子506の第2の電極にゲートが接続されるpチャネル型トランジスタ530の、ゲートとドレイン間の接続を制御する。スイッチ510は、pチャネル型トランジスタ530のドレインへの電位の供給を制御する。
またスイッチ512は、第2の容量素子511が有する第1の電極への、入力信号IN2の電位の供給を制御する。スイッチ513は、第2の容量素子511が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ514は、回路素子群505が有するトランジスタのうち、第2の容量素子511の第2の電極にゲートが接続されるpチャネル型トランジスタ531の、ゲートとドレイン間の接続を制御する。スイッチ515は、pチャネル型トランジスタ531のドレインへの電位の供給を制御する。スイッチ526は、pチャネル型トランジスタ531のソースへの電位の供給を制御する。
スイッチ518は、第3の容量素子516が有する第1の電極への、入力信号IN1の電位の供給を制御する。スイッチ517は、第3の容量素子516が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ519は、回路素子群505が有するトランジスタのうち、第3の容量素子516の第2の電極にゲートが接続されるnチャネル型トランジスタ532の、ゲートとドレイン間の接続を制御する。スイッチ520は、nチャネル型トランジスタ532のドレインへの電位の供給を制御する。
またスイッチ523は、第4の容量素子521が有する第1の電極への、入力信号IN2の電位の供給を制御する。スイッチ522は、第4の容量素子521が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ524は、回路素子群505が有するトランジスタのうち、第4の容量素子521の第2の電極にゲートが接続されるnチャネル型トランジスタ533の、ゲートとドレイン間の接続を制御する。スイッチ525は、nチャネル型トランジスタ533のドレインへの電位の供給を制御する。
回路素子群505は、2つのpチャネル型トランジスタ530、531と、2つのnチャネル型トランジスタ532、533とを有している。また、pチャネル型トランジスタ530の第1の端子(ここではソース)には電源電位VDDが与えられている。また、pチャネル型トランジスタ530の第2の端子(ここではドレイン)は、スイッチ510がオンのときにその電位がpチャネル型トランジスタ531の第1の端子(ここではソース)に与えられるように接続されている。そしてpチャネル型トランジスタ531の第2の端子(ここではドレイン)は、スイッチ515がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。nチャネル型トランジスタ532の第1の端子(ここではソース)と、nチャネル型トランジスタ533の第1の端子(ここではソース)には電源電位VSSが与えられている。そして、nチャネル型トランジスタ532の第2の端子(ここではドレイン)と、nチャネル型トランジスタ533の第2の端子(ここではドレイン)は、それぞれスイッチ520とスイッチ525がオンの時に、その電位が出力信号OUTとして後段の回路に供給されるように接続されている。
第1の容量素子506の第2の電極は、pチャネル型トランジスタ530のゲートに接続されている。第2の容量素子511の第2の電極は、pチャネル型トランジスタ531のゲートに接続されている。第3の容量素子516の第2の電極は、nチャネル型トランジスタ532のゲートに接続されている。第4の容量素子521の第2の電極は、nチャネル型トランジスタ533のゲートに接続されている。
なお、VDD>VSSであり、VH>VLであり、VDD>VH、VL>VSSである。本実施の形態では入力信号の高電位側の電位が電源電位VHと等しく、入力信号の低電位側の電位が電源電位VLと等しいものと仮定する。しかし本発明はこの構成に限定されない。スイッチ508、513、517または522によって、電源電位VHとは異なる電源電位VH’の、または電源電位VLとは異なる電源電位VL’の供給が制御されていても良い。この場合、入力信号の高電位側の電位をVH、低電位側の電位をVLとすると、VL<VH’とし、VH>VL’とする。さらに、VH’≧VH、VL’≦VLであることが望ましい。
なお本実施の形態では、第1の容量素子506の第1の電極に供給される電源電位と、第2の容量素子511の第1の電極に供給される電源電位とが同じ高さVHとしているが、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。また、第3の容量素子516の第1の電極に供給される電源電位と、第4の容量素子521の第1の電極に供給される電源電位とが同じ高さVLとしているが、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。この場合においてもVH>VL、VDD>VH、VL>VSSを満たすようにする。
図10に示したNORの動作も、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。
容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作における、各補正手段が有するスイッチの動作については、実施の形態1を参照することができる。ただし、スイッチ526は、初期化の際にオフにし、電位差取得時及び電荷保存時にオンにし、通常動作時にはオフにする。
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。
また、補正手段501だけではなく、補正手段502、503または504においても、トランジスタのドレインへの電位の供給を制御するスイッチを2つ有していても良い。つまり、1つ目のスイッチ520、515、525とは異なる経路で、トランジスタのドレインへの電位の供給を制御できるスイッチを別途設けていても良い。
なお本実施の形態では、NORに図1(B)、図1(D)の構成を適用した例を示したが、図1(C)、図1(E)の構成を適用しても良い。図21に、図1(C)、図1(E)を適用したものを示す。
なお、本発明のデジタル回路において用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、SOIを用いたトランジスタであっても良いし、多結晶半導体や、セミアモルファス半導体(微結晶半導体)、アモルファス半導体を用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても、カーボンナノチューブを用いたトランジスタであっても良い。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板などを用いても良い。
本実施例では、半導体表示装置の信号線駆動回路に、本発明のクロックドインバータを用いた場合の、クロックドインバータの構成とその駆動について説明する。
図11(A)に本実施例で用いられるクロックドインバータの回路図を示す。図11(A)に示すクロックドインバータは、図6に示したインバータをクロックドインバータとして用いたものであり、図6に示したインバータのスイッチ306〜309に、トランジスタを用いたものに相当する。
なお、入力信号INには小さい振幅の信号が入力され、A、B、C、Dには電源と同じ振幅の信号が入力されるとする。C、Dに入力されるラッチパルス、クロック信号、シフトレジスタの出力であるサンプリングパルスなどの同期信号に同期して、入力信号INの信号が出力信号OUTに出力される。
図11(A)に示すクロックドインバータは、第1の容量素子601と、第2の容量素子602と、pチャネル型トランジスタ603、607、608と、nチャネル型トランジスタ604、609、610を有している。
第1の容量素子601の第1の電極と第2の容量素子602の第1の電極は互いに接続されており、入力信号INの電位が与えられる。第1の容量素子601の第2の電極はpチャネル型トランジスタ607のゲートに接続されている。また、第2の容量素子602の第2の電極はnチャネル型トランジスタ610のゲートに接続されている。
pチャネル型トランジスタ603の第1の端子と第2の端子は、一方はpチャネル型TFT607のゲートに、もう一方はpチャネル型TFT607の第2の端子(ここではドレイン)に接続されている。また、nチャネル型トランジスタ604の第1の端子と第2の端子は、一方はnチャネル型TFT610のゲートに、もう一方はnチャネル型TFT610の第2の端子(ここではドレイン)に接続されている。
pチャネル型トランジスタ607の第1の端子(ここではソース)には電源電位VDDが与えられている。そして、pチャネル型トランジスタ607の第2の端子(ここではドレイン)と、pチャネル型トランジスタ608の第1の端子(ここではソース)は互いに接続されている。また、nチャネル型トランジスタ610の第1の端子(ここではソース)には電源電位VSSが与えられている。また、nチャネル型トランジスタ610の第2の端子(ここではドレイン)にはnチャネル型トランジスタ609の第1の端子(ここではソース)が接続されている。そしてnチャネル型トランジスタ609の第2の端子(ここではドレイン)は、pチャネル型トランジスタ608の第2の端子(ここではドレイン)に接続されている。なお、nチャネル型トランジスタ609の第2の端子とpチャネル型トランジスタ608の第2の端子の電位が、出力信号OUTの電位として後段の回路に与えられる。
図11(B)に、第2の容量素子602に電荷を蓄積する期間と、第1の容量素子601に電荷を蓄積する期間と、通常動作する期間の、入力信号INの電位と、pチャネル型トランジスタ603、608のゲートの電位と、nチャネル型トランジスタ604、609のゲートの電位のタイミングチャートを示す。
図11(B)に示すように、第2の容量素子602への電荷蓄積期間は、第2の容量素子602の初期化Iと、電位差の取得IIと、電荷の保存IIIの3つの動作が行なわれる。
初期化Iでは、pチャネル型トランジスタ603はオフとなり、nチャネル型トランジスタ604はオンとなる。またpチャネル型TFT608はオンとなり、nチャネル型TFT609はオンとなる。そして入力信号INの電位は低電圧側の電位VLに保たれる。
電位差の取得IIでは、pチャネル型トランジスタ603はオフのままであり、nチャネル型トランジスタ604はオンのままである。そしてpチャネル型TFT608はオフとなり、nチャネル型TFT609はオフとなる。そして入力信号INの電位は低電圧側の電位VLに保たれたままである。
電荷の保存IIIでは、pチャネル型トランジスタ603はオフのままであり、nチャネル型トランジスタ604はオフになる。そしてpチャネル型TFT608はオフのままであり、nチャネル型TFT609はオフのままである。そして入力信号INの電位は低電圧側の電位VLに保たれたままである。
第2の容量素子602への電荷蓄積期間が終了すると、第1の容量素子601への電荷蓄積期間が開始される。第1の容量素子601への電荷蓄積期間も、図11(B)に示すように、第1の容量素子601の初期化Iと、電位差の取得IIと、電荷の保存IIIの3つの動作が行なわれる。
初期化Iでは、pチャネル型トランジスタ603はオンとなり、nチャネル型トランジスタ604はオフとなる。またpチャネル型TFT608はオンとなり、nチャネル型TFT609はオンとなる。そして入力信号INの電位は高電圧側の電位VHに保たれる。
電位差の取得IIでは、pチャネル型トランジスタ603はオンのままであり、nチャネル型トランジスタ604はオフのままである。そしてpチャネル型TFT608はオフとなり、nチャネル型TFT609はオフとなる。そして入力信号INの電位は高電圧側の電位VHに保たれたままである。
電荷の保存IIIでは、pチャネル型トランジスタ603はオフとなり、nチャネル型トランジスタ604はオフのままである。そしてpチャネル型TFT608はオフのままであり、nチャネル型TFT609はオフのままである。そして入力信号INの電位は高電圧側の電位VHに保たれたままである。
なお図11(B)では、第2の容量素子602への電荷の蓄積を、第1の容量素子601への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第1の容量素子601への電荷の蓄積を行なった後、第2の容量素子602への電荷の蓄積を行なうようにしても良い。
そして、通常動作期間においては、pチャネル型トランジスタ603とnチャネル型トランジスタ604はオフとなる。
図12に、本実施例のクロックドインバータを用いた信号線駆動回路の構成を示す。本実施例の信号線駆動回路は、シフトレジスタ1001と、ラッチA1002と、ラッチB1003とを有する。ラッチA1002とラッチB1003は、複数段のラッチを有しており、本実施例のクロックドインバータは各ラッチに用いられている。
具体的には図12に示すように、本実施例のラッチA1002が有する各段のラッチは、本発明のクロックドインバータ1004、通常のクロックドインバータ1005と、2つのインバータ1006、1007と、OR1008を有している。
通常のクロックドインバータ1005と、2つのインバータ1006、1007と、OR1008には電源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれば良い。しかし、ビデオ信号、つまりクロックドインバータ1004の入力信号には振幅の小さな信号が入力されるとする。従って、図11の回路を用いる必要がある。
OR1008には、シフトレジスタ1001からのタイミング信号と、初期化のタイミングを制御するための初期化信号が入力されている。
本実施例のクロックドインバータの場合、ビデオ信号が入力信号INに相当し、OR1008の出力信号と、その極性を反転させた信号とが、一方は図11(A)に示すpチャネル型トランジスタ608のゲートに入力され、他方は図11(A)に示すnチャネル型トランジスタ609のゲートに入力される。
よって、初期化させたいときや入力信号を同期させて出力したいときには、トランジスタ608、609をオンにする。なお、図12には図示していないが、図11(A)のA、Bを制御する信号も必要になる。なお、図11(B)のI、II、IIIに示した初期化は、ラッチAが動作していない期間に設ければ良い。例えば、帰線期間や時間階調のときの点灯期間(ドライバが動いていない期間)などに設ければ良い。
図13に、クロックドインバータ1004の上面図を示す。なお、図13(A)において既に示したものについては、同じ符号を付す。
1101は入力信号INが入力される配線であり、1102は出力信号OUTが出力される配線である。また1103はnチャネル型トランジスタ609のゲートに与えられる電位が供給される配線であり、1104はpチャネル型トランジスタ608のゲートに与えられる電位が供給される配線である。1105はnチャネル型トランジスタ604のゲートに与えられる電位が供給される配線であり、1106はpチャネル型トランジスタ603のゲートに与えられる電位が供給される配線である。
また、1120は電源電位VSSが供給されている配線であり、1121は電源電位VDDが供給されている配線である。
図13のA−A’における断面図を図14(A)に、B−B’における断面図を図14(B)に示す。
配線1200と配線1201は共に配線1106に接続されており、配線1200の一部はpチャネル型トランジスタ603のゲートとして機能している。
クロックドインバータ1004が有するpチャネル型トランジスタ608は、チャネル形成領域1207と、第1の端子または第2の端子に相当する不純物領域1206、1208と、ゲートに相当するゲート電極1202と、チャネル形成領域1207とゲート電極1202間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1004が有するpチャネル型トランジスタ607は、チャネル形成領域1209と、第1の端子または第2の端子に相当する不純物領域1208、1210と、ゲートに相当するゲート電極1203と、チャネル形成領域1209とゲート電極1203間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1005が有するpチャネル型トランジスタ607は、チャネル形成領域1211と、第1の端子または第2の端子に相当する不純物領域1210、1212と、ゲートに相当するゲート電極1204と、チャネル形成領域1211とゲート電極1204間に設けられたゲート絶縁膜1224を有している。
クロックドインバータ1005が有するpチャネル型トランジスタ608は、チャネル形成領域1213と、第1の端子または第2の端子に相当する不純物領域1212、1214と、ゲートに相当するゲート電極1205と、チャネル形成領域1213とゲート電極1205間に設けられたゲート絶縁膜1224を有している。
なお、クロックドインバータ1004が有するpチャネル型トランジスタ608と、クロックドインバータ1004が有するpチャネル型トランジスタ607は、不純物領域1208を共有している。不純物領域1208は、クロックドインバータ1004が有するpチャネル型トランジスタ608においてはソースに、クロックドインバータ1004が有するpチャネル型トランジスタ607においてはドレインに相当する。
また、クロックドインバータ1005が有するpチャネル型トランジスタ608と、クロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1212を共有している。不純物領域1212は、クロックドインバータ1005が有するpチャネル型トランジスタ608においてはソースに、クロックドインバータ1005が有するpチャネル型トランジスタ607においてはドレインに相当する。
また、クロックドインバータ1004が有するpチャネル型トランジスタ607と、クロックドインバータ1005が有するpチャネル型トランジスタ607は、不純物領域1210を共有している。不純物領域1210は、両トランジスタにおいてソースに相当する。
不純物領域1206に配線1215が接続されている。配線1215は、クロックドインバータ1004が有するnチャネル型トランジスタ609のドレインに接続されている。また不純物領域1214に、配線1216が接続されている。配線1216は、クロックドインバータ1005が有するnチャネル型トランジスタ609のドレインに接続されている。
不純物領域1208に接続されている配線1217は、クロックドインバータ1004が有するpチャネル型トランジスタ603の第1の端子と接続されている。クロックドインバータ1004が有するpチャネル型トランジスタ607のゲート電極1203はクロックドインバータ1004が有するpチャネル型トランジスタ603の第2の端子と電気的に接続されている。
不純物領域1212には、配線1218が接続されている。不純物領域1210には、配線1219が接続されている。配線1219は配線1121が接続されている。
配線1300はゲート電極1202と接続されており、配線1104と電気的に接続されている。配線1301は配線1103と電気的に接続されている。
配線1223は、第1の容量素子601の半導体膜1226が有する不純物領域1225に接続されている。半導体膜1226はゲート絶縁膜1224を間に挟んで第1の容量素子601の容量素子用電極1228と重なり合っている。第1の容量素子601の容量素子用電極1228は配線1227と接続されており、配線1227はpチャネル型TFT603の第2の端子と接続されている。第1の容量素子601の半導体膜1350は、図示していないが、半導体膜1350が有する不純物領域において配線1227と接続されている。また第1の容量素子601の容量素子用電極1351はゲート絶縁膜1224を間に挟んで半導体膜1350と重なり合っている。
半導体膜1226と容量素子用電極1228とがゲート絶縁膜1224を間に挟んで重なることで形成される容量素子と、半導体膜1350と容量素子用電極1351とがゲート絶縁膜1224を間に挟んで重なることで形成される容量素子とが、共に第1の容量素子601に相当する。
このように容量素子をMOS容量として形成している。ただし、MOS容量は一方の電極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従って、容量素子を2つ並列に配置し、その極性や電極の向きなどを逆にすることにより、電位の上下関係に関係なく容量素子として動作させている。
なお図13から分かるとおり、容量素子は大きく形成している。なぜなら図11においては、入力信号INの電圧を印加しても容量素子601とトランジスタ607のゲート容量とにより電圧分圧されるからである。例えば、容量素子601とトランジスタ607のゲート容量とが同じ大きさなら、入力信号INの振幅のうち、半分しかトランジスタ607のゲートに加わらない。よって、容量素子601は大きくする必要がある。基準としてはトランジスタ607のゲート容量の5倍の大きさで容量素子601を形成するのが望ましい。なお、容量素子602と、トランジスタ610の関係についても同様である。
なお本発明のデジタル回路の1つであるクロックドインバータは、図13に示す構成に限定されない。例えば、シフトレジスタ1001が有するフリップフロップ回路を構成しているクロックドインバータに用いられていても良い。この場合、入力されるビデオ信号の帰線期間においてシフトレジスタは動作していないので、該期間において電荷の初期化及び補正するべき電位差の記憶を行なえば良い。
図22に、シフトレジスタに用いられる本発明のクロックドインバータの構成を一例として示す。
図22に示すクロックドインバータは、第1の容量素子700と、前記第1の容量素子700への電位の供給を制御するスイッチ701〜705とを有している。さらに図22に示すクロックドインバータは、第2の容量素子710と、前記第2の容量素子710への電位の供給を制御するスイッチ711〜715とを有している。
スイッチ702は、第1の容量素子700が有する第1の電極への、反転クロック信号(CLKb)の電位の供給を制御する。スイッチ701は、第1の容量素子700が有する第1の電極への、高電位側の電源電位VHの供給を制御する。スイッチ703は、第1の容量素子700の第2の電極にゲートが接続されるpチャネル型トランジスタ720の、ゲートとドレイン間の接続を制御する。スイッチ704は、pチャネル型トランジスタ720のドレインと、pチャネル型トランジスタ721のソースの接続を制御する。スイッチ705は、pチャネル型トランジスタ720のドレインへの電位VSSの供給を制御する。
スイッチ712は、第2の容量素子710が有する第1の電極への、クロック信号(CLK)の電位の供給を制御する。スイッチ711は、第2の容量素子710が有する第1の電極への、低電位側の電源電位VLの供給を制御する。スイッチ713は、第2の容量素子710の第2の電極にゲートが接続されるnチャネル型トランジスタ723の、ゲートとドレイン間の接続を制御する。スイッチ714は、nチャネル型トランジスタ723のドレインと、nチャネル型トランジスタ722のソースの接続を制御する。スイッチ715は、nチャネル型トランジスタ723のドレインへの電位VDDの供給を制御する。
なお本実施例では、スイッチ705によってpチャネル型トランジスタ720のドレインへの電位VSSの供給が制御されているが、本発明はこの構成に限定されない。電位VSSとは異なる電位(例えば電位VSS’)が、スイッチ705によってpチャネル型トランジスタ720のドレインに供給されていても良い。また本実施例では、スイッチ715によってnチャネル型トランジスタ723のドレインへの電位VDDの供給が制御されているが、本発明はこの構成に限定されない。電位VDDとは異なる電位(例えば電位VDD’)が、スイッチ715によってnチャネル型トランジスタ723のドレインに供給されていても良い。ただし、電位VDD’>電位VSS’とする。
本発明のクロックドインバータが有するpチャネル型TFT720のソースには、電源電位VDDが供給されている。また本発明のクロックドインバータが有するnチャネル型TFT723のソースには、電源電位VSSが供給されている。また本発明のクロックドインバータが有するpチャネル型TFT721とnチャネル型TFT722はドレインが互いに接続されており、そのノードにおける電位が、出力信号OUTの電位として後段の回路に供給される。
また、第1の容量素子700の第2の電極はpチャネル型トランジスタ720のゲートに接続されており、第2の容量素子710の第2の電極はnチャネル型トランジスタ723のゲートに接続されている。
図22に示すクロックドインバータは、スイッチ701、703、705、711、713、715をオン、スイッチ702、704、712、714をオフすることで、第1の容量素子700、第2の容量素子710に保持されている電荷を初期化する。そして、スイッチ701、703、711、713、をオン、スイッチ702、704、705、712、714、715をオフすることで、第1の容量素子700、第2の容量素子710に補正するべき電位差を記憶する。そして、スイッチ702、704、712、714をオン、スイッチ701、703、705、711、713、715をオフすることで、デジタル回路の本来の機能を果たす通常の動作を行なうことができる。
なお、図22に示したクロックドインバータにおいて、第1の容量素子700が有する第1の電極への、高電位側の電源電位VHの供給を行なう必要は必ずしもない。また第2の容量素子710が有する第1の電極への、低電位側の電源電位VLの供給を行なう必要は必ずしもない。この場合、電荷の初期化と、補正するべき電位差の記憶を、第1の容量素子700と第2の容量素子710で順に行なうようにする。
なお本発明では、回路素子を構成しているトランジスタ(本実施例ではpチャネル型トランジスタ720と、nチャネル型トランジスタ723)のゲートに入力される信号(本実施例の場合はクロック信号)の振幅が、電源電圧(高電位側の電源電位と低電位側の電源電位の差)より小さい場合でも、確実に回路素子を構成しているトランジスタをオンオフできることがメリットの一つである。しかし本実施例のように、スイッチによって回路素子を構成しているp型のトランジスタ(本実施例ではpチャネル型トランジスタ720)のドレインへの電位VSSの供給の制御が可能である場合、またスイッチによって回路素子を構成しているn型のトランジスタ(本実施例ではnチャネル型トランジスタ723)のドレインへの電位VDDの供給の制御が可能である場合、回路素子を構成しているトランジスタ(本実施例ではpチャネル型トランジスタ720と、nチャネル型トランジスタ723)の動作速度を高めるべく回路素子を構成しているトランジスタのゲートに入力される信号(本実施例の場合はクロック信号)のDCレベルを補正するように、補正手段の容量素子(本実施例では第1の容量素子700、第2の容量素子710)を、充電することが可能である。つまり本実施例で示した形態の場合、設定動作を適切に変更することで、電源電圧が回路素子を構成しているトランジスタのしきい値電圧の絶対値に対して十分大きくない場合に該トランジスタの動作速度を向上させることが望まれる場合にも対応することができ、従って、回路の動作速度を落とすことなく、電源電圧を小さくして消費電力の低減を図ることができるというメリットをも併せて有する。