JP4401801B2 - 半導体装置及び表示装置 - Google Patents

Description

本発明はデジタル信号によって動作するデジタル回路に関し、さらに該デジタル回路を１つまたは複数有する半導体装置、電子機器及びその駆動方法に関する。

デジタル信号を処理する論理回路（以下、デジタル回路と呼ぶ）は、基本単位となる論理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数の入力に対して一の出力が得られる回路であり、例えばインバータ、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、トランスミッションゲート等がこれに相当する。

論理素子は、トランジスタ、抵抗、コンデンサ等の単数または複数の回路素子が接続されて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される。

論理素子の１つであるインバータを例に挙げ、その構成と動作について具体的に説明する。

図１３（Ａ）に一般的なインバータの回路図を示す。図１３（Ａ）においてＩＮは入力される信号（入力信号）を意味し、ＯＵＴは出力される信号（出力信号）を意味している。またＶＤＤ、ＶＳＳは電源電位を意味しており、ＶＤＤ＞ＶＳＳとする。

図１３（Ａ）に示すインバータは、ｐチャネル型トランジスタ１３０１とｎチャネル型トランジスタ１３０２とを有している。ｐチャネル型トランジスタ１３０１のゲート（Ｇ）とｎチャネル型トランジスタ１３０２のゲートは互いに接続されており、該２つのゲートに入力信号ＩＮが入力されている。そして、ｐチャネル型トランジスタ１３０１の第１の端子にはＶＤＤが与えられており、ｎチャネル型トランジスタ１３０２の第１の端子にはＶＳＳが与えられている。またｐチャネル型トランジスタ１３０１の第２の端子とｎチャネル型トランジスタ１３０２の第２の端子は互いに接続されており、該２つの第２の端子から後段の回路へ出力信号ＯＵＴが出力される。

なお、第１の端子と第２の端子は、いずれか一方がソース、他方がドレインに相当する。ｐチャネル型トランジスタの場合電位の高いほうがソース、低いほうがドレインとなる。またｎチャネル型トランジスタは電位の低いほうがソース、高いほうがドレインとなる。よって図１３（Ａ）では２つのＴＦＴにおいて、第１の端子がソース（Ｓ）、第２の端子がドレイン（Ｄ）に相当する。

一般的に入力信号には、２値の電位を有するデジタル信号を用いる。該入力信号ＩＮの電位に従ってインバータが有する２つの回路素子が動作し、出力信号ＯＵＴの電位が制御される。

次に、図１３（Ｂ）、図１３（Ｃ）を用いて、図１３（Ａ）に示したインバータの動作について説明する。なお図１３（Ｂ）、図１３（Ｃ）では、動作の状態を分かり易くするために各回路素子を単なるスイッチとして表示した。

図１３（Ｂ）に、入力信号ＩＮが高電位側の電位を有するときの、各回路素子の動作の様子を示す。ここでは、入力信号ＩＮが有する高電位側の電位をＶＤＤ’（ＶＤＤ’≧ＶＤＤ）とし、説明を簡単にするためにｎチャネル型トランジスタ１３０２の閾値電圧Ｖ_THN≧０、ｐチャネル型トランジスタ１３０１の閾値電圧Ｖ_THP≦０と仮定する。

電位ＶＤＤ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＤＤ’≧ＶＤＤであるのでゲート電圧はＶ_GS≧０となり、ｐチャネル型トランジスタ１３０１はオフする。なおゲート電圧とは、ゲートの電位からソースの電位を差し引いた電圧に相当する。

またＶＤＤ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＤＤ’＞ＶＳＳであるのでゲート電圧はＶ_GS＞０となり、ｎチャネル型トランジスタ１３０２はオンする。よって電源電位ＶＳＳが出力信号ＯＵＴの電位として後段の回路に供給される。

次に図１３（Ｃ）に、入力信号ＩＮが低電位側の電位を有するときの、各回路素子の動作の様子を示す。ここでは、入力信号ＩＮが有する低電位側の電位をＶＳＳ’（ＶＳＳ’≦ＶＳＳ）とし、説明を簡単にするためにｎチャネル型トランジスタ１３０２の閾値電圧Ｖ_THN≧０、ｐチャネル型トランジスタ１３０１の閾値電圧Ｖ_THP≦０であると仮定する。

ＶＳＳ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＳＳ’≦ＶＳＳであるのでゲート電圧はＶ_GS≦０となり、ｎチャネル型トランジスタ１３０２はオフする。

また電位ＶＳＳ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＳＳ’＜ＶＤＤであるのでゲート電圧はＶ_GS＜０となり、ｐチャネル型トランジスタ１３０１はオンする。よって電源電位ＶＤＤが出力信号ＯＵＴの電位として後段の回路に供給される。

このように、入力信号ＩＮの電位に従って各回路素子が動作し、出力信号ＯＵＴの電位が制御される。

図１３（Ｂ）、図１３（Ｃ）を用いて説明したインバータの動作は、入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳと仮定した場合のものである。ここで入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳと仮定したときの、図１３（Ａ）に示したインバータの動作について検証する。ただしＶＳＳ’＜ＶＤＤ’とする。

まず図１４（Ａ）に、入力信号ＩＮが高電位側の電位ＶＤＤ’（ＶＤＤ’＜ＶＤＤ）を有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、ｎチャネル型トランジスタ１３０２の閾値電圧Ｖ_THN≧０、ｐチャネル型トランジスタ１３０１の閾値電圧Ｖ_THP≦０であると仮定する。

電位ＶＤＤ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＤＤ’＜ＶＤＤであるのでゲート電圧はＶ_GS＜０となる。よって、｜Ｖ_GS｜＞｜Ｖ_THP｜のときは、ｐチャネル型トランジスタ１３０１はオンする。またＶＤＤ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＤＤ’＞ＶＳＳであるのでゲート電圧はＶ_GS＞０となり、ｎチャネル型トランジスタ１３０２はオンする。

よってｐチャネル型トランジスタ１３０１とｎチャネル型トランジスタ１３０２が共にオンになるので、図１３（Ｂ）に示した場合とは異なり、入力信号が高電位側の電位を有していても、出力信号ＯＵＴの電位がＶＳＳとはならない。

出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１４（Ａ）では、ｎチャネル型トランジスタ１３０２のＶ_GSをＶ_GSnとし、ｐチャネル型トランジスタ１３０１のＶ_GSをＶ_GSpとすると、｜Ｖ_GSn｜＞｜Ｖ_GSp｜なので、各々のトランジスタの特性やチャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＤＤよりもＶＳＳに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号ＯＵＴの電位がＶＳＳよりもＶＤＤに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。

また図１４（Ｂ）に、入力信号ＩＮが低電位側の電位ＶＳＳ’（ＶＳＳ’＞ＶＳＳ）を有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、ｎチャネル型トランジスタの閾値電圧Ｖ_THN≧０、ｐチャネル型トランジスタの閾値電圧Ｖ_THP≦０であると仮定する。

ＶＳＳ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＳＳ’＞ＶＳＳであるのでゲート電圧はＶ_GS＞０となる。よって、｜Ｖ_GS｜＞｜Ｖ_THn｜のときは、ｎチャネル型トランジスタ１３０２はオンする。また電位ＶＳＳ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＳＳ’＜ＶＤＤであるのでゲート電圧はＶ_GS＜０となり、ｐチャネル型トランジスタ１３０１はオンする。

よってＶＳＳ、ＶＳＳ’、Ｖ_THnの値によっては、ｐチャネル型トランジスタ１３０１とｎチャネル型トランジスタ１３０２が共にオンになるので、図１３（Ｃ）に示した場合とは異なり、入力信号が低電位側の電位を有していても、出力信号ＯＵＴの電位がＶＤＤとはならない。

出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１４（Ｂ）では、ｎチャネル型トランジスタのＶ_GSをＶ_GSnとし、ｐチャネル型トランジスタのＶ_GSをＶ_GSpとすると、｜Ｖ_GSn｜＜｜Ｖ_GSp｜なので、各々のトランジスタの特性やチャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＳＳよりもＶＤＤに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号ＯＵＴの電位がＶＤＤよりもＶＳＳに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。

このように、図１３（Ａ）に示したインバータでは、入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳであるときに、所望の電位を有する出力信号ＯＵＴが得られ、インバータが正常に動作するといえる。しかし入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳだと、所望の電位を有する出力信号ＯＵＴが得られず、インバータは正常に動作しない場合がある。

これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信号が有する２値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が誤作動するため、所望の電位を有する出力信号ＯＵＴが得られなくなり、該デジタル回路が正常に動作しない。

前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一般的にレベルシフタは、レベルシフタ内において１つの回路素子が動作することで初めて他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりがちである。

また、電源電圧が小さいと電流が少なくオンしにくいため、高速に動作させにくく、逆に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうという問題があった。

さらに、ｎチャネル型トランジスタ１３０２とｐチャネル型トランジスタ１３０１が同時にオンしてショート電流が流れることから、消費電流が増大するという問題も生じる。

上述したような問題を解決するため、第１の入力用インバータと第２の出力用インバータとを有するレベルシフタ回路において、容量（容量素子）とバイアス手段とによって第１のインバータから第２のインバータへ入力される信号のＤＣレベルを変換することが提案されている。（特許文献１参照）。しかしながらこの回路では、第２のインバータを構成する各トランジスタのゲートと第１のインバータの出力との間に接続されているＤＣレベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり（すなわち回路動作速度の低下を招いたり）、或いは、これら容量の充放電に伴う電力消費が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾値にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせることは困難であり、そのためにＤＣレベル変換容量の両端の電圧が対応するトランジスタの閾値に整合せず、トランジスタのオン・オフを正確に行なうことができないという問題も発生し得る。

特開平９−１７２３６７号公報

上述した問題に鑑み、本発明では入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタル回路の提案を課題とする。

本発明は、デジタル回路に実際に入力される信号の電位と、該デジタル回路を正常に動作させ得る電位との間の電位差を予め記憶しておき、実際に入力された信号に該電位差を加算してから各回路素子に入力する補正手段を当該デジタル回路に設けることで、デジタル回路を正常に動作させるものである。

その補正手段により、入力信号の低電位側の電位が供給されたときにｎチャネル型トランジスタをオフさせ、入力信号の高電位側の電位が供給されたときにｐチャネル型トランジスタをオフさせることができる。その結果、デジタル回路を正常に動作させることができる。

図１（Ａ）に本発明のデジタル回路の構成を示す。デジタル回路１００は、入力された信号ＩＮの電位を補正する補正手段１０１と、該補正手段１０１によって補正された入力信号によって動作が制御される１つまたは複数の回路素子１０２を有している。そして該回路素子の動作に従って出力信号ＯＵＴの電位が制御される。

図１（Ｂ）に、本発明のデジタル回路が有する補正手段１０１の第１の構成を簡単に示す。第１の構成の補正手段１０１は、入力信号の高電位側または低電位側のいずれか一方の電位を補正するための容量素子１２３を有する。

そして、容量素子１２３の第１の電極への電源電位１の供給を制御するスイッチ１３０と、容量素子１２３の第２の電極への電源電位２の供給を制御するスイッチ１３１とを有する。また、容量素子１２３の第１の電極への入力信号ＩＮの電位の供給を制御するスイッチ１３２が設けられている。そして、容量素子１２３の第２の電極は出力端子１４０に接続されている。

なお、入力信号ＩＮの高電位側の電位を補正する場合、電源電位１≦電源電位２とする。また、入力信号ＩＮの低電位側の電位を補正する場合、電源電位１≧電源電位２である。

そしてスイッチ１３０、１３１を制御することで、容量素子１２３に電源電位１と電源電位２の電位差を記憶、保持させることができる。

そしてスイッチ１３２を制御することで、入力信号ＩＮの電位が容量素子１２３の第１の電極に与えられると、入力信号ＩＮの電位に容量素子１２３に保持されている電位差が加算されて、後段の回路素子１０２に入力される。

よって、電源電位１と電源電位２の電位差を所望の大きさに制御することで、回路素子１０２に与えられる電位の高さを制御することができ、回路素子１０２ひいてはデジタル回路１００を正常に動作させることができる。

正常な動作とは、入力信号ＩＮが低電圧側の電位のときの、出力端子の電位が、入力信号ＩＮがＶＳＳと等しいときの出力端子の電位とほぼ等しい状態にあり、入力信号ＩＮが高電位側の電位のときの出力端子の電位が、入力信号ＩＮがＶＤＤのときの出力とほぼ等しい状態にある場合のことを言う。なお、必ずしも出力がＶＳＳやＶＤＤに等しくなくても、後段に設けられたデジタル回路が誤動作しなければ正常な動作をしていると見なすことができる。

図１（Ｃ）に、本発明のデジタル回路が有する補正手段１０１の第２の構成を簡単に示す。第２の構成の補正手段１０１は、図１（Ｂ）の電源電位１を入力信号の電位で代用して補正を行なうものに相当する。具体的に第２の構成の補正手段１０１は、入力信号ＩＮの電位を補正するための容量素子１０３を有する。

なお、入力信号ＩＮの高電位側の電位を補正する場合、入力信号ＩＮの高電位側の電位≦電源電位とする。また、入力信号ＩＮの低電位側の電位を補正する場合、入力信号ＩＮの低電位側の電位≧電源電位である。

容量素子１０３には、入力信号ＩＮの高電位側または低電位側のいずれか一方の電位と、電源電位との間の電位差を予め記憶させておく。電源電位の容量素子１０３への供給は、スイッチ１０８で制御する。

上記構成により、入力信号ＩＮの電位に容量素子１０３に保持されている電位差が加算されて後段の回路素子１０２に入力される。

よって、入力信号ＩＮの電位と電源電位の電位差を所望の大きさに制御することで、回路素子１０２に与えられる電位の高さを制御することができ、回路素子１０２ひいてはデジタル回路１００を正常に動作させることができる。

また回路素子１０２がトランジスタを含んでおり、なおかつ補正後の入力信号が該トランジスタのゲートに入力される場合、トランジスタのゲート容量と電位差を記憶しておくための容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合よりも、トランジスタのゲート容量と電位差を記憶しておくための容量素子が直列に接続されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート容量によるトランジスタの動作の遅延を防ぎ、高速化させることができる。さらに回路素子の１つであるトランジスタが誤動作し、オフさせるべきときにオンさせてしまうことを防ぐことができるので、漏れ電流による消費電流の増加を防ぐことができる。

なお、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動作は、各容量素子に保存した電荷が漏れてしまうことでデジタル回路の正常な動作が妨げられてしまう前に再度行なうのが良い。

また本発明においてはスイッチを用いているが、他の素子に代替が可能である。例えばスイッチとしてトランジスタを用いても良い。この場合、スイッチとして用いるトランジスタの極性はｎ型でもｐ型でも良い。

なお本発明においてスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Vss、Vgnd、0Vなど）に近い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Vddなど）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。

また、スイッチの位置は必ずしも図１に示した位置に設けなくとも良く、回路が上述した動作を行なうことができるのであれば、その設ける位置を設計者が適宜決めることができる。なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよい。場合によってはスイッチの数を増やすか、または減らすようにしても良い。

本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。

また回路素子がトランジスタを含んでおり、なおかつ補正後の入力信号が該トランジスタのゲートに入力される場合、トランジスタのゲート容量と第１の容量素子または第２の容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合よりも、トランジスタのゲート容量と第１の容量素子または第２の容量素子が直列に接続されることにより得られる合成容量の方が、容量値は小さくなる。よって、ゲート容量によるトランジスタの動作の遅延を防ぐことができる。

（実施の形態１）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、具体的な構成とその動作について説明する。

図２に本実施の形態のインバータの構成を示す。２０１は補正手段に相当し、２０２は回路素子群である。

補正手段２０１は第１の容量素子２０３と、第２の容量素子２０４と、前記第１の容量素子２０３への電位の供給を制御する３つのスイッチ２０５〜２０７と、前記第２の容量素子２０４への電位の供給を制御する３つのスイッチ２０８〜２１０とを有している。

スイッチ２０５は、第１の容量素子２０３が有する第１の電極への、入力信号の電位の供給を制御する。スイッチ２０６は、第１の容量素子２０３が有する第１の電極への、高電位側の電源電位Ｖ_Hの供給を制御する。スイッチ２０７は、第１の容量素子２０３が有する第２の電極への、電源電位ＶＤＤの供給を制御する。

またスイッチ２０８は、第２の容量素子２０４が有する第１の電極への、入力信号の電位の供給を制御する。スイッチ２０９は、第２の容量素子２０４が有する第１の電極への、低電位側の電源電位Ｖ_Lの供給を制御する。スイッチ２１０は、第２の容量素子２０４が有する第２の電極への、電源電位ＶＳＳの供給を制御する。

なお本実施の形態では、スイッチ２０７によって、第１の容量素子２０３が有する第２の電極へ電源電位ＶＤＤが供給される形態を示しているが、本発明はこれに限定されない。第１の容量素子２０３が有する第２の電極に供給される電位は電源電位ＶＤＤ以外の電位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにしても良い。また同様に、スイッチ２１０によって、第２の容量素子２０４が有する第２の電極へ電源電位ＶＳＳが供給される形態を示しているが、本発明はこれに限定されない。第２の容量素子２０４が有する第２の電極に供給される電位は電源電位ＶＳＳ以外の電位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにしても良い。

回路素子群２０２は、１つのｐチャネル型トランジスタ２１１と、１つのｎチャネル型トランジスタ２１２とを有している。ｐチャネル型トランジスタ２１１の第１の端子（ここではソース）には電源電位ＶＤＤが与えられており、ｎチャネル型トランジスタ２１２の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。またｐチャネル型トランジスタ２１１の第２の端子（ここではドレイン）とｎチャネル型トランジスタ２１２の第２の端子（ここではドレイン）は互いに接続されており、これらの２つのトランジスタの第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に供給される。

また、第１の容量素子２０３の第２の電極はｐチャネル型トランジスタ２１１のゲートに接続されており、第２の容量素子２０４の第２の電極はｎチャネル型トランジスタ２１２のゲートに接続されている。

なお、ＶＤＤ＞ＶＳＳであり、Ｖ_H＞Ｖ_Lであり、ＶＤＤ＞Ｖ_H、Ｖ_L＞ＶＳＳとする。そして電源電位Ｖ_Hは、通常動作の際の入力信号の高電位側の電位に近く、できればそれ以下となるように設定するのが望ましい。そうすることで、高電位側の電位が供給されたときに、ｐチャネル型トランジスタ２１１がオフしやすくなる。また電源電位Ｖ_Lは、通常動作の際の入力信号の低電位側の電位に近く、できればそれ以上となるように設定するのが望ましい。そうすることで、低電位側の電位が供給されたときに、ｎチャネル型トランジスタ２１２がオフしやすくなる。本実施の形態では入力信号の高電位側の電位が電源電位Ｖ_Hと等しく、入力信号の低電位側の電位が電源電位Ｖ_Lと等しいものと仮定する。またＶ_H−Ｖ_L＞Ｖ_THn、Ｖ_L−Ｖ_H＜Ｖ_THpとなるようにする。

また、本実施の形態では、回路素子群２０２が有するｐチャネル型トランジスタ２１１とｎチャネル型トランジスタ２１２の閾値電圧が０であると仮定してその動作について説明をするが、実際の回路では閾値が０であるとは限らない。その場合、例えばｐチャネル型トランジスタ２１１の閾値電圧をＶ_THpとすると、Ｖ_Hは、通常動作の際の入力信号の高電位側の電位よりも｜Ｖ_THp｜分以上高くなるように設定するのが望ましい。また例えばｎチャネル型トランジスタ２１２の閾値電圧をＶ_THnとすると、Ｖ_Lは、通常動作の際の入力信号の低電位側の電位よりも｜Ｖ_THn｜分以上低くなるように設定するのが望ましい。そうすることで、ノーマリオンになるのを防ぎつつ、ｐチャネル型トランジスタ２１１やｎチャネル型トランジスタ２１２をオンさせるときに、｜Ｖ_GS｜を最大限に大きくしてより高いオン電流を得ることができる。

次に図３を用いて、図２に示したインバータの動作について説明する。本発明のデジタル回路の動作は、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。

まず電位差を記憶する動作について、図３を用いて説明する。記憶するべき電位差は第１の容量素子２０３と、第２の容量素子２０４とで異なる。第１の容量素子２０３では電源電位ＶＤＤと高電位側電源電位Ｖ_Hとの電位差を記憶し、第２の容量素子２０４では電源電位ＶＳＳと低電位側電源電位Ｖ_Lとの電位差を記憶する。

具体的には図３（Ａ）に示すようにスイッチ２０５をオフ、スイッチ２０６、２０７をオンにして、第１の容量素子２０３の第１の電極に電源電位Ｖ_Hを与え、第２の電極に電源電位ＶＤＤを与える。そして第１の容量素子２０３には、電源電位Ｖ_Hと電源電位ＶＤＤとによって電荷が蓄積される。

また、スイッチ２０８をオフ、スイッチ２０９、２１０をオンにして、第２の容量素子２０４の第１の電極に電源電位Ｖ_Lを与え、第２の電極に電源電位ＶＳＳを与える。そして第２の容量素子２０４には、電源電位Ｖ_Lと電源電位ＶＳＳとによって電荷が蓄積される。

次に図３（Ｂ）に示すように、スイッチ２０５、２０６、２０７をオフにすることで、蓄積された電荷が第１の容量素子２０３において保持され、電源電位ＶＤＤと電源電位Ｖ_Hとの間の電位差（Ｖｃ₁と記する）が記憶される。また同様に、スイッチ２０８、２０９、２１０をオフにすることで、蓄積された電荷が第２の容量素子２０４において保持され、電源電位ＶＳＳと電源電位Ｖ_Lとの間の電位差（Ｖｃ₂と記する）が記憶される。

次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて行なわれる通常動作について説明する。

図４（Ａ）を用いて、入力信号ＩＮの電位が、高電位側（本実施の形態ではＶ_H）である場合の動作について説明する。

通常の動作では、常にスイッチ２０６、２０７、２０９、２１０がオフし、スイッチ２０５、２０８がオンしている。入力信号の電位Ｖ_Hは、スイッチ２０５、２０８を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられる。

第１の容量素子２０３と第２の容量素子２０４がそれぞれ有する２つの電極間の電位差は、電荷保存の法則に従い、常に一定である。よって第１の容量素子２０３の第２の電極の電位は、第１の電極に電位Ｖ_Hが与えられると、電位Ｖ_Hに電位差Ｖｃ₁が加算された高さに保たれる。ここで電位差Ｖｃ₁＝電源電位ＶＤＤ−電源電位Ｖ_Hであるので、第１の容量素子２０３の第２の電極の電位はＶＤＤとなる。第２の電極の電位ＶＤＤはｐチャネル型トランジスタ２１１のゲートに与えられ、ｐチャネル型トランジスタ２１１はゲート電圧が０となるのでオフになる。

一方、第２の容量素子２０４の第２の電極の電位は、第１の電極に電位Ｖ_Hが与えられると、電位Ｖ_Hに電位差Ｖｃ₂が加算された高さに保たれる。ここで電位差Ｖｃ₂＝電源電位ＶＳＳ−電源電位Ｖ_Lであるので、第２の容量素子２０４の第２の電極の電位はＶ_H＋ＶＳＳ−Ｖ_Lとなる。よってｎチャネル型トランジスタ２１２はゲート電圧がＶ_H−Ｖ_Lとなり、Ｖ_H−Ｖ_L＞Ｖ_THnの場合はオンとなる。

よって、入力信号ＩＮの電位がＶ_Hの場合、電源電位ＶＳＳが出力信号の電位として後段の回路に与えられる。

次に図４（Ｂ）を用いて、入力信号ＩＮの電位が、低電位側（本実施の形態ではＶ_L）である場合の動作について説明する。

上述したように通常の動作ではスイッチ２０６、２０７、２０９、２１０がオフし、スイッチ２０５、２０８がオンしている。入力信号の電位Ｖ_Lは、スイッチ２０５、２０８を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられる。

第１の容量素子２０３と第２の容量素子２０４がそれぞれ有する２つの電極間の電位差は、電荷保存の法則に従い、常に一定である。よって第１の容量素子２０３の第２の電極の電位は、第１の電極に電位Ｖ_Lが与えられると、電位Ｖ_Lに電位差Ｖｃ₁が加算された高さに保たれる。ここで電位差Ｖｃ₁＝電源電位ＶＤＤ−電源電位Ｖ_Hであるので、第１の容量素子２０３の第２の電極の電位はＶ_L＋ＶＤＤ−Ｖ_Hとなる。よってｐチャネル型トランジスタ２１１はゲート電圧がＶ_L−Ｖ_Hとなり、Ｖ_L−Ｖ_H＜Ｖ_THpの場合はオンとなる。

一方、第２の容量素子２０４の第２の電極の電位は、第１の電極に電位Ｖ_Lが与えられると、電位Ｖ_Lに電位差Ｖｃ₂が加算された高さに保たれる。ここで電位差Ｖｃ₂＝電源電位ＶＳＳ−電源電位Ｖ_Lであるので、第２の容量素子２０４の第２の電極の電位はＶＳＳとなる。第２の電極の電位ＶＳＳはｎチャネル型トランジスタ２１２のゲートに与えられ、ｎチャネル型トランジスタ２１２はゲート電圧が０となるのでオフになる。

よって、入力信号ＩＮの電位がＶ_Lの場合、電源電位ＶＤＤが出力信号の電位として後段の回路に与えられる。

本発明は上記構成によって、入力信号の電位にかかわらず、電位差Ｖ_C1とＶ_C2とを同時に取得することができる。

なお本実施の形態では、スイッチ２０７または２１０によって容量素子の第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイッチ２０７によって電源電位ＶＤＤとは異なる電源電位Ｖ_H’の、第１の容量素子２０３の第２の電極への供給が制御されていても良い。また、スイッチ２１０によって電源電位ＶＳＳとは異なる電源電位Ｖ_L’の、第２の容量素子２０４の第２の電極への供給が制御されていても良い。この場合、入力信号の高電位側の電位をＶ_H''、低電位側の電位をＶ_L''とすると、Ｖ_H''＋Ｖ_L’−Ｖ_L−ＶＳＳ＞Ｖ_THnとし、またＶ_L''＋Ｖ_H’−Ｖ_H−ＶＤＤ＜Ｖ_THpとする。さらに、Ｖ_L''＋Ｖ_L’−Ｖ_L−ＶＳＳ≦Ｖ_THnであることが望ましく、またＶ_H''＋Ｖ_H’−Ｖ_H−ＶＤＤ≧Ｖ_THpであることが望ましい。

なお、スイッチ２０７または２１０によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位Ｖ_L’またはＶ_H’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。

（実施の形態２）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、実施の形態１とは異なる構成について説明する。

図５に本実施の形態のインバータの構成を示す。３０１は補正手段に相当し、３０２は回路素子群である。

補正手段３０１は第１の容量素子３０３と、第２の容量素子３０４と、前記第１の容量素子３０３への電源電位ＶＤＤの供給を制御するスイッチ３０５と、前記第２の容量素子３０４への電源電位ＶＳＳの供給を制御するスイッチ３０６とを有している。

なお本実施の形態では、スイッチ３０５によって、第１の容量素子３０３が有する第２の電極へ電源電位ＶＤＤが供給される形態を示しているが、本発明はこれに限定されない。第１の容量素子３０３が有する第２の電極に供給される電位は電源電位ＶＤＤ以外の電位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにしても良い。また同様に、スイッチ３０６によって、第２の容量素子３０４が有する第２の電極へ電源電位ＶＳＳが供給される形態を示しているが、本発明はこれに限定されない。第２の容量素子３０４が有する第２の電極に供給される電位は電源電位ＶＳＳ以外の電位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにしても良い。

回路素子群３０２は、１つのｐチャネル型トランジスタ３１１と、１つのｎチャネル型トランジスタ３１２とを有している。ｐチャネル型トランジスタ３１１の第１の端子（ここではソース）には電源電位ＶＤＤが与えられており、ｎチャネル型トランジスタ３１２の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。またｐチャネル型トランジスタ３１１の第２の端子（ここではドレイン）とｎチャネル型トランジスタ３１２の第２の端子（ここではドレイン）は互いに接続されており、これら２つのトランジスタの第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に供給される。なお、ＶＤＤ＞ＶＳＳである。また、ＶＳＳがｎチャネル型トランジスタ３１２とスイッチ３０６に接続されている場合は、入力信号の高電位側の電位をＶ_H、低電位側の電位をＶ_Lとしたときに、Ｖ_H−Ｖ_L＞Ｖ_THn、Ｖ_L−Ｖ_H＜Ｖ_THpとなるようにする。

また、第１の容量素子３０３の第２の電極はｐチャネル型トランジスタ３１１のゲートに接続されており、第２の容量素子３０４の第２の電極はｎチャネル型トランジスタ３１２のゲートに接続されている。

次に図６を用いて、図５に示したインバータの動作について説明する。図６に示したインバータの動作も、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のインバータは、各容量素子への電源電位の供給は、第１の容量素子と第２の容量素子とで同時に行なうのではなく、順に行なう。

まず、第１の容量素子３０３において電位差を記憶する動作について、図６（Ａ）を用いて説明する。図６（Ａ）に示すように、スイッチ３０５をオン、スイッチ３０６をオフにして、第１の容量素子３０３の第１の電極に入力信号ＩＮの高電位側の電位Ｖ_Hを与える。上記構成によって第１の容量素子３０３には、入力信号ＩＮの電位Ｖ_Hと電源電位ＶＤＤとによって電荷が蓄積される。そして、スイッチ３０５をオフにし、第１の容量素子３０３に蓄積された電荷が保持され、電源電位ＶＤＤと入力信号の高電位側の電位Ｖ_Hとの間の電位差（Ｖｃ₁と記する）が記憶される。

次に第２の容量素子３０４において電位差を記憶する動作について、図６（Ｂ）を用いて説明する。図６（Ｂ）において、スイッチ３０５をオフ、スイッチ３０６をオンにして、第２の容量素子３０４の第１の電極に入力信号ＩＮの低電位側の電位Ｖ_Lを与える。上記構成によって第２の容量素子３０４には、入力信号ＩＮの電位Ｖ_Lと電源電位ＶＳＳとによって電荷が蓄積される。そして、スイッチ３０６をオフにし、第２の容量素子３０４に蓄積された電荷が保持され、電源電位ＶＳＳと入力信号の低電位側の電位Ｖ_Lとの間の電位差（Ｖｃ₂と記する）が記憶される。

なお、第１の容量素子３０３と第２の容量素子３０４への電荷の蓄積は、どちらを先に行っても良い。

次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて行なわれる通常動作について説明する。図６（Ｃ）に示すように、通常動作の場合は、スイッチ３０５、３０６を常にオフにしておく。

第１の容量素子３０３と第２の容量素子３０４がそれぞれ有する２つの電極間の電位差は、電荷保存の法則に従い常に一定である。よって第１の容量素子３０３の第２の電極の電位は、第１の電極に電位Ｖ_Hが与えられると、電位Ｖ_Hに電位差Ｖｃ₁が加算された高さに保たれる。ここで電位差Ｖｃ₁＝電源電位ＶＤＤ−入力信号の高電位側の電位Ｖ_Hであるので、第１の容量素子３０３の第２の電極の電位はＶＤＤとなる。第２の電極の電位ＶＤＤはｐチャネル型トランジスタ３１１のゲートに与えられ、ｐチャネル型トランジスタ３１１はゲート電圧が０となるのでオフになる。

一方、第２の容量素子３０４の第２の電極の電位は、第１の電極に電位Ｖ_Hが与えられると、電位Ｖ_Hに電位差Ｖｃ₂が加算された高さに保たれる。ここで電位差Ｖｃ₂＝電源電位ＶＳＳ−入力信号の低電位側の電位Ｖ_Lであるので、第２の容量素子３０４の第２の電極の電位はＶ_H＋ＶＳＳ−Ｖ_Lとなる。よってｎチャネル型トランジスタ３１２はゲート電圧がＶ_H−Ｖ_Lとなり、Ｖ_H−Ｖ_L＞Ｖ_THnであるのでオンとなる。

よって、入力信号ＩＮの電位がＶ_Hの場合、電源電位ＶＳＳが出力信号の電位として後段の回路に与えられる。

入力信号ＩＮの電位が低電位側の電位Ｖ_Lである場合、入力信号の電位Ｖ_Lは第１の容量素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に与えられる。

第１の容量素子３０３と第２の容量素子３０４がそれぞれ有する２つの電極間の電位差は、電荷保存の法則に従い常に一定である。よって第１の容量素子３０３の第２の電極の電位は、第１の電極に電位Ｖ_Lが与えられると、電位Ｖ_Lに電位差Ｖｃ₁が加算された高さに保たれる。ここで電位差Ｖｃ₁＝電源電位ＶＤＤ−入力信号の高電位側の電位Ｖ_Hであるので、第１の容量素子３０３の第２の電極の電位はＶ_L＋ＶＤＤ−Ｖ_Hとなる。よってｐチャネル型トランジスタ３１１はゲート電圧がＶ_L−Ｖ_Hとなり、Ｖ_L−Ｖ_H＜Ｖ_THpであるのでオンとなる。

一方、第２の容量素子３０４の第２の電極の電位は、第１の電極に電位Ｖ_Lが与えられると、電位Ｖ_Lに電位差Ｖｃ₂が加算された高さに保たれる。ここで電位差Ｖｃ₂＝電源電位ＶＳＳ−入力信号の低電位側の電位Ｖ_Lであるので、第２の容量素子３０４の第２の電極の電位はＶＳＳとなる。第２の電極の電位ＶＳＳはｎチャネル型トランジスタ３１２のゲートに与えられ、ｎチャネル型トランジスタ３１２はゲート電圧が０となるのでオフになる。

よって、入力信号ＩＮの電位がＶ_Lの場合、電源電位ＶＤＤが出力信号の電位として後段の回路に与えられる。

本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。また、図２に示したデジタル回路に比べて補正手段に用いるスイッチの数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。

なお本実施の形態では、スイッチ３０５または３０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイッチ３０５によって電源電位ＶＤＤとは異なる電源電位Ｖ_H’の、第１の容量素子３０３の第２の電極への供給が制御されていても良い。また、スイッチ３０６によって電源電位ＶＳＳとは異なる電源電位Ｖ_L’の、第２の容量素子３０４の第２の電極への供給が制御されていても良い。この場合、Ｖ_H＋Ｖ_L’−Ｖ_L−ＶＳＳ＞Ｖ_THnとし、またＶ_L＋Ｖ_H’−Ｖ_H−ＶＤＤ＜Ｖ_THpとする。さらに、Ｖ_L’−ＶＳＳ≦Ｖ_THnであることが望ましく、またＶ_H’−ＶＤＤ≧Ｖ_THpであることが望ましい。

なお、スイッチ３０５または３０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位Ｖ_L’またはＶ_H’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。

逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位Ｖ_L’またはＶ_H’を供給する場合、スイッチ３０５または３０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合に比べて、各容量素子において記憶される電位差を、ｐチャネル型トランジスタ３１１、ｎチャネル型トランジスタ３１２の閾値に合わせて適宜設定することができる。本実施の形態では、回路素子群３０２が有するｐチャネル型トランジスタ３１１とｎチャネル型トランジスタ３１２の閾値電圧が０であると仮定してその動作について説明をしたが、実際の回路では閾値が０であるとは限らない。この場合、例えばｐチャネル型トランジスタ３１１の閾値電圧をＶ_THpとすると、Ｖ_H’は、通常動作の際の入力信号の高電位側の電位Ｖ_Hよりも｜Ｖ_THp｜分以上高くなるように設定するのが望ましい。また例えばｎチャネル型トランジスタ３１２の閾値電圧をＶ_THnとすると、Ｖ_Lは通常動作の際の入力信号の低電位側の電位Ｖ_Lよりも｜Ｖ_THn｜分以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすることができる。

（実施の形態３）
本実施の形態では、本発明のデジタル回路の１つであるＮＡＮＤの構成について説明する。

図７に示す本実施の形態のＮＡＮＤは、第１の補正手段４０１と、第２の補正手段４０２と、回路素子群４０３とを有している。

第１の補正手段４０１は第１の容量素子４０４と、第２の容量素子４０５と、前記第１の容量素子４０４への電源電位ＶＤＤの供給を制御するスイッチ４０６と、前記第２の容量素子４０５への電源電位ＶＳＳの供給を制御するスイッチ４０７とを有している。

また第２の補正手段４０２は第３の容量素子４１１と、第４の容量素子４１２と、前記第３の容量素子４１１への電源電位ＶＤＤの供給を制御するスイッチ４１３と、前記第４の容量素子４１２への電源電位ＶＳＳの供給を制御するスイッチ４１４とを有している。

回路素子群４０３は、２つのｐチャネル型トランジスタ４２０、４２１と、２つのｎチャネル型トランジスタ４２２、４２３とを有している。ｐチャネル型トランジスタ４２０の第１の端子（ここではソース）と、ｐチャネル型トランジスタ４２１の第１の端子（ここではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャネル型トランジスタ４２０の第２の端子（ここではドレイン）と、ｐチャネル型トランジスタ４２１の第２の端子（ここではドレイン）は互いに接続されている。また、ｎチャネル型トランジスタ４２２の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。また、ｎチャネル型トランジスタ４２２の第２の端子（ここではドレイン）にはｎチャネル型トランジスタ４２３の第１の端子（ここではソース）が接続されている。そしてｎチャネル型トランジスタ４２３の第２の端子（ここではドレイン）は、ｐチャネル型トランジスタ４２０、４２１の第２の端子に接続されている。なお、ｎチャネル型トランジスタ４２３の第２の端子とｐチャネル型トランジスタ４２０、４２１の第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に与えられる。

第１の容量素子４０４の第２の電極は、ｐチャネル型トランジスタ４２０のゲートに接続されている。第２の容量素子４０５の第２の電極は、ｎチャネル型トランジスタ４２２のゲートに接続されている。第３の容量素子４１１の第２の電極は、ｐチャネル型トランジスタ４２１のゲートに接続されている。第４の容量素子４１２の第２の電極は、ｎチャネル型トランジスタ４２３のゲートに接続されている。

第１の容量素子４０４の第１の電極と、第２の容量素子４０５の第１の電極に、入力信号ＩＮ₁の電位が入力される。また、第３の容量素子４１１の第１の電極と、第４の容量素子４１２の第１の電極に、入力信号ＩＮ₂の電位が入力される。

なお、ＶＤＤ＞ＶＳＳである。また入力信号の高電位側の電位をＶ_H、低電位側の電位をＶ_Lとし、ｐチャネル型トランジスタ４２０、４２１の閾値電圧をＶ_THpとし、ｎチャネル型トランジスタ４２２、４２３の閾値電圧をＶ_THnとしたときに、Ｖ_H−Ｖ_L＞Ｖ_THn、Ｖ_L−Ｖ_H＜Ｖ_THpとなるようにする。

図７に示したＮＡＮＤの動作も、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のＮＡＮＤは、各容量素子への電源電位の供給は、第１の容量素子４０４と第２の容量素子４０５とで同時に行なうのではなく順に行ない、また第３の容量素子４１１と第４の容量素子４１２とで同時に行なうのではなく順に行なう。

第１の容量素子４０４において電位差を記憶する際、スイッチ４０６をオン、スイッチ４０７をオフにして、第１の容量素子４０４の第１の電極に入力信号ＩＮ₁の高電位側の電位Ｖ_Hを与える。そして電荷が十分蓄積された後、スイッチ４０６をオフにし、第１の容量素子４０４に蓄積された電荷を保持する。また、第２の容量素子４０５において電位差を記憶する際、スイッチ４０７をオン、スイッチ４０６をオフにして、第２の容量素子４０５の第１の電極に入力信号ＩＮ₁の低電位側の電位Ｖ_Lを与える。そして電荷が十分蓄積された後、スイッチ４０７をオフにし、第２の容量素子４０５に蓄積された電荷を保持する。

第３の容量素子４１１において電位差を記憶する際、スイッチ４１３をオン、スイッチ４１４をオフにして、第３の容量素子４１１の第１の電極に入力信号ＩＮ₂の高電位側の電位Ｖ_Hを与える。そして電荷が十分蓄積された後、スイッチ４１３をオフにし、第３の容量素子４１１に蓄積された電荷を保持する。また、第４の容量素子４１２において電位差を記憶する際、スイッチ４１４をオン、スイッチ４１３をオフにして、第４の容量素子４１２の第１の電極に入力信号ＩＮ₂の低電位側の電位Ｖ_Lを与える。そして電荷が十分蓄積された後、スイッチ４１４をオフにし、第４の容量素子４１２に蓄積された電荷を保持する。

そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれる。通常動作の際は、スイッチ４０６、４０７、４１３、４１４を常にオフにしておく。

本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。

なお本実施の形態では、スイッチ４０６、４０７、４１３、４１４によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイッチ４０６によって電源電位ＶＤＤとは異なる電源電位Ｖ_H1’の、第１の容量素子４０４の第２の電極への供給が制御されていても良い。また、スイッチ４０７によって電源電位ＶＳＳとは異なる電源電位Ｖ_L1’の、第２の容量素子４０５の第２の電極への供給が制御されていても良い。この場合、Ｖ_H＋Ｖ_L1’−Ｖ_L−ＶＳＳ＞Ｖ_THnとし、またＶ_L＋Ｖ_H1’−Ｖ_H−ＶＤＤ＜Ｖ_THpとする。さらに、Ｖ_L1’−ＶＳＳ≦Ｖ_THnであることが望ましく、またＶ_H1’−ＶＤＤ≧Ｖ_THpであることが望ましい。

また、スイッチ４１３によって電源電位ＶＤＤとは異なる電源電位Ｖ_H2’の、第３の容量素子４１１の第２の電極への供給が制御されていても良い。また、スイッチ４１４によって電源電位ＶＳＳとは異なる電源電位Ｖ_L2’の、第４の容量素子４１２の第２の電極への供給が制御されていても良い。この場合、Ｖ_H＋Ｖ_L2’−Ｖ_L−ＶＳＳ＞Ｖ_THnとし、またＶ_L＋Ｖ_H2’−Ｖ_H−ＶＤＤ＜Ｖ_THpとする。さらに、Ｖ_L2’−ＶＳＳ≦Ｖ_THnであることが望ましく、またＶ_H2’−ＶＤＤ≧Ｖ_THpであることが望ましい。

なお、スイッチ４０６、４０７、４１３、４１４によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。

逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合、スイッチ４０６、４０７、４１３、４１４によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合に比べて、各容量素子において記憶される電位差を、各トランジスタ４２０〜４２３の閾値に合わせて適宜設定することができる。例えばｐチャネル型トランジスタ４２０、４２１の閾値電圧をＶ_THpとすると、Ｖ_H1’またはＶ_H2’は、通常動作の際の入力信号の高電位側の電位Ｖ_Hよりも｜Ｖ_THp｜分以上高くなるように設定するのが望ましい。また例えばｎチャネル型トランジスタ４２１、４２３の閾値電圧をＶ_THnとすると、Ｖ_L1’またはＶ_L2’は通常動作の際の入力信号の低電位側の電位Ｖ_Lよりも｜Ｖ_THn｜分以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすることができる。

なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合について示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。

また、本実施の形態ではＮＡＮＤの場合を示したが、ＮＯＲやトランスミッションゲートなど様々な論理回路にも同様に適用することができる。

（実施の形態４）
本実施の形態では、本発明のデジタル回路の１つであるクロックドインバータの構成について説明する。

図８（Ａ）に示す本実施の形態のクロックドインバータは、補正手段５０１と、回路素子群５０２とを有している。

補正手段５０１は第１の容量素子５０３と、第２の容量素子５０４と、前記第１の容量素子５０３への電源電位ＶＤＤの供給を制御するスイッチ５０５と、前記第２の容量素子５０４への電源電位ＶＳＳの供給を制御するスイッチ５０６とを有している。

回路素子群５０２は、２つのｐチャネル型トランジスタ５２０、５２１と、２つのｎチャネル型トランジスタ５２２、５２３とを有している。ｐチャネル型トランジスタ５２０の第１の端子（ここではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャネル型トランジスタ５２０の第２の端子（ここではドレイン）と、ｐチャネル型トランジスタ５２１の第１の端子（ここではソース）は互いに接続されている。また、ｎチャネル型トランジスタ５２３の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。また、ｎチャネル型トランジスタ５２３の第２の端子（ここではドレイン）にはｎチャネル型トランジスタ５２２の第１の端子（ここではソース）が接続されている。そしてｎチャネル型トランジスタ５２２の第２の端子（ここではドレイン）は、ｐチャネル型トランジスタ５２１の第２の端子（ここではドレイン）に接続されている。なお、ｎチャネル型トランジスタ５２２の第２の端子とｐチャネル型トランジスタ５２１の第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に与えられる。

第１の容量素子５０３の第２の電極は、ｐチャネル型トランジスタ５２０のゲートに接続されている。第２の容量素子５０４の第２の電極は、ｎチャネル型トランジスタ５２３のゲートに接続されている。

第１の容量素子５０３の第１の電極と、第２の容量素子５０４の第１の電極に、入力信号ＩＮの電位が入力される。そして、ｐチャネル型トランジスタ５２１のゲートにクロック信号ＣＫが、またｎチャネル型トランジスタ５２２のゲートには、クロック信号の極性が反転した信号に相当する反転クロック信号ＣＫｂが入力される。

なお、ＶＤＤ＞ＶＳＳである。また入力信号の高電位側の電位をＶ_H、低電位側の電位をＶ_Lとし、ｐチャネル型トランジスタ５２０の閾値電圧をＶ_THpとし、ｎチャネル型トランジスタ５２３の閾値電圧をＶ_THnとしたときに、Ｖ_H−Ｖ_L＞Ｖ_THn、Ｖ_L−Ｖ_H＜Ｖ_THpとなるようにする。

図８（Ａ）に示したクロックドインバータの動作も、実施の形態１〜３と同様に、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のクロックドインバータは、各容量素子への電源電位の供給は、第１の容量素子５０３と第２の容量素子５０４とで同時に行なうのではなく順に行なう。

第１の容量素子５０３において電位差を記憶する際、スイッチ５０５をオン、スイッチ５０６をオフにして、第１の容量素子５０３の第１の電極に入力信号ＩＮの高電位側の電位Ｖ_Hを与える。そして電荷が十分蓄積された後、スイッチ５０５をオフにし、第１の容量素子５０３に蓄積された電荷を保持する。また、第２の容量素子５０４において電位差を記憶する際、スイッチ５０６をオン、スイッチ５０５をオフにして、第２の容量素子５０４の第１の電極に入力信号ＩＮの低電位側の電位Ｖ_Lを与える。そして電荷が十分蓄積された後、スイッチ５０６をオフにし、第２の容量素子５０４に蓄積された電荷を保持する。

そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれる。通常動作の際は、スイッチ５０５、５０６を常にオフにしておく。

本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。

なお、ｐチャネル型トランジスタ５２１とｐチャネル型トランジスタ５２０の接続は必ずしも図８（Ａ）に示した構成に限定されない。例えば、ｐチャネル型トランジスタ５２１によって、ｐチャネル型トランジスタ５２０のソースへの、電源電位ＶＤＤの供給が制御されるように接続されていても良い。

同様に、ｎチャネル型トランジスタ５２２とｎチャネル型トランジスタ５２３の接続は必ずしも図８（Ａ）に示した構成に限定されない。例えば、ｎチャネル型トランジスタ５２２によって、ｎチャネル型トランジスタ５２３のソースへの、電源電位ＶＳＳの供給が制御されるように接続されていても良い。

次に、図８（Ａ）とは異なる構成のクロックドインバータについて説明する。図８（Ｂ）に示す本実施の形態のクロックドインバータは、補正手段５０１と、回路素子群５０２の接続構成が、図８（Ａ）に示すクロックドインバータとは異なっている。

具体的には、第１の容量素子５０３の第１の電極にクロック信号ＣＫが、また第２の容量素子５０４の第１の電極にクロック信号の極性が反転した信号に相当する反転クロック信号ＣＫｂが入力される。そして、ｐチャネル型トランジスタ５４１のゲートと、ｎチャネル型トランジスタ５４２のゲートには、入力信号ＩＮの電位が入力される。

そして、図８（Ａ）の場合と同様に、その動作は、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のクロックドインバータは、各容量素子への電源電位の供給は、順に行っても良いし、同時に行っても良い。

第１の容量素子５０３において電位差を記憶する際、スイッチ５０５をオン、スイッチ５０６をオフにして、第１の容量素子５０３の第１の電極にクロック信号ＣＫの高電位側の電位Ｖ_Hを与える。そして電荷が十分蓄積された後、スイッチ５０５をオフにし、第１の容量素子５０３に蓄積された電荷を保持する。また、第２の容量素子５０４において電位差を記憶する際、スイッチ５０６をオン、スイッチ５０５をオフにして、第２の容量素子５０４の第１の電極に反転クロック信号ＣＫｂの低電位側Ｖ_Lの電位を与える。そして電荷が十分蓄積された後、スイッチ５０６をオフにし、第２の容量素子５０４に蓄積された電荷を保持する。

そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれる。通常動作の際は、スイッチ５０５、５０６を常にオフにしておく。

本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させることができる。

なお本実施の形態では、スイッチ５０５、５０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイッチ５０５によって電源電位ＶＤＤとは異なる電源電位Ｖ_H’の、第１の容量素子５０３の第２の電極への供給が制御されていても良い。また、スイッチ５０６によって電源電位ＶＳＳとは異なる電源電位Ｖ_L’の、第２の容量素子５０４の第２の電極への供給が制御されていても良い。この場合、Ｖ_H＋Ｖ_L’−Ｖ_L−ＶＳＳ＞Ｖ_THnとし、またＶ_L＋Ｖ_H’−Ｖ_H−ＶＤＤ＜Ｖ_THpとする。さらに、Ｖ_L’−ＶＳＳ≦Ｖ_THnであることが望ましく、またＶ_H’−ＶＤＤ≧Ｖ_THpであることが望ましい。

なお、スイッチ５０５、５０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。

逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合、スイッチ５０５、５０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合に比べて、各容量素子において記憶される電位差を、各トランジスタ５４０、５４３の閾値に合わせて適宜設定することができる。例えばｐチャネル型トランジスタ５４０の閾値電圧をＶ_THpとすると、Ｖ_H’は通常動作の際の入力信号の高電位側の電位Ｖ_Hよりも｜Ｖ_THp｜分以上高くなるように設定するのが望ましい。また例えばｎチャネル型トランジスタ５４３の閾値電圧をＶ_THnとすると、Ｖ_L’は通常動作の際の入力信号の低電位側の電位Ｖ_Lよりも｜Ｖ_THn｜分以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすることができる。

なお、図８（Ａ）と図８（Ｂ）とを組み合わせても良い。

本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板などに配置することが出来る。

本発明のデジタル回路において用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良いし、多結晶シリコン、セミアモルファスシリコン（微結晶シリコン）、アモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。

なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合について示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。

（実施の形態５）
本実施の形態では、図２に示した本発明のインバータにおいて、第１の容量素子２０３が有する第２の電極に供給される電位を、電源電位ＶＤＤ以外の電位とし、また、第２の容量素子２０４が有する第２の電極に供給される電位を、電源電位ＶＳＳ以外の電位とする形態について説明する。

図１６（Ａ）に、本実施の形態のインバータの構成を示す。図２において既に示したものには同じ符号を付す。図１６（Ａ）では、第１の容量素子２０３にｐチャネル型トランジスタ２１１の閾値電圧分の電荷が蓄積されるように、また第２の容量素子２０４にｎチャネル型トランジスタ２１２の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を最適化する。本実施の形態では、スイッチ２０６によって第１の容量素子２０３の第１の電極に供給される電位をＶＤＤ、またスイッチ２０７によって第１の容量素子２０３の第２の電極に供給される電位をＶＤＤ−｜Ｖ_THp｜とする。また、スイッチ２０９によって第２の容量素子２０４の第１の電極に供給される電位をＶＳＳ、またスイッチ２１０によって第２の容量素子２０４の第２の電極に供給される電位をＶＳＳ＋｜Ｖ_THn｜とする。

図１６（Ｂ）〜図１６（Ｄ）を用いて、図１６（Ａ）に示したインバータの動作について説明する。

まず、第１の容量素子２０３と、第２の容量素子２０４において、電荷の蓄積を行なう。本実施の形態では、第１の容量素子２０３の第２電極の電位と、ｐチャネル型トランジスタ２１１のソースの電位を個別に制御でき、また第２の容量素子２０４の第２電極の電位と、ｎチャネル型トランジスタ２１２のソースの電位を個別に制御できる。よって、第１の容量素子２０３と第２の容量素子２０４における電荷の蓄積を並行して行なうことができる。

ます図１６（Ｂ）に示すように、スイッチ２０６、２０７、２０９、２１０をオンに、スイッチ２０５、２０８をオフすることで、第１の容量素子２０３にｐチャネル型トランジスタ２１１の閾値電圧を記憶し、第２の容量素子２０４にｎチャネル型トランジスタ２１２の閾値電圧を記憶する。そして、スイッチ２０６、２０７、２０９、２１０をオフにすることで、蓄積された電荷が第１の容量素子２０３及び第２の容量素子２０４において保持される。

次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて行なわれる通常動作について説明する。

図１６（Ｃ）を用いて、入力信号ＩＮの電位が、電源電位ＶＤＤと同じ場合について説明する。通常の動作では、常にスイッチ２０６、２０７、２０９、２１０がオフし、スイッチ２０５、２０８がオンしている。入力信号の電位は、スイッチ２０５、２０８を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられる。

第１の容量素子２０３には閾値電圧−｜Ｖ_THp｜が保持されているので、第１の容量素子２０３の第２の電極の電位は、ＶＤＤ−｜Ｖ_THp｜となる。よって、ｐチャネル型トランジスタ２１１は、そのゲート電圧Ｖ_GSp＝−｜Ｖ_THp｜となるため、オフする。

一方、第２の容量素子２０４には閾値電圧｜Ｖ_THn｜が保持されているので、第２の容量素子２０４の第２の電極の電位は、ＶＤＤ＋｜Ｖ_THn｜となる。よって、ｎチャネル型トランジスタ２１２は、そのゲート電圧Ｖ_GSn＝ＶＤＤ−ＶＳＳ＋｜Ｖ_THn｜＞｜Ｖ_THn｜となるので、オンする。

よって、入力信号ＩＮの電位がＶＤＤの場合、電源電位ＶＳＳが出力信号の電位として後段の回路に与えられる。

図１６（Ｄ）を用いて、入力信号ＩＮの電位が、電源電位ＶＳＳと同じ場合について説明する。図１６（Ｃ）の場合と同様に、通常の動作ではスイッチ２０６、２０７、２０９、２１０がオフし、スイッチ２０５、２０８がオンしている。入力信号の電位は、スイッチ２０５、２０８を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられる。

第１の容量素子２０３には閾値電圧−｜Ｖ_THp｜が保持されているので、第１の容量素子２０３の第２の電極の電位は、ＶＳＳ−｜Ｖ_THp｜となる。よって、ｐチャネル型トランジスタ２１１は、そのゲート電圧Ｖ_GSp＝ＶＳＳ−ＶＤＤ−｜Ｖ_THp｜＜−｜Ｖ_THp｜となるため、オンする。

一方、第２の容量素子２０４には閾値電圧｜Ｖ_THn｜が保持されているので、第２の容量素子２０４の第２の電極の電位は、ＶＳＳ＋｜Ｖ_THn｜となる。よって、ｎチャネル型トランジスタ２１２は、そのゲート電圧Ｖ_GSn＝｜Ｖ_THn｜となるので、オフする。

よって、入力信号ＩＮの電位がＶＳＳの場合、電源電位ＶＤＤが出力信号の電位として後段の回路に与えられる。

本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路の消費電力を低減させることができる。

（実施の形態６）
本実施の形態では、図５に示した本発明のインバータにおいて、第１の容量素子３０３が有する第２の電極に供給される電位を、電源電位ＶＤＤ以外の電位とし、また、第２の容量素子３０４が有する第２の電極に供給される電位を、電源電位ＶＳＳ以外の電位とする形態について説明する。

図１７（Ａ）に、本実施の形態のインバータの構成を示す。図５において既に示したものには同じ符号を付す。図１７（Ａ）では、第１の容量素子３０３にｐチャネル型トランジスタ３１１の閾値電圧分の電荷が蓄積されるように、また第２の容量素子３０４にｎチャネル型トランジスタ３１２の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を最適化する。本実施の形態では、スイッチ３０５によって第１の容量素子３０３の第２の電極に供給される電位をＶＤＤ−｜Ｖ_THp｜とする。また、スイッチ３０６によって第２の容量素子３０４の第２の電極に供給される電位をＶＳＳ＋｜Ｖ_THn｜とする。

図１７（Ｂ）〜図１７（Ｄ）を用いて、図１７（Ａ）に示したインバータの動作について説明する。

まず、第１の容量素子３０３と、第２の容量素子３０４において、電荷の蓄積を行なう。

まず図１７（Ｂ）に示すように、スイッチ３０５をオンに、スイッチ３０６をオフする。そして入力信号としてＶＤＤを入力することで、第１の容量素子３０３にｐチャネル型トランジスタ３１１の閾値電圧を記憶する。そしてスイッチ３０５をオフにすることで、蓄積された電荷が第１の容量素子３０３において保持される。

次に図１７（Ｃ）に示すように、スイッチ３０６をオンに、スイッチ３０５をオフする。そして入力信号としてＶＳＳを入力することで、第２の容量素子３０４にｎチャネル型トランジスタ３１２の閾値電圧を記憶する。そしてスイッチ３０６をオフにすることで、蓄積された電荷が第２の容量素子３０４において保持される。

次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて行なわれる通常動作について説明する。

図１７（Ｄ）を用いて、入力信号ＩＮの電位が、電源電位ＶＤＤと同じ場合について説明する。通常の動作では、常にスイッチ３０５、３０６はオフしている。入力信号の電位は、第１の容量素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に与えられる。

第１の容量素子３０３には閾値電圧−｜Ｖ_THp｜が保持されているので、第１の容量素子３０３の第２の電極の電位は、ＶＤＤ−｜Ｖ_THp｜となる。よって、ｐチャネル型トランジスタ３１１は、そのゲート電圧Ｖ_GSp＝−｜Ｖ_THp｜となるため、オフする。

一方、第２の容量素子３０４には閾値電圧｜Ｖ_THn｜が保持されているので、第２の容量素子３０４の第２の電極の電位は、ＶＤＤ＋｜Ｖ_THn｜となる。よって、ｎチャネル型トランジスタ３１２は、そのゲート電圧Ｖ_GSn＝ＶＤＤ−ＶＳＳ＋｜Ｖ_THn｜＞｜Ｖ_THn｜となるので、オンする。

よって、入力信号ＩＮの電位がＶＤＤの場合、電源電位ＶＳＳが出力信号の電位として後段の回路に与えられる。

次に、入力信号ＩＮの電位が、電源電位ＶＳＳと同じ場合について説明する。図１７（Ｃ）の場合と同様に、通常の動作ではスイッチ３０５、３０６がオフしている。入力信号の電位は、第１の容量素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に与えられる。

第１の容量素子３０３には閾値電圧−｜Ｖ_THp｜が保持されているので、第１の容量素子３０３の第２の電極の電位は、ＶＳＳ−｜Ｖ_THp｜となる。よって、ｐチャネル型トランジスタ３１１は、そのゲート電圧Ｖ_GSp＝ＶＳＳ−ＶＤＤ−｜Ｖ_THp｜＜−｜Ｖ_THp｜となるため、オンする。

一方、第２の容量素子３０４には閾値電圧｜Ｖ_THn｜が保持されているので、第２の容量素子３０４の第２の電極の電位は、ＶＳＳ＋｜Ｖ_THn｜となる。よって、ｎチャネル型トランジスタ３１２は、そのゲート電圧Ｖ_GSn＝｜Ｖ_THn｜となるので、オフする。

よって、入力信号ＩＮの電位がＶＳＳの場合、電源電位ＶＤＤが出力信号の電位として後段の回路に与えられる。

本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路の消費電力を低減させることができる。

以下、本発明の実施例について説明する。

（実施例１）
本実施例では、半導体表示装置の信号線駆動回路に、本発明のクロックドインバータを用いた場合の、クロックドインバータの構成とその駆動について説明する。

図９（Ａ）に本実施例で用いられるクロックドインバータの回路図を示す。図９（Ａ）に示すクロックドインバータは、図８（Ａ）に示したクロックドインバータのスイッチに、トランジスタを用いたものに相当する。

なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合について示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。

図９（Ａ）に示すクロックドインバータは、第１の容量素子６０１と、第２の容量素子６０２と、ｐチャネル型トランジスタ６０３、６０７、６０８と、ｎチャネル型トランジスタ６０４、６０９、６１０を有している。

第１の容量素子６０１の第１の電極と第２の容量素子６０２の第１の電極は互いに接続されており、入力信号ＩＮの電位が与えられる。第１の容量素子６０１の第２の電極はｐチャネル型トランジスタ６０７のゲートに接続されている。また、第２の容量素子６０２の第２の電極はｎチャネル型トランジスタ６１０のゲートに接続されている。

ｐチャネル型トランジスタ６０３の第１の端子には電源電位ＶＤＤが与えられており、第２の端子は第１の容量素子６０１の第２の電極に接続されている。ｎチャネル型トランジスタ６０４の第１の端子には電源電位ＶＳＳが与えられており、第２の端子は第２の容量素子６０２の第２の電極に接続されている。

ｐチャネル型トランジスタ６０７の第１の端子（ここではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャネル型トランジスタ６０７の第２の端子（ここではドレイン）と、ｐチャネル型トランジスタ６０８の第１の端子（ここではソース）は互いに接続されている。また、ｎチャネル型トランジスタ６１０の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。また、ｎチャネル型トランジスタ６１０の第２の端子（ここではドレイン）にはｎチャネル型トランジスタ６０９の第１の端子（ここではソース）が接続されている。そしてｎチャネル型トランジスタ６０９の第２の端子（ここではドレイン）は、ｐチャネル型トランジスタ６０８の第２の端子（ここではドレイン）に接続されている。なお、ｎチャネル型トランジスタ６０９の第２の端子とｐチャネル型トランジスタ６０８の第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に与えられる。

図９（Ｂ）に、第２の容量素子６０２に電荷を蓄積する期間と、第１の容量素子６０１に電荷を蓄積する期間と、通常動作する期間の、入力信号ＩＮの電位と、ｐチャネル型トランジスタ６０３のゲートの電位と、ｎチャネル型トランジスタ６０４のゲートの電位のタイミングチャートを示す。

図９（Ｂ）に示すように、第２の容量素子６０２への電荷蓄積期間において、ｐチャネル型トランジスタ６０３は、電源電位ＶＤＤに閾値電圧を加算した電位より高い電位がゲートに与えられ、オフとなる。また、ｎチャネル型トランジスタ６０４は、電源電位ＶＳＳに閾値電圧を加算した電位より高い電位がゲートに与えられ、オンとなる。そして入力信号ＩＮの電位は低電圧側の電位Ｖ_Lに保たれる。

そして、第２の容量素子６０２に十分電荷が蓄積されたら、ｎチャネル型トランジスタ６０４のゲートに、電源電位ＶＳＳから閾値電圧分より低い電位が与えられてオフとなり、第２の容量素子６０２に電荷が保持された状態になる。

次に第１の容量素子６０１への電荷蓄積期間において、ｐチャネル型トランジスタ６０３は、電源電位ＶＤＤに閾値電圧を加算した電位より低い電位がゲートに与えられ、オンとなる。また、ｎチャネル型トランジスタ６０４は、電源電位ＶＳＳに閾値電圧を加算した電位より低い電位がゲートに与えられ、オフとなる。そして入力信号ＩＮの電位は高電圧側の電位Ｖ_Hに保たれる。

そして、第２の容量素子６０２に十分電荷が蓄積されたら、ｐチャネル型トランジスタ６０４のゲートに、電源電位ＶＳＳに閾値電圧を加算した電位より高い電位が与えられてオフとなり、第２の容量素子６０２に電荷が保持された状態になる。

なお図９（Ｂ）では、第２の容量素子６０２への電荷の蓄積を、第１の容量素子６０１への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第１の容量素子６０１への電荷の蓄積を行なった後、第２の容量素子６０２への電荷の蓄積を行なうようにしても良い。

そして、通常動作期間においては、ｐチャネル型トランジスタ６０３は、電源電位ＶＤＤに閾値電圧を加算した電位より高い電位がゲートに与えられ、オフとなる。またｎチャネル型トランジスタ６０４は、電源電位ＶＳＳに閾値電圧を加算した電位より低い電位がゲートに与えられ、オフとなる。

図１０に、本実施例のクロックドインバータを用いた信号線駆動回路の構成を示す。本実施例の信号線駆動回路は、シフトレジスタ１００１と、ラッチＡ１００２と、ラッチＢ１００３とを有する。ラッチＡ１００２とラッチＢ１００３は、複数段のラッチを有しており、本実施例のクロックドインバータは各ラッチに用いられている。

具体的には図１０に示すように、本実施例のラッチＡ１００２が有する各段のラッチは、本実施例のクロックドインバータ１００４、通常のクロックドインバータ１００５と、２つのインバータ１００６、１００７とを有している。

通常のクロックドインバータ１００５と、２つのインバータ１００６、１００７には電源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれば良い。しかし、ビデオ信号、つまりクロックドインバータ１００４の入力信号には振幅の小さな信号が入力されるとする。従って、図８、図９に示したような、本発明の回路を用いる必要がある。

本実施例のクロックドインバータの場合、ビデオ信号が入力信号ＩＮに相当し、シフトレジスタから供給されるタイミング信号と、その極性を反転させた信号とが、一方はｐチャネル型トランジスタ６０８のゲートに入力され、他方はｎチャネル型トランジスタ６０９のゲートに入力される。電荷の蓄積を行なう期間は、ラッチＡが動作していない期間に設ければ良い。例えば、帰線期間や時間階調のときの点灯期間（ドライバが動いていない期間）などに設ければ良い。

あるいは、シフトレジスタ１００１から出力される信号（サンプリングパルス）を用いて、電荷の蓄積を行なうタイミングを制御しても良い。つまり、数列分前のサンプリングパルスを用いて、電荷の蓄積を行っても良い。

図１１に、クロックドインバータ１００４、１００５の上面図を示す。クロックドインバータ１００４と１００５は構成がほぼ同一であるため、クロックドインバータ１００４を例に挙げ、その構成について説明する。なお、図９（Ａ）において既に示したものについては、同じ符号を付す。

１１０１は入力信号ＩＮが入力される配線であり、１１０２は出力信号ＯＵＴが出力される配線である。また１１０３はｎチャネル型トランジスタ６０９のゲートに与えられる電位が供給される配線であり、１１０４はｐチャネル型トランジスタ６０８のゲートに与えられる電位が供給される配線である。１１０５はｎチャネル型トランジスタ６０４のゲートに与えられる電位が供給される配線であり、１１０６はｐチャネル型トランジスタ６０３のゲートに与えられる電位が供給される配線である。

また、１１２０は電源電位ＶＳＳが供給されている配線であり、１１２１は電源電位ＶＤＤが供給されている配線である。

図１１のＡ−Ａ’における断面図を図１２（Ａ）に、Ｂ−Ｂ’における断面図を図１２（Ｂ）に示す。

配線１２００と配線１２０１は共に配線１１０６に接続されており、配線１２００は配線１２２０を介してｐチャネル型トランジスタ６０３の第２の端子に接続されている。

クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８は、チャネル形成領域１２０７と、第１の端子または第２の端子に相当する不純物領域１２０６、１２０８と、ゲートに相当するゲート電極１２０２と、チャネル形成領域１２０７とゲート電極１２０２間に設けられたゲート絶縁膜１２２４を有している。

クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、チャネル形成領域１２０９と、第１の端子または第２の端子に相当する不純物領域１２０８、１２１０と、ゲートに相当するゲート電極１２０３と、チャネル形成領域１２０９とゲート電極１２０３間に設けられたゲート絶縁膜１２２４を有している。

クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、チャネル形成領域１２１１と、第１の端子または第２の端子に相当する不純物領域１２１０、１２１２と、ゲートに相当するゲート電極１２０４と、チャネル形成領域１２１１とゲート電極１２０４間に設けられたゲート絶縁膜１２２４を有している。

クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８は、チャネル形成領域１２１３と、第１の端子または第２の端子に相当する不純物領域１２１２、１２１４と、ゲートに相当するゲート電極１２０５と、チャネル形成領域１２１３とゲート電極１２０５間に設けられたゲート絶縁膜１２２４を有している。

なお、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８と、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、不純物領域１２０８を共有している。不純物領域１２０８は、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７においてはドレインに相当する。

また、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８と、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１２１２を共有している。不純物領域１２１２は、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７においてはドレインに相当する。

また、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７と、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１２１０を共有している。不純物領域１２１０は、両トランジスタにおいてソースに相当する。

不純物領域１２０６に配線１２１５が接続されている。また不純物領域１２１４に、配線１２１７が接続されている。配線１２１５は、クロックドインバータ１００４が有するｎチャネル型トランジスタ６０９のドレインに接続されている。

クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７のゲート電極１２０３は、配線１２２１を介してｐチャネル型トランジスタ６０３の第２の端子に接続されている。

配線１２２３は、第１の容量素子６０１の半導体膜１２２６が有する不純物領域１２２５に接続されている。半導体膜１２２６とゲート電極１２０３とがゲート絶縁膜１２２４を間に挟んで重なることで形成される容量素子と、ゲート電極１２０３と配線１２２３とが層間絶縁膜１２３０を間に挟んで重なることで形成される容量素子とが、共に第１の容量素子６０１に相当する。

このように容量素子をＭＯＳ容量として形成している。ただし、ＭＯＳ容量は一方の電極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従って、容量素子を２つ並列に配置し、その極性や電極の向きなどを逆にすることにより、電位の上下関係に関係なく容量素子として動作させている。

なお容量素子は大きく形成している。なぜなら、入力信号ＩＮの電圧を印加しても容量素子６０１とトランジスタ６０７のゲート容量とにより電圧分圧されるからである。例えば、容量素子６０１とトランジスタ６０７のゲート容量とが同じ大きさなら、入力信号ＩＮの振幅のうち、半分しかトランジスタ６０７のゲートに加わらない。よって、容量素子６０１は大きくする必要がある。基準としてはトランジスタ６０７のゲート容量の５倍の大きさで容量素子６０１を形成するのが望ましい。なお、容量素子６０２と、トランジスタ６１０の関係についても同様である。

なお本発明のデジタル回路の１つであるクロックドインバータは、図１１に示す構成に限定されない。例えば、シフトレジスタ１００１が有するフリップフロップ回路を構成しているクロックドインバータに用いられていても良い。
この場合も、入力信号に振幅が小さい信号が入力される部分に本発明を適用すれば良い。従って、シフトレジスタではクロック信号やその反転信号の振幅が小さいため、図８（Ａ）のクロックドインバータを用いれば良い。この場合、入力されるビデオ信号の帰線期間においてシフトレジスタは動作していないので、該期間において電荷の蓄積を行なえば良い。

なお本発明のデジタル回路の１つであるクロックドインバータは、図１１に示す構成に限定されない。

（実施例２）
本発明のデジタル回路を駆動回路に用いたあらゆる半導体装置は、本発明の範疇に含まれる。図１５に本発明の半導体装置の１つである半導体表示装置の外観図を示す。図１５に示す半導体表示装置は、複数の画素が設けられた画素部１５０３と、画素を選択する走査線駆動回路１５０１と、前記選択された画素にビデオ信号を供給する信号線駆動回路１５０２とを有する。そして画素部１５０３、信号線駆動回路１５０２または走査線駆動回路１５０１の駆動に用いられる各種信号及び電源電位は、ＦＰＣ１５０４を介して供給される。

本発明の半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission
Display）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置が含まれる。

また本発明の範疇に含まれる半導体装置には、半導体表示装置の他に、加算器、ＡＬＵ（Arithmetic Logic Unit）、カウンタ、乗算器、シフタ等を含む演算回路と、フリップフロップ、マルチポートＲＡＭ、ＦＩＦＯ（First In First Out）回路等を含む記憶回路と、ＰＬＡ（Programmable Logic Array）等を含む制御回路とを、いずれか単数または複数有する半導体集積回路がある。

（実施例３）
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１８に示す。

図１８（Ａ）は表示装置であり、筐体２００１、表示部２００２、スピーカー部２００３等を含む。本発明の半導体装置は、表示部２００２に用いることができる。表示装置には、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の半導体装置は、表示部２００２及びその他の信号処理回路に用いることができる。なお表示装置に発光装置を用いる場合、発光素子が有する電極において外光が反射することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良い。

図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の半導体装置を表示部２１０２またはその他の信号処理回路に用いることで、本発明のデジタルスチルカメラが完成する。

図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の半導体装置を表示部２２０３またはその他の信号処理回路に用いることで、本発明のノート型パーソナルコンピュータが完成する。

図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置を表示部２３０２またはその他の信号処理回路に用いることで、本発明のモバイルコンピュータが完成する。

図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置を表示部Ａ２４０３、Ｂ２４０４またはその他の信号処理回路に用いることで、本発明の画像再生装置が完成する。

図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の半導体装置を表示部２５０２またはその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完成する。

図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置を表示部２６０２またはその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。

ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部２７０３またはその他の信号処理回路に用いることで、本発明の携帯電話が完成する。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜９に示したいずれの構成を用いても良い。

本発明のデジタル回路の構成を示す図。 本発明のデジタル回路の１つであるインバータの第１の構成を示す図。 図２に示すインバータの動作を示す図。 図２に示すインバータの動作を示す図。 本発明のデジタル回路の１つであるインバータの第２の構成を示す図。 図５に示すインバータの動作を示す図。 本発明のデジタル回路の１つであるＮＡＮＤの第２の構成を示す図。 本発明のデジタル回路の１つであるクロックドインバータの第２の構成を示す図。 図８（Ａ）に示すクロックドインバータの等価回路図と、タイミングチャート。 図９に示すクロックドインバータを用いた信号線駆動回路の構成を示す図。 図９（Ａ）に示すクロックドインバータの上面図。 図１１の断面図。 一般的なインバータの構成とその動作を示す図。 入力信号の電位が所望の高さにないときにインバータが誤作動する様子を示す図。 本発明の半導体表示装置の外観図。 本発明のインバータの動作を示す図。 本発明のインバータの動作を示す図。 本発明の半導体装置を用いた電子機器の図。

Claims (8)

1. 入力端子と、容量素子と、第１乃至第３のスイッチと、トランジスタと、第１及び第２の配線と、出力端子と、を有し、
   前記入力端子は、前記第１のスイッチを介して前記容量素子の第１の電極に電気的に接続され、
   前記第１の配線は、前記第２のスイッチを介して前記容量素子の第１の電極に電気的に接続され、
   前記第２の配線は、前記第３のスイッチを介して前記容量素子の第２の電極に電気的に接続され、
   前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
   前記トランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記トランジスタのソース又はドレインの他方は、前記出力端子に電気的に接続されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第１乃至第３のスイッチは、トランジスタであることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記容量素子の容量は、前記出力端子に電気的に接続された前記トランジスタのゲート容量より大きいことを特徴とする半導体装置。
4. 入力端子と、第１及び第２の容量素子と、第１乃至第６のスイッチと、第１乃至第４の配線と、第１及び第２のトランジスタと、出力端子と、を有し、
   前記入力端子は、前記第１のスイッチを介して前記第１の容量素子の第１の電極に電気的に接続され、
   前記入力端子は、前記第４のスイッチを介して前記第２の容量素子の第１の電極に電気的に接続され、
   前記第１の配線は、前記第２のスイッチを介して前記第１の容量素子の第１の電極に電気的に接続され、
   前記第２の配線は、前記第３のスイッチを介して前記第１の容量素子の第２の電極に電気的に接続され、
   前記第１のトランジスタのゲートは、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記出力端子に電気的に接続され、
   前記第３の配線は、前記第５のスイッチを介して前記第２の容量素子の第１の電極に電気的に接続され、
   前記第４の配線は、前記第６のスイッチを介して前記第２の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第４の配線に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記出力端子に電気的に接続されていることを特徴とする半導体装置。
5. 請求項４において、
   前記第１のトランジスタはｐチャネル型のトランジスタであり、
   前記第２のトランジスタはｎチャネル型のトランジスタであり、
   前記第２の配線の電位は、前記第４の配線の電位より高いことを特徴とする半導体装置。
6. 請求項４又は請求項５において、
   前記第１乃至第６のスイッチは、トランジスタであることを特徴とする半導体装置。
7. 請求項４乃至請求項６のいずれか一において、
   前記第１の容量素子の容量は、前記第１のトランジスタのゲート容量より大きく、
   前記第２の容量素子の容量は、前記第２のトランジスタのゲート容量より大きいことを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一に記載の半導体装置を用いて作製されたことを特徴とする表示装置。

Images