JP4440244B2

JP4440244B2 - 液晶表示装置

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Publication number: JP4440244B2
Application number: JP2006258993A
Authority: JP
Inventors: 肇木村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-12-25
Filing date: 2006-09-25
Publication date: 2010-03-24
Anticipated expiration: 2023-12-18
Also published as: JP2007082239A

Description

本発明は、トランジスタを用いたデジタル回路に関する。特に、入力信号の振幅が電源電圧より小さい場合や、使用されているトランジスタのしきい値電圧に対して電源電圧が十分大きくない場合に、入力信号のＤＣレベルを補正して好適な回路動作を実現するための補正回路を備えたデジタル回路に関する。

従来、バイポーラトランジスタや電界効果トランジスタ（ＦＥＴ）などのトランジスタを用いたインバータ回路が広く用いられている。図３６ａに、トランジスタとしてＭＯＳＦＥＴを用いた従来のＣＭＯＳインバータ回路の典型的な例を示す。このＣＭＯＳインバータ回路２００は、ハイレベル電源電位ＶＤＤとローレベル電源電位ＶＳＳとの間に直列に接続された、しきい値電圧Ｖ_ＴＨＰを有するＰ型ＭＯＳＦＥＴ２０１としきい値電圧Ｖ_ＴＨＮを有するＮ型ＭＯＳＦＥＴ２０２とを有する（通常Ｖ_ＴＨＰは負、Ｖ_ＴＨＮは正）。Ｐ型ＭＯＳＦＥＴ２０１のソースはハイレベル電源電位ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ２０２のソースはローレベル電源電位ＶＳＳに接続されている。両ＭＯＳＦＥＴ２０１、２０２のドレインは互いに接続され、その接続点Ｎ（ノード）は出力端ＯＵＴに接続されている。また、これらＭＯＳＦＥＴ２０１、２０２のゲートは共に、ハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬの間で振幅する入力信号が印加される入力端ＩＮに接続されている。尚、本明細書において、特に断らない限り、回路素子の”接続”は”電気的接続”を意味する。

このような構成を有するＣＭＯＳインバータ回路２００の通常の動作を図３６ｂ及び図３６ｃに示す。尚、図３６ｂ及び図３６ｃでは、ＭＯＳＦＥＴ２０１、２０２のオン／オフ状態を示すためこれらＭＯＳＦＥＴ２０１、２０２をスイッチの記号で示した。図３６ｂに示すように、入力端ＩＮにハイレベル電源電位ＶＤＤからＰ型ＭＯＳＦＥＴのしきい値電圧の絶対値｜Ｖ_ＴＨＰ｜を引いた値に等しいか或いはより高いハイレベル入力電位Ｖ_ＩＮＨが入力されるとＰ型ＭＯＳＦＥＴ２０１はオフし、Ｎ型ＭＯＳＦＥＴ２０２はオンして出力端ＯＵＴにはローレベル電源電位ＶＳＳに概ね等しい電位が出力信号として供給される。また、図３６ｃに示すように、ローレベル電源電位ＶＳＳにＮ型ＭＯＳＦＥＴのしきい値電圧の絶対値｜Ｖ_ＴＨＮ｜を加えた値と等しいか或いはより低いローレベル入力電位Ｖ_ＩＮＬが入力端ＩＮに入力されるとＰ型ＭＯＳＦＥＴ２０１はオンし、Ｎ型ＭＯＳＦＥＴ２０２はオフして出力端ＯＵＴにはハイレベル電源電位ＶＤＤに概ね等しい電位が出力信号として供給される。

しかしながら、例えば動作電圧の低いＩＣ等から入力信号が供給されるような場合、以下の問題が生じ得る。図３７ａに示すように、入力端ＩＮに加えられるハイレベル入力電位Ｖ_ＩＮＨがハイレベル電源電位ＶＤＤからＰ型ＭＯＳＦＥＴ２０１のしきい値電圧の絶対値｜Ｖ_ＴＨＰ｜を引いた値より低い場合、Ｐ型ＭＯＳＦＥＴ２０１においてゲート・ソース間電圧Ｖ_ＧＳ（＝ゲート電位Ｖ_Ｇ−ソース電位Ｖ_Ｓ）＜−｜Ｖ_ＴＨＰ｜となり、Ｐ型ＭＯＳＦＥＴ２０１はオフせず、その結果、両ＭＯＳＦＥＴ２０１、２０２がオン状態となり、出力端ＯＵＴにはＰ型ＭＯＳＦＥＴ２０１とＮ型ＭＯＳＦＥＴ２０２のオン状態抵抗により分圧された電位が出力され、ローレベル電源電位ＶＳＳが出力されない。同様に、入力端ＩＮに加えられるローレベル入力電位Ｖ_ＩＮＬがローレベル電源電位ＶＳＳにＮ型ＭＯＳＦＥＴ２０２のしきい値電圧の絶対値｜Ｖ_ＴＨＮ｜を加えた値より高い場合、Ｎ型ＭＯＳＦＥＴ２０２はオフせず、両ＭＯＳＦＥＴ２０１、２０２がオン状態となり、出力端ＯＵＴにハイレベル電源電位ＶＤＤが出力されない。このように入力電位Ｖ_ＩＮＨ、Ｖ_ＩＮＬと電源電位ＶＤＤ、ＶＳＳとの間のレベルが異なることによりインバータ回路２００のＭＯＳＦＥＴ２０１、２０２が確実にオン・オフせず、出力が所望の値とならない場合、インバータ回路２００の後段の回路を駆動することができない、または、そのような回路の動作が不確実になるといった問題が生じる。また、両ＭＯＳＦＥＴ２０１、２０２が同時にオンしショート電流が流れることから、消費電力が増大するという問題も生じる。

上記したような問題を解決するため、第１の入力用インバータと第２の出力用インバータとを有するレベルシフタ回路において、容量（コンデンサ）とバイアス手段とによって第１のインバータから第２のインバータへ入力される信号のＤＣレベルを変換することが提案されている（特開平９−１７２３６７号公報参照）。しかしながらこの回路では、第２のインバータを構成する各トランジスタのゲートと第１のインバータの出力との間に接続されているＤＣレベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり（即ち回路動作速度の低下を招いたり）、或いは、これら容量の充放電に伴う電力消費が無視できない程度に大きくなったりするという問題が生じ得る。また、トランジスタのしきい値電圧にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせることは困難であり、そのためＤＣレベル変換用容量の両端の電圧が対応するトランジスタのしきい値電圧に整合せず、トランジスタのオン・オフを正確に行うことができないという問題も発生し得る。

また、図３６ａに示したインバータ回路２００では、例えば消費電力を抑制するため電源電圧（ＶＤＤ−ＶＳＳ）が小さく、電源電圧がＭＯＳＦＥＴ２０１、２０２のしきい値電圧の絶対値に対して十分大きくない場合、入力端ＩＮに印加される入力信号の振幅が電源電圧と同じでも、ＭＯＳＦＥＴ２０１、２０２に十分な電流を流して高速に駆動することができないという問題が生じることがある。これは、ＭＯＳＦＥＴを流れる電流に寄与するのはゲート・ソース間電圧Ｖ_ＧＳではなく、Ｖ_ＧＳ−Ｖ_ＴＨであることによる。例えば、図３６ａのインバータ回路２００において、ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖ（グランド）、Ｐ型ＭＯＳＦＥＴ２０１のしきい値電圧Ｖ_ＴＨＰ＝−２Ｖ、Ｎ型ＭＯＳＦＥＴ２０２のしきい値電圧Ｖ_ＴＨＮ＝３Ｖ、ハイレベル入力電位Ｖ_ＩＮＨ＝ＶＤＤ＝３．３Ｖ、ローレベル入力電位Ｖ_ＩＮＬ＝ＶＳＳ＝０Ｖとする。入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬが加えられる場合、Ｐ型ＭＯＳＦＥＴ２０１ではＶ_ＧＳ−Ｖ_ＴＨＰ＝−３．３−（−２）＝−１．３ＶとなりＰ型ＭＯＳＦＥＴ２０１はオンし、Ｎ型ＭＯＳＦＥＴ２０２ではＶ_ＧＳ−Ｖ_ＴＨＰ＝０−３＝−３ＶとなりＮ型ＭＯＳＦＥＴ２０２はオフする。この場合は、Ｐ型ＭＯＳＦＥＴのしきい値電圧（−２Ｖ）の絶対値が電源電圧（即ち入力信号の振幅）に対して十分に小さいため、Ｖ_ＧＳ−Ｖ_ＴＨＰの絶対値を大きく（１．３Ｖ）とることができ、問題は生じない。一方、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨが加えられる場合、Ｐ型ＭＯＳＦＥＴ２０１ではＶ_ＧＳ−Ｖ_ＴＨＰ＝０−（−２）＝２ＶとなりＰ型ＭＯＳＦＥＴ２０１はオフし、Ｎ型ＭＯＳＦＥＴ２０２ではＶ_ＧＳ−Ｖ_ＴＨＰ＝３．３−３＝０．３ＶとなりＮ型ＭＯＳＦＥＴ２０２はオンするが、Ｖ_ＧＳ−Ｖ_ＴＨＰが０．３Ｖと非常に小さいことから、流れる電流が小さくなり、Ｎ型ＭＯＳＦＥＴ２０２を高速に動作（オン）させることができない。勿論、電源電圧及び入力信号の振幅を大きくすれば高速動作させることが可能となるが、消費電力が増大してしまう。

本発明は上記したような従来技術の問題点を解決するためのものであり、本発明の主な目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作が可能なデジタル回路を提供することである。

本発明の第２の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、入力信号の振幅が電源電圧（ハイレベル電源電位とローレベル電源電位の差）より小さい場合でも、確実にトランジスタをオンオフさせることが可能なデジタル回路を提供することである。

本発明の第３の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、入力信号の振幅が電源電圧より小さい場合でも、動特性を悪化させることなく、確実にトランジスタをオンオフさせることが可能なデジタル回路を提供することである。

本発明の第４の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、入力信号の振幅が電源電圧より小さい場合でも、スイッチ回路に含まれるトランジスタの制御端子に接続されたＤＣレベル変換用容量を対応するトランジスタのしきい値電圧に応じた適切な値に充電してトランジスタを確実に動作させることが可能なデジタル回路を提供することである。

本発明の第５の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、電源電圧がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合でも、トランジスタに十分な電流を流して高速動作をさせることが可能なデジタル回路を提供することである。

前記目的を達成するため、本発明に基づくと、入力端と出力端の間に接続されたスイッチ回路を有し、該スイッチ回路は、第１の端子と、第２の端子と、制御端子とを備え、第１の端子に対する制御端子の電位を変えることでオン／オフ制御することが可能な第１のトランジスタを含み、第１のトランジスタの第１の端子には、少なくとも通常動作において第１の電源電位が印加され、第１のトランジスタのオン／オフ状態が前記出力端における信号に影響を与え得るデジタル回路であって、通常動作においては、第１のトランジスタをオフするための第１の入力電位と第１のトランジスタをオンするための第２の入力電位との間で振幅する入力信号が入力端に印加され、該デジタル回路は入力端と第１のトランジスタの制御端子との間に接続された補正回路を有し、この補正回路は、ａ）一方の端子が入力端に接続され、他方の端子が第１のトランジスタの制御端子に接続された容量と、ｂ）通常動作に先立つ設定動作において、容量に蓄積される電荷をその両端の電圧が所定の値となるように設定するための導電経路を定めるための少なくとも１つのスイッチとを有し、通常動作において、少なくとも１つのスイッチの状態は容量の両端の電圧を保存するよう設定されることを特徴とするデジタル回路が提供される。

このような構成により、通常動作に先立つ設定動作において、電源電圧、入力信号の振幅、第１のトランジスタのしきい値電圧等に応じて容量の両端の電圧を適切に設定することで、通常動作において入力信号のＤＣレベルを補正し、好適な回路動作を実現することができる。通常動作においては、設定された容量の両端の電圧（または電荷）を保持するようにスイッチの設定がなされるため、容量がデジタル回路の動特性に悪影響を及ぼす（即ち、動作速度を低下させる）心配がない。むしろ、容量はトランジスタの寄生容量に対して直列に接続されトータルの容量を低下させることから、動特性の向上に寄与し得る。さらに、設定動作を頻繁に行う必要もないため設定動作に伴う電力消費も僅かですむ。

好ましくは、補正回路は、第１の端子と、第２の端子と、制御端子とを備え、第１の端子に対する制御端子の電位を変えることでオン／オフ制御することが可能な、第１のトランジスタと同じ導電型で且つ概ね同じしきい値電圧を有する第２のトランジスタであって、該第２のトランジスタの第１の端子は第１の電源電位に接続され、該第２のトランジスタの第２の端子と制御端子は互いに接続され且つ前記した容量と第１のトランジスタの制御端子との間のノードに接続された第２のトランジスタを更に有し、少なくとも１つのスイッチは、第２のトランジスタに直列に接続された第１のスイッチを含み、通常動作では、第１のスイッチはオフである。

典型的には、第１及び第２のトランジスタはＦＥＴからなり、第１及び第２のトランジスタの第１の端子、第２の端子及び制御端子は、それぞれ、ソース、ドレイン及びゲートからなる。電源電位としてハイレベル電源電位とローレベル電源電位が供給され、入力信号がハイレベル入力電位とローレベル入力電位の間で振幅するとき、例えば第１のトランジスタがＰ型ＭＯＳＦＥＴの場合、第１の電源電位はハイレベル電源電位、第１の入力電位はハイレベル入力電位とすることができる。また、第１のトランジスタが例えばＮ型ＭＯＳＦＥＴの場合、第１の電源電位はローレベル電源電位、第１の入力電位はローレベル入力電位とすることができる。

本発明の一好適実施例によれば、入力信号の振幅が電源電圧より小さい場合でも、確実に第１のトランジスタをオンオフさせるべく設定動作がなされる。即ち、設定動作において、第１のスイッチがオンした状態で、第２のトランジスタがオフするまで容量の一方の端子に第１の入力電位に概ね等しい電位が印加される。ここで、第２のトランジスタがオフするとは実質的にオフすることを意味し、必ずしも完全にオフする（即ち第２のトランジスタを流れる電流が完全にゼロになる）必要はなく、第２のトランジスタを流れる電流が十分小さくなっていればよい。このように設定動作において、第２の端子と制御端子が互いに接続された（即ちダイオード接続された）第２のトランジスタを通じて第１のトランジスタの制御端子と入力端との間に接続された容量へと第２のトランジスタがオフするまで若しくは電流値が非常に小さくなるまで電流を流すことで、容量をその両端の電圧が第１の電源電位と第１の入力電位の差及び第１のトランジスタのしきい値電圧を反映した適切な電圧となるように充電することができる。これにより、通常動作では、充電された容量の電圧を入力信号に加えて、第１のトランジスタの制御端子に印加することにより、第１のトランジスタを確実にオンオフすることが可能となる。第１のトランジスタのしきい値電圧を容量の電圧に反映することができるのは、第１のトランジスタのしきい値電圧と、第２のトランジスタのしきい値電圧とが概ね等しいことによる。尚、第１のトランジスタと第２のトランジスタのしきい値電圧は等しいことが望ましいが、多少異なっていても、設定動作において入力信号補正用の容量を適切に充電してデジタル回路を正常に動作させることができればよい。また、トランジスタとしてＦＥＴを用いる場合、しきい値電圧はＮ型がプラス、Ｐ型がマイナスの場合が多いが、しきい値電圧がそれ以外の値であっても本発明を適用することが可能である。

また、好適には、第２のトランジスタに並列に、且つ、その順方向が前記第２のトランジスタの順方向と逆向きになるように整流素子が接続される。これにより、ダイオード接続された第１のトランジスタを逆バイアスするような電荷が例えばノイズ等により容量に蓄積されていた場合でも、設定動作において第１のスイッチをオンしたとき、整流素子を通って電流が流れることを可能にして、容量の両端の電圧を適切な値に収束させることができる。整流素子は、例えば第２のトランジスタと同じ導電型のダイオード接続されたトランジスタからなるものとすることができる。

また、容量と第１のトランジスタの制御端子との間のノードが、第１の電源電位とは別の電位に更なるスイッチを介して接続され、設定動作の前に更なるスイッチをオンすることでノードの電位を所定の電位にすることが可能となっているとよい。ここで、所定の電位は、ノードの電位を所定の電位にした後、更なるスイッチをオフにした状態でなされる設定動作において第１のスイッチをオンしたとき第１の電源電位と所定の電位との電位差により第２のトランジスタがオンするような電位である。このようにすることにより、例えばノイズなどにより不所望に容量に電荷が溜まっている場合でも、設定動作に先立って容量と第１のトランジスタの制御端子との間のノードの電位を適切な値とすることで、設定動作を確実に行い、容量の両端の電圧を第１の電源電位と第１の入力電位との差及び第１のトランジスタのしきい値電圧に対応した適切な値に収束させることができる。前記別の電位を第１の電源電位とは異なる第２の電源電位とすると、別の電位を容易に提供することができるため好適である。

更に、容量の一方の端子が、第２のスイッチを介して入力端に接続されるとともに、第３のスイッチを介して第１の入力電位に概ね等しい電位に接続されており、通常動作においては、第２のスイッチはオン、第１及び第３のスイッチはオフであり、設定動作においては、第２のスイッチはオフ、第１及び第３のスイッチはオンであるようにすることができる。このようにすることにより、入力電位を制御する必要なく、スイッチを切り替えるだけで、設定動作を容易に行うことができる。また、例えば第１のトランジスタとして極性の異なる２つのトランジスタを有している場合でも、これらトランジスタの設定動作を同時に行うことができる。

本発明の別の好適実施例によると、例えば電源電圧が低く、電源電圧がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合でも、トランジスタに十分な電流を流して高速動作をさせるべく設定動作が可能なデジタル回路が提供される。そのようなデジタル回路では、容量と第１のトランジスタの制御端子との間のノードが第２のスイッチを介して所定の電位に接続される。設定動作は第１の設定動作と第２の設定動作を含み、第１の設定動作では、第２のスイッチをオンするとともに入力端に第１の入力電位を印加して容量を充電し、第２の設定動作では、入力端に第１の入力電位を印加しつつ第２のスイッチをオフし且つ第１のスイッチをオンすることで第２のトランジスタを通じて容量を放電する。第２のトランジスタを通じた容量の放電は、第２のトランジスタを流れる電流が実質的にゼロになるまで、即ち、容量の両端の電圧が第２のトランジスタのしきい値電圧に概ね等しくなるまでなされる。尚、前記した所定の電位は、第２の設定動作において第１のスイッチをオンしたとき第２のトランジスタがオンするような電位であり、例えば第１の電源電位とは異なる第２の電源電位とすることができる。また典型的には、第１の入力電位は第１の電源電位に、第２の入力電位は第２の電源電位に等しい。

上記したように容量の両端の電圧を設定することにより、通常動作において、第１の入力電位が入力端に印加されたときには第１のトランジスタの制御端子と第１の端子との電位差が第１のトランジスタのしきい値電圧に等しくなって第１のトランジスタはオフし、第２の入力電位が印加されたときには容量の両端の電圧が第１のトランジスタのオンを促進するように第２の入力電位に重畳され、第１のトランジスタに十分な電流を流して高速にオンさせることが可能となる。

また、容量の一方の端子が、第３のスイッチを介して入力端に接続されるとともに、第４のスイッチを介して第１の入力電位に概ね等しい電位に接続されており、通常動作においては、第３のスイッチはオン、第１、第２及び第４のスイッチはオフであり、第１の設定動作においては、第２及び第４のスイッチはオン、第３のスイッチはオフであり、第２の設定動作においては、第２及び第３のスイッチはオフ、第１及び第４のスイッチはオンであるようにすることができる。このようにすることにより、入力電位を制御する必要なく、スイッチを切り替えるだけで、設定動作を容易に行うことができる。また、例えば第１のトランジスタとして極性の異なる２つのトランジスタを有している場合、これらトランジスタの設定動作を同時に行うことができる。

スイッチ回路は、インバータ回路、クロックトインバータ回路、ＮＡＮＤやＮＯＲのような論理回路、或いはレベルシフト回路やトランスファーゲートなど、様々な形態をとり得る。インバータ回路の場合、トランジスタと抵抗を用いたものとすることも、同じ極性のトランジスタを用い一方をダイオード接続して抵抗として動作させるようにすることも、あるいは極性の異なる２つのＭＯＳＦＥＴを用いたＣＭＯＳインバータとすることもできる。クロックトインバータ回路の場合、補正回路が設けられるトランジスタは、インバータ本体を構成するトランジスタであっても、クロック信号同期用のトランジスタであっても、あるいはその両方のトランジスタであってもよい。

上記したスイッチ（ダイオード接続された第２のトランジスタに直列に接続される第１のスイッチなど）は、電気的スイッチでも機械的なスイッチでも、電流の流れを制御できるものなら何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。スイッチがＭＯＳＦＥＴなどの半導体素子からなるものとすると、デジタル回路全体を半導体プロセスにより形成できるため好適である。尚、スイッチがトランジスタからなる場合、スイッチとして用いるだけなので、トランジスタの導電型は特に限らない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、Ｖｇｎｄ、ＯＶ等）に近い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄ等）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるためスイッチとして、動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。

また、ノイズなどにより不所望に容量に溜まった電荷が設定動作において悪影響を及ぼすのを防止するため、容量に並列に更なるスイッチを接続してもよい。このスイッチを設定動作に先立ってオンすることで、容量に溜まった電荷を放電することができる。

上記したようなトランジスタを用いたスイッチ回路を有するデジタル回路を用いて、集積回路や半導体表示装置に代表される様々な半導体装置（または電子機器）を好適に実現することができる。そのような半導体装置には、例えば、液晶表示装置、有機ＥＬディスプレイ発光素子を各画素に備えた自発光型表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等があり、本発明のデジタル回路はそれらの駆動回路などに用いることができる。ガラス基板を用いて形成された半導体装置に本発明のデジタル回路を適用することで、ＩＣから入力される信号の振幅を昇圧回路で制御しなくとも良いので、半導体装置を小型化し、装置自体のコストを抑えることができる。

本発明に基づくデジタル回路は、電源電位が供給されるＭＯＳＦＥＴなどの第１のトランジスタを有するスイッチ回路と、入力信号が印加される入力端と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路とを有し、この補正回路が、ａ）第１のトランジスタの制御端子と入力端との間に接続された容量と、ｂ）通常動作に先立つ設定動作において、容量に蓄積される電荷をその両端の電圧が所定の値となるように設定するための導電経路を定めるための少なくとも１つのスイッチとを有し、通常動作において、少なくとも１つのスイッチの状態は容量の両端の電圧を保存するよう設定されるものとした。これにより、入力電位レベルと電源電位レベルに差があり（例えば、ハイレベル入力電位がハイレベル電源電位より低い）、補正回路がないとスイッチ回路が正常に動作しない場合、或いは、電源電圧がトランジスタのしきい値電圧に対して十分大きくなく（例えば電源電圧が３．３Ｖでトランジスタのしきい値電圧が３Ｖ）トランジスタの高速動作が困難な場合、設定動作において容量の両端の電圧を適切に設定し、通常動作においてその設定した電圧（または電荷）が保持されるようにすることで、入力信号のＤＣレベルを適切に補正して好適な回路動作を実現することができる。通常動作において容量の電荷が保持されるため、容量がデジタル回路の動特性に悪影響を及ぼす（即ち、動作速度を低下させる）心配がない。むしろ、容量はトランジスタの寄生容量に対して直列に接続されトータルの容量を低下させることから、動特性の向上に寄与し得る。さらに、設定動作を頻繁に行う必要もないため設定動作に伴う電力消費も僅かですむ。好適には、容量の電圧が対応するトランジスタのしきい値電圧を反映し得るように、補正回路は、容量と第１のトランジスタの制御端子との間のノードと電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値電圧を有するダイオード接続された第２のトランジスタと、ダイオード接続された第２のトランジスタに直列に接続されたスイッチとを有する。

本発明の特徴、目的及び作用効果は、添付図面を参照しつつ好適実施例について説明することにより一層明らかとなるだろう。

以下、本発明の好適実施例について図面を参照して説明する。

図１は、本発明に基づくデジタル回路の概略構成を示すブロック図である。図示されているように、本発明に基づくデジタル回路１は、入力端ＩＮと出力端ＯＵＴの間に接続され入力端に印加される入力信号の値に応じて出力端に異なる信号（例えばハイレベル電源電位ＶＤＤまたはローレベル電源電位ＶＳＳ）を出力する、ＭＯＳＦＥＴなどのトランジスタを有するスイッチ回路２と、入力端ＩＮとスイッチ回路２との間に接続された補正回路３とを有する。

図２は、本発明に基づくデジタル回路の一実施例を示す回路図である。このデジタル回路１０は、スイッチ回路として、１つのＰ型ＭＯＳＦＥＴ１１と抵抗Ｒ１とにより構成されたインバータ回路１２を有する。Ｐ型ＭＯＳＦＥＴ１１はしきい値電圧Ｖ_ＴＨＰを有し、そのソースはハイレベル電源電位ＶＤＤに接続され、ドレインは抵抗Ｒ１を介してローレベル電源電位ＶＳＳ（例えばグランド電位Ｖ_ＧＮＤ）に接続されている。Ｐ型ＭＯＳＦＥＴ１１の制御端子として働くゲートはハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬの間で振幅する入力信号が印加される入力端ＩＮに接続され、ドレインと抵抗Ｒ１との間のノードＮ１が出力端ＯＵＴに接続されている。

Ｐ型ＭＯＳＦＥＴ１１のゲートと入力端ＩＮとの間には補正回路１３が接続されている。この補正回路１３は、Ｐ型ＭＯＳＦＥＴ１１のゲートと入力端ＩＮとの間に接続された容量Ｃ１と、Ｐ型ＭＯＳＦＥＴ１１と同じくＰ型で且つ概ね同じしきい値電圧Ｖ_ＴＨＰを有する設定動作用のＰ型ＭＯＳＦＥＴ１４と、スイッチＳＷ１とを有している。Ｐ型ＭＯＳＦＥＴ１４のドレインは容量Ｃ１とＰ型ＭＯＳＦＥＴ１１のゲートとの間のノードＮ２に接続され、ソースはハイレベル電源電位ＶＤＤにスイッチＳＷ１を介して接続されている。スイッチＳＷ１はＰ型ＭＯＳＦＥＴ１４のドレインとノードＮ２との間に設けてもよく、Ｐ型ＭＯＳＦＥＴ１４に直列に接続されていればよい。更に、Ｐ型ＭＯＳＦＥＴ１４はゲートとドレインが接続され、いわゆる”ダイオード接続”となっている。それにより、Ｐ型ＭＯＳＦＥＴ１４のゲート・ソース間電圧Ｖ_ＧＳはソース・ドレイン間電圧Ｖ_ＤＳと等しくなる。

このように構成されたデジタル回路１０の動作について以下に説明する。尚、説明のためこの実施例では、入力端ＩＮに印加される入力信号のハイレベル入力電位Ｖ_ＩＮＨはハイレベル電源電位ＶＤＤからしきい値電圧の絶対値｜Ｖ_ＴＨＰ｜を引いた値より低く（即ち、従来回路では入力信号がハイレベル入力電位Ｖ_ＩＮＨのときＰ型ＭＯＳＦＥＴ１１がオフしないような値）、ローレベル入力電位Ｖ_ＩＮＬはグランド電位Ｖ_ＧＮＤに等しい（即ち、Ｐ型ＭＯＳＦＥＴ１１をオンするのに十分低い値）ものとする。

まず、設定動作において、図３ａに示すように、スイッチＳＷ１をオンし、その状態で入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨを印加する。これにより、Ｐ型ＭＯＳＦＥＴ１４を通って図で矢印で示すように電流が流れ、容量Ｃ１が充電される。十分な時間がたつと容量Ｃ１の両端の電圧が上昇し、それによってＰ型ＭＯＳＦＥＴ１４のゲート・ソース間電圧Ｖ_ＧＳの絶対値が小さくなり、最終的にはＰ型ＭＯＳＦＥＴ１４がオフし、電流が止まる。このとき容量Ｃ１の両端の電圧はＶＤＤ−Ｖ_ＩＮＨ−｜Ｖ_ＴＨＰ｜となる。

こうして設定動作において適切に容量Ｃ１を充電した後、通常動作では、図３ｂに示すように、スイッチＳＷ１をオフし、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬの間で振幅する入力信号を印加する。このときスイッチＳＷ１がオフとなっていることから、容量Ｃ１に蓄積された電荷は保存され、容量Ｃ１の両端の電圧は一定に保たれる。従って、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨが印加された場合、それに容量Ｃ１の両端の電圧ＶＤＤ−Ｖ_ＩＮＨ−｜Ｖ_ＴＨＰ｜が加わって、Ｐ型ＭＯＳＦＥＴ１１のゲートの電位はＶＤＤ−｜Ｖ_ＴＨＰ｜となり、ゲート・ソース間電圧Ｖ_ＧＳ＝−｜Ｖ_ＴＨＰ｜となることから、Ｐ型ＭＯＳＦＥＴ１１を漏れ電流なく確実にオフさせることができる。これにより、出力端ＯＵＴにはグランド電位Ｖ_ＧＮＤが出力される。尚、設定動作は、Ｐ型ＭＯＳＦＥＴ１４が完全にオフになるまで（即ち、Ｐ型ＭＯＳＦＥＴ１４を流れる電流が完全にゼロになるまで）行なう必要はない。Ｐ型ＭＯＳＦＥＴ１４に電流が僅かに流れていても、容量Ｃ１が通常動作において入力信号を適切に補正できる程度に十分充電されれば（即ち、Ｐ型ＭＯＳＦＥＴ１４が実質的にオフすれば）、その時点で設定動作を終了しても実動作上は問題ない。

一方、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬが印加された場合、Ｐ型ＭＯＳＦＥＴ１１のゲートの電位は、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨが印加されたときより下がり、Ｖ_ＧＳ＝−｜Ｖ_ＴＨＰ｜−（Ｖ_ＩＮＨ−Ｖ_ＩＮＬ）となり、従って、Ｖ_ＧＳ＜−｜Ｖ_ＴＨＰ｜となって、Ｐ型ＭＯＳＦＥＴ１１はオン状態となり、出力端ＯＵＴの電位は概ねハイレベル電源電位ＶＤＤとなる。尚、容量Ｃ１がＰ型ＭＯＳＦＥＴ１１のゲート容量に対し十分大きくない場合、入力電圧（Ｖ_ＩＮＨ、Ｖ_ＩＮＬ）が容量Ｃ１とゲート容量とによって分圧され、Ｐ型ＭＯＳＦＥＴ１１のゲートに十分な電圧がかからなくなってしまう。よって、容量Ｃ１の大きさは、容量Ｃ１が接続されるＰ型ＭＯＳＦＥＴ１１等のトランジスタのゲート容量を考慮して定めることが望ましい。例えば、容量Ｃ１をＰ型ＭＯＳＦＥＴ１１のゲート容量の５倍以上の大きさとすることが望ましい。

このように、上記した実施例では、ハイレベル入力電位Ｖ_ＩＮＨが第１の電源電位としてのハイレベル電源電位ＶＤＤより低い場合でも、インバータ回路１２を構成するＰ型ＭＯＳＦＥＴ１１のゲートと入力端ＩＮとの間に接続した容量Ｃ１を、設定動作において、Ｐ型ＭＯＳＦＥＴ１１と概ね同じしきい値電圧を有し且つダイオード接続された設定動作用Ｐ型ＭＯＳＦＥＴ１４を通じて適切な電圧に充電しておくことにより、Ｐ型ＭＯＳＦＥＴ１１を確実にオフさせることができる。本発明によれば別途昇圧装置を設ける必要がないため、コスト削減や装置の小型化に貢献する。また、ガラス基板上に形成したデジタル回路にＩＣからの信号を入力する場合においても、昇圧回路を用いることがなく、直接デジタル回路に信号を入力することができる。尚、上記実施例において、ハイレベル入力電位Ｖ_ＩＮＨがハイレベル電源電位ＶＤＤに等しいかそれより大きい場合は、設定動作において容量Ｃ１は充電されないだけで、通常動作は正常に可能である。

このようなデジタル回路１０を複数個、例えば液晶ディスプレイや有機ＥＬディスプレイの駆動装置に用いた場合、各インバータ回路１２を構成する複数のＰ型ＭＯＳＦＥＴ１１を含むこととなり、例えば不純物濃度やチャネル部分の結晶状態などが異なること等によりそれらのしきい値電圧にばらつきが生じる場合がある。しかしながら、本発明によれば、各Ｐ型ＭＯＳＦＥＴ１１に対応する補正回路１３に含まれるダイオード接続されたＰ型ＭＯＳＦＥＴ１４のしきい値電圧をインバータ回路１２を構成するＰ型ＭＯＳＦＥＴ１１と概ね同じとすることにより、補正回路１３に含まれるＤＣレベル変換用容量Ｃ１を対応するＰ型ＭＯＳＦＥＴ１１のしきい値電圧に合った適切な電圧を供給するように充電することができる。このようにインバータ回路１２を構成するＰ型ＭＯＳＦＥＴ１１と設定動作用Ｐ型ＭＯＳＦＥＴ１４のしきい値電圧を概ね同じ値とすることは、実際の半導体回路において、これらＰ型ＭＯＳＦＥＴ１１、１４を互いに近接して設け、不純物濃度の差等が生じないようにすることにより実現することができる。また、レーザ照射によりチャネル部分を結晶化させる製造工程を含む場合、Ｐ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４のチャネル部分が同じパルスのレーザビームスポットにより結晶化されると、しきい値電圧をより近い値にすることが可能であるので望ましい。尚、概ね等しいしきい値電圧を容易に実現するためには、Ｐ型ＭＯＳＦＥＴ１１、１４のチャネル長Ｌやチャネル幅Ｗ等のサイズを概ね同じとすることが好ましいが、しきい値電圧が概ね同じであるならば、Ｐ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４のサイズを異なるものとしてもよい。例えばレイアウト面積を抑制するべく、Ｐ型ＭＯＳＦＥＴ１４のチャネル長及び／またはチャネル幅Ｗを小さくすることが可能である。或いは、Ｐ型ＭＯＳＦＥＴ１４のチャネル幅Ｗを大きくして、より短時間に設定動作ができるようにしてもよい。

また、上記実施例では通常動作においてダイオード接続されたＰ型ＭＯＳＦＥＴ１４に直列に接続されたスイッチＳＷ１がオフ状態となるため、設定動作において補正回路１３の容量Ｃ１に蓄積された電荷は保存され、通常動作において容量Ｃ１がデジタル回路１０の動特性に悪影響を及ぼす（即ち、動作速度を低下させる）心配がない。むしろ、容量Ｃ１はＰ型ＭＯＳＦＥＴ１１のゲートとドレインまたはソースとの間に形成される寄生容量に対して直列に接続されトータルの容量を低下させることから、動特性の向上に寄与し得る。設定動作は、容量Ｃ１に蓄積した電荷が漏れ、正常な動作が確保されなくなる前に行えばよく、従って、設定動作を頻繁に行う必要もないため設定動作に伴う電力消費も僅かですむ。本デジタル回路１０の入力側に接続される回路では、動作電圧（電源電圧や信号電圧）を低くできるため、その点からも電力消費抑制に寄与する。

図４は、スイッチ回路としてＰ型ＭＯＳＦＥＴを１つ使用したレベルシフト回路を含む、本発明に基づくデジタル回路の別の実施例を示す回路図である。本図において、図２と同様の部分には同じ符号を付して詳しい説明を省略する。図３のデジタル回路２０は、図２に示したデジタル回路１０と概ね同じ構成を有するが、Ｐ型ＭＯＳＦＥＴ１１のドレインがローレベル電源電位ＶＳＳとしてのグランド電位Ｖ_ＧＮＤに接続され、ソースが抵抗Ｒ１を介してハイレベル電源電位ＶＤＤに接続され、出力端ＯＵＴがＰ型ＭＯＳＦＥＴ１１のソースと抵抗Ｒ１の間のノードＮ３に接続され、それによりスイッチ回路としてレベルシフト回路２１を形成している点が異なる。説明は省略するが、この実施例でも、上記実施例と同様の設定動作を行い容量Ｃ１を適切に充電しておくことで、通常動作においてＰ型ＭＯＳＦＥＴ１１を誤動作なく確実にオン／オフさせることが可能である。この例では、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨが印加されるとＰ型ＭＯＳＦＥＴ１１がオフして出力端ＯＵＴにはハイレベル電源電位ＶＤＤが出力され、ローレベル入力電位Ｖ_ＩＮＬが印加されるとＰ型ＭＯＳＦＥＴ１１がオンして出力端ＯＵＴにはローレベル電源電位ＶＳＳが出力される。このようにトランジスタのオン／オフ状態に応じて出力端ＯＵＴに異なる信号が供給されるようにする様々な態様のスイッチ回路が考えられるが、スイッチ回路に含まれるトランジスタのオン／オフを確実に行うべくそれらに本発明を適用することが可能であることを理解されたい。

図５は、本発明に基づくデジタル回路の更に別の実施例として、本発明をＣＭＯＳインバータ回路に適用した例を示す回路図である。このデジタル回路３０は、スイッチ回路としてＣＭＯＳインバータ回路３１を有している。ＣＭＯＳインバータ回路３１は、従来と同様に、電源電位としてのハイレベル電源電位ＶＤＤとローレベル電源電位ＶＳＳとの間に直列に接続された、しきい値電圧Ｖ_ＴＨＰを有するＰ型ＭＯＳＦＥＴ３２としきい値電圧Ｖ_ＴＨＮを有するＮ型ＭＯＳＦＥＴ３３とを有する。Ｐ型ＭＯＳＦＥＴ３２のソースはハイレベル電源電位ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ３３のソースはローレベル電源電位ＶＳＳ（この例ではグランド電位Ｖ_ＧＮＤ）に接続されている。両ＭＯＳＦＥＴ３２、３３のドレインは互いに接続され、その接続点（ノード）Ｎ４は出力端ＯＵＴに接続されている。また、これらＭＯＳＦＥＴ３２、３３のゲートは共に、ハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬとの間で振幅する入力信号が印加される入力端ＩＮに接続されている。

本発明に基づき、補正回路３４がＰ型ＭＯＳＦＥＴ３２のゲートと入力端ＩＮとの間に接続されている。この補正回路３４は、図２に示した実施例の補正回路１３と同様に、Ｐ型ＭＯＳＦＥＴ３２のゲートと入力端ＩＮとの間に接続された容量Ｃ２と、Ｐ型ＭＯＳＦＥＴ３２と同じ導電型で且つ概ね同じしきい値電圧Ｖ_ＴＨＰを有する設定動作用のＰ型ＭＯＳＦＥＴ３５と、スイッチＳＷ２とを有している。Ｐ型ＭＯＳＦＥＴ３５のドレインは容量Ｃ２とＰ型ＭＯＳＦＥＴ３２のゲートとの間のノードＮ５に接続され、ソースはハイレベル電源電位ＶＤＤにスイッチＳＷ２を介して接続されている。更に、Ｐ型ＭＯＳＦＥＴ３５はゲートとドレインが接続され、ダイオード接続となっている。尚、スイッチＳＷ２は図２の場合と同様にＰ型ＭＯＳＦＥＴ３５と直列に接続されていれば良い。

また、補正回路３６がＮ型ＭＯＳＦＥＴ３３のゲートと入力端ＩＮとの間に接続されている。補正回路３６は、Ｎ型ＭＯＳＦＥＴ３３のゲートと入力端ＩＮとの間に接続された容量Ｃ３と、Ｎ型ＭＯＳＦＥＴ３３と同じ導電型で且つ概ね同じしきい値電圧Ｖ_ＴＨＮを有する設定動作用のＮ型ＭＯＳＦＥＴ３７と、スイッチＳＷ３とを有している。Ｎ型ＭＯＳＦＥＴ３７のドレインは容量Ｃ３とＮ型ＭＯＳＦＥＴ３３のゲートとの間のノードＮ６に接続され、ソースはローレベル電源電位ＶＳＳにスイッチＳＷ３を介して接続されている。更に、Ｎ型ＭＯＳＦＥＴ３７はゲートとドレインが接続され、ダイオード接続となっている。尚、スイッチＳＷ３は、Ｎ型ＭＯＳＦＥＴ３７とノードＮ６との間に設けられていても良い。

このように構成されたデジタル回路３０の動作について図６を参照しつつ以下に説明する。尚、説明のため、入力端ＩＮに印加される入力信号のハイレベル入力電位Ｖ_ＩＮＨはＶＤＤからＰ型ＭＯＳＦＥＴ３２のしきい値電圧の絶対値｜Ｖ_ＴＨＰ｜を引いた値より低く、ローレベル入力電位Ｖ_ＩＮＬはローレベル電源電位ＶＳＳ（Ｖ_ＧＮＤ）にＮ型ＭＯＳＦＥＴ３３のしきい値電圧の絶対値｜Ｖ_ＴＨＬ｜を加えた値より高いものとする。

図６ａに示すように、スイッチＳＷ２をオンし、スイッチＳＷ３をオフとした状態で、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨを加えると、ダイオード接続されたＰ型ＭＯＳＦＥＴ３５を通じて矢印で示す向きに電流が流れて、Ｐ型ＭＯＳＦＥＴ３２のゲートに接続された容量Ｃ２が充電され、容量Ｃ２の両端の電圧がＶＤＤ−Ｖ_ＩＮＨ−｜Ｖ_ＴＨＰ｜となったところでＰ型ＭＯＳＦＥＴ３５がオフし電流が止まる（Ｐチャネル設定動作）。続いて、図６ｂに示すように、スイッチＳＷ２をオフし、スイッチＳＷ３をオンした状態で、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬを加えると、ダイオード接続されたＮ型ＭＯＳＦＥＴ３７を通じて矢印で示す向きに電流が流れてＮ型ＭＯＳＦＥＴ３３のゲートに接続された容量Ｃ３が充電され、容量Ｃ３の両端の電圧がＶＳＳ−Ｖ_ＩＮＬ＋｜Ｖ_ＴＨＮ｜となったところでＮ型ＭＯＳＦＥＴ３７がオフし電流が止まる（Ｎチャネル設定動作）。

こうして設定動作において適切に容量Ｃ２、Ｃ３を充電した後、通常動作では、スイッチＳＷ２、ＳＷ３を共にオフし、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬとの間で振幅するパルス入力信号を印加する。このときスイッチＳＷ２、ＳＷ３がオフとなっていることから、容量Ｃ２、Ｃ３に蓄積された電荷は保存され、容量Ｃ２、Ｃ３の両端の電圧は一定に保たれる。入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨが印加された場合、Ｐ型ＭＯＳＦＥＴ３２のゲート電位はＶＤＤ−｜Ｖ_ＴＨＰ｜となり、ゲート・ソース間電圧Ｖ_ＧＳ＝−｜Ｖ_ＴＨＰ｜となって、Ｐ型ＭＯＳＦＥＴ３２をオフさせることができる。このときＮ型ＭＯＳＦＥＴ３３はオン状態となるため、出力端ＯＵＴにはローレベル電源電位ＶＳＳ（グランド電位Ｖ_ＧＮＤ）が出力される。一方、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬが印加された場合、Ｎ型ＭＯＳＦＥＴ３３のゲート電位はＶＳＳ＋｜Ｖ_ＴＨＮ｜となり、ゲート・ソース間電圧Ｖ_ＧＳ＝｜Ｖ_ＴＨＮ｜となって、Ｎ型ＭＯＳＦＥＴ３３をオフさせることができる。このときＰ型ＭＯＳＦＥＴ３２はオン状態となるため、出力端ＯＵＴにはハイレベル電源電位ＶＤＤが出力される。尚、設定動作はＰ型ＭＯＳＦＥＴ３５、Ｎ型ＭＯＳＦＥＴ３７が完全にオフになるまで行わなくても、これらＭＯＳＦＥＴ３５、３７を通じて流れる電流が十分小さくなった時点で（即ち、ＭＯＳＦＥＴ３５、３７が実質的にオフした時点で）終了してもよい。また上記実施例では、Ｐ型ＭＯＳＦＥＴ３５の設定動作の後にＮ型ＭＯＳＦＥＴ３７の設定動作を行ったが、この順序に限定されず、Ｎ型ＭＯＳＦＥＴ３７の設定動作を先に行ってもよいことは勿論である。

このように、ＣＭＯＳインバータ回路３１を構成する一対のＰ型ＭＯＳＦＥＴ３２とＮ型ＭＯＳＦＥＴ３３に本発明を適用した場合、ハイレベル入力電位Ｖ_ＩＮＨがハイレベル電源電位ＶＤＤより低く、ローレベル入力電位Ｖ_ＩＮＬがローレベル電源電位ＶＳＳより高い場合でも、Ｐ型ＭＯＳＦＥＴ３２及びＮ型ＭＯＳＦＥＴ３３のゲートと入力端ＩＮとの間に接続した容量Ｃ２、Ｃ３を設定動作においてＭＯＳＦＥＴ３２、３３のしきい値電圧及び入力電位Ｖ_ＩＮＨ、Ｖ_ＩＮＬと電源電位ＶＤＤ、ＶＳＳの差に合った適切な電圧に充電して、Ｐ型及びＮ型ＭＯＳＦＥＴ３２、３３を確実にオン／オフさせ、正確な回路動作を実現することができる。

図７は、図５に示したスイッチＳＷ２、ＳＷ３をそれぞれＰ型ＭＯＳＦＥＴ３８、Ｎ型ＭＯＳＦＥＴ３９で具現したデジタル回路３０の回路図である。尚、本図において図５と同様の部分には同じ符号を付した。Ｐ型ＭＯＳＦＥＴ３８のゲート及びＮ型ＭＯＳＦＥＴ３９のゲートはそれぞれＰチャネル制御信号ライン４０、Ｎチャネル制御信号ライン４１に接続されている。Ｐチャネル設定動作では、これら制御信号ライン４０、４１の電位を例えばローレベル電源電位ＶＳＳと等しくしてＰ型ＭＯＳＦＥＴ３８及びＮ型ＭＯＳＦＥＴ３９のゲートにローレベル電源電位ＶＳＳを加えることで、Ｐ型ＭＯＳＦＥＴ３８をオン状態にするとともにＮ型ＭＯＳＦＥＴ３９をオフ状態とし、さらに入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨを加える。Ｎチャネル設定動作では、制御信号ライン４０、４１の電位を例えばハイレベル電源電位ＶＤＤに等しくしてＰ型ＭＯＳＦＥＴ３８及びＮ型ＭＯＳＦＥＴ３９のゲートにハイレベル電源電位を加え、Ｐ型ＭＯＳＦＥＴ３８をオフ状態にするとともにＮ型ＭＯＳＦＥＴ３９をオン状態とし、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＨを加える。これらの設定動作により、図６ａ、図６ｂを参照して説明したように、容量Ｃ２、Ｃ３への電荷の蓄積が適切になされる。通常動作では、Ｐチャネル制御信号ライン４０の電位はハイレベル電源電位ＶＤＤに等しく、Ｎチャネル制御信号ライン４１の電位はローレベル電源電位ＶＳＳに等しくし、Ｐ型ＭＯＳＦＥＴ３８及びＮ型ＭＯＳＦＥＴ３９の両方をオフ状態とする。

尚、容量Ｃ２、Ｃ３は、図７中に拡大図として示すように、１または複数のＭＯＳＦＥＴのゲートとソース及び／またはドレインとの間に形成される容量を用いて形成することができる。尚、容量として用いるＭＯＳＦＥＴを接続する際には、充電されたときそのＭＯＳＦＥＴがオンするような（即ちチャネルが形成されるような）向きに接続するとよい。例えば図７の容量Ｃ２を１つのＰ型ＭＯＳＦＥＴで接続する際には、ゲート側端子を入力端ＩＮに、ソース／ドレイン側端子をＰ型ＭＯＳＦＥＴ３２のゲートに接続するとよい。また、容量として用いるＭＯＳＦＥＴの導電型はＮ型でもＰ型でもどちらでもよいが、しきい値電圧は０に近い方が望ましい。

上記したデジタル回路３０では、設定動作前においては容量Ｃ２、Ｃ３には電荷が蓄積されていないものとして説明をしたが、例えばノイズなどにより容量Ｃ２、Ｃ３に電荷が蓄積されることがある。そのような電荷により、設定動作に先立って例えば容量Ｃ２、Ｃ３に図６ｂに示す極性で過大に充電されていた場合、設定動作でスイッチＳＷ２、ＳＷ３をオンしてもダイオード接続されたＭＯＳＦＥＴ３５、３７がオンせず、容量Ｃ２、Ｃ３に蓄積された電荷（従って、容量Ｃ２、Ｃ３の両端の電圧）がそのまま維持され、容量Ｃ２、Ｃ３の両端の電圧（またはＭＯＳＦＥＴ３２、３３のゲートの電位）を適切な値に収束させることができないことがある。そこで、そのような不所望な電荷が容量Ｃ２、Ｃ３に蓄積されている場合にも、容量Ｃ２、Ｃ３の両端の電圧を適切な値に設定するための対策を施すことが望ましい。

図８は、図５に示したデジタル回路３０の変形実施例を示す回路図であり、本図において図５と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路３０ａでは、ダイオード接続されたＰ型ＭＯＳＦＥＴ３５と並列に且つその順方向がＰ型ＭＯＳＦＥＴ３５の順方向と逆向きになるように、ダイオード接続された別のＰ型ＭＯＳＦＥＴ４２が接続されている。同様に、ダイオード接続されたＮ型ＭＯＳＦＥＴ３７と並列に且つ逆向きにダイオード接続された別のＮ型ＭＯＳＦＥＴ４３が接続されている。これにより、例えば設定動作前にノイズ等の影響により、ダイオード接続されたＰ型及びＮ型ＭＯＳＦＥＴ３５、３７を逆バイアスし得るような電荷が容量Ｃ２、Ｃ３に蓄積されていた場合に、設定動作においてスイッチＳＷ２、ＳＷ３をオンしたとき図８において矢印で示すように電流が流れることを可能にして、容量Ｃ２、Ｃ３の両端の電圧を概ね適切な値に収束させることができる。ダイオード接続されたＭＯＳＦＥＴ４２、４３のしきい値電圧がそれぞれＭＯＳＦＥＴ３２、３３のしきい値電圧Ｖ_ＴＨＰ、Ｖ_ＴＨＮに等しい場合、Ｐ型ＭＯＳＦＥＴ３２のゲートの電位（即ちノードＮ５の電位）はＶＤＤ＋｜Ｖ_ＴＨＰ｜に、Ｎ型ＭＯＳＦＥＴ３３のゲートの電位（即ちノードＮ６の電位）はＶＳＳ−｜Ｖ_ＴＨＮ｜に収束する。ダイオード接続されたＭＯＳＦＥＴ４２、４３の代わりにダイオードなどの別の整流素子を用いることも可能である。尚、Ｐ型ＭＯＳＦＥＴ３５と並列に接続されるダイオード接続されたＭＯＳＦＥＴ４２は、Ｎ型であっても良い。また、Ｎ型ＭＯＳＦＥＴ３７と並列に接続されるダイオード接続されたＭＯＳＦＥＴ４３は、Ｐ型であっても良い。

図９は、図５に示したデジタル回路３０の別の変形実施例を示す回路図であり、本図において図５と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路３０ｂでは、容量Ｃ２、Ｃ３に並列にスイッチＳＷ４、ＳＷ５がそれぞれ設けられている。これにより、例えばノイズ等の影響によって、不所望な電荷が容量Ｃ２、Ｃ３に蓄積されていても、設定動作前にスイッチＳＷ４、ＳＷ５をオンして容量Ｃ２、Ｃ３を放電することができる。従って、設定動作においてスイッチＳＷ２、ＳＷ３をオンしたときダイオード接続されたＭＯＳＦＥＴ３５、３７が確実にオンし、容量Ｃ２、Ｃ３が適切に充電される。

図１０は、図５に示したデジタル回路３０の更に別の変形実施例を示す回路図であり、本図において図５と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路３０ｃでは、Ｐ型ＭＯＳＦＥＴ３２のゲートと容量Ｃ２との間のノードＮ５がスイッチＳＷ６を介してローレベル電源電位ＶＳＳに接続され、Ｎ型ＭＯＳＦＥＴ３３のゲートと容量Ｃ３との間のノードＮ６がスイッチＳＷ７を介してハイレベル電源電位ＶＤＤに接続されている。

図１１ａに示すように、Ｐ型ＭＯＳＦＥＴ３２のゲートに接続された容量Ｃ２の設定動作（Ｐチャネル設定動作）の前の初期化動作において、スイッチＳＷ６をオンすると、例えばノイズなどにより容量Ｃ２に不要な電荷が溜まってＰ型ＭＯＳＦＥＴ３２のゲートと容量Ｃ２との間のノードＮ５の電位が不所望に高くなっていたとしても、ノードＮ５の電位を概ねローレベル電源電位ＶＳＳまで下げることができる。このとき入力端ＩＮの電位はハイレベル入力電位とすることが好ましいが、ローレベル入力電位であってもよい。また、スイッチＳＷ２はオン状態でもオフ状態でもよいが、オン状態の場合、図に点線の矢印で示すように電流が流れ、ノードＮ５の電位を十分低い電位に下げにくくなるため、オフ状態とする方がより望ましい。

同様に、図１１ｂに示すように、Ｎ型ＭＯＳＦＥＴ３３のゲートに接続された容量Ｃ３の設定動作（Ｎチャネル設定動作）の前の初期化動作においてスイッチＳＷ７をオンすると、例えばノイズなどにより容量Ｃ３に不要な電荷が溜まってＮ型ＭＯＳＦＥＴ３３のゲートと容量Ｃ３との間のノードＮ６の電位が不所望に低くなっていたとしても、ノードＮ６の電位を概ねハイレベル電源電位ＶＤＤまで上げることができる。このとき入力端ＩＮの電位はローレベル入力電位とすることが好ましいが、ハイレベル入力電位であってもよい。また、スイッチＳＷ３はオン状態でもオフ状態でもよいが、オン状態の場合、図に点線の矢印で示すように電流が流れ、ノードＮ６の電位を十分高い電位に上げにくくなるため、オフ状態とする方がより望ましい。

設定動作では、スイッチＳＷ６、ＳＷ７をオフし、図６ａ及び図６ｂを参照して説明したように、スイッチＳＷ２またはＳＷ３をオンする。上記したような初期化動作によって設定動作に先立ってノードＮ５、Ｎ６の電位を適切な値にしておくことにより、設定動作においてスイッチＳＷ２、ＳＷ３をオンしたとき、ダイオード接続されたＭＯＳＦＥＴ３５、３７を順方向にバイアスして確実にオンさせ、これらＭＯＳＦＥＴ３５、３７を通じて電流を流し、容量Ｃ２、Ｃ３を適切に充電することができる。尚、図１０及び１１の実施例では、初期化動作においてノードＮ５をローレベル電源電位ＶＳＳに、ノードＮ６をハイレベル電源電位ＶＤＤに接続したが、初期化動作の後の設定動作においてダイオード接続されたＭＯＳＦＥＴ３５、３７が順方向バイアスされオンする限り、電源電位以外の別の電位に接続してもよい。ただし、電源電位を用いると、そのような電位を容易に確保することができるため好ましい。また、上記実施例ではＰチャネル初期化動作とＮチャネル初期化動作を別々に行っているが、スイッチＳＷ６、ＳＷ７を同時にオンすることで一度に行うことも可能である。

図１２は、図１０に示したスイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７をＭＯＳＦＥＴ４４、４５、４６、４７として具現したデジタル回路３０ｃを示す回路図である。ＭＯＳＦＥＴ４４はＰ型ＭＯＳＦＥＴであり、そのゲートはＰチャネル制御信号ライン４８に接続されている。ＭＯＳＦＥＴ４５はＮ型ＭＯＳＦＥＴであり、そのゲートはＮチャネル制御信号ライン４９に接続されている。ＭＯＳＦＥＴ４６はＮ型ＭＯＳＦＥＴであり、そのゲートはＰチャネル初期化信号ライン５０に接続されている。そして、ＭＯＳＦＥＴ４７はＰ型ＭＯＳＦＥＴであり、そのゲートはＮチャネル初期化信号ライン５１に接続されている。制御信号ライン４８、４９及び初期化信号ライン５０、５１の電位を適切に制御することで、ＭＯＳＦＥＴ４４〜４７を適切にオンオフして、上記したような初期化、設定、通常動作を行わせることが可能である。このように、各スイッチを適切な半導体素子で実現することができる。

図１３は、図５に示したデジタル回路３０の更に別の変形実施例を示す回路図である。本図において図５に示したのと同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路３０ｄでは、容量Ｃ２のＰ型ＭＯＳＦＥＴ３２のゲートに接続されたのとは反対側の端子が、スイッチＳＷ８を介して入力端ＩＮに接続されるとともに、スイッチＳＷ９を介して通常動作において入力端ＩＮに加えられる入力信号のハイレベル入力電位Ｖ_ＩＮＨと概ね同じ電位Ｖ_Ｈに接続されている。同様に、容量Ｃ３のＮ型ＭＯＳＦＥＴ３３のゲートに接続されたのと反対側の端子が、スイッチＳＷ１０を介して入力端ＩＮに接続されるとともに、スイッチＳＷ１１を介して通常動作において入力端ＩＮに加えられる入力信号のローレベル入力電位Ｖ_ＩＮＬに概ね同じ電位Ｖ_Ｌに接続されている。

この実施例では、スイッチＳＷ２、ＳＷ３、ＳＷ９、ＳＷ１１をオン、スイッチＳＷ８、ＳＷ１０をオフとすることにより、容量Ｃ２、Ｃ３の設定動作を同時に、かつ、入力端ＩＮの電位に依存せずに行うことができる。通常動作では、スイッチＳＷ２、ＳＷ３、ＳＷ９、ＳＷ１１をオフ、スイッチＳＷ８、ＳＷ１０をオンとし、入力端ＩＮにハイレベル／ローレベル入力電位Ｖ_ＩＮＨ、Ｖ_ＩＮＬの間で振幅する入力信号が印加される。

ところで、ＣＭＯＳインバータにおいて、インバータを構成するＰ型及びＮ型ＭＯＳＦＥＴに直列にＭＯＳＦＥＴを接続し、これらＭＯＳＦＥＴをクロック信号（またはそれと逆位相のクロックバー信号などの同期信号）によりオン／オフすることで、インバータの出力をクロック信号などの同期信号に同期させることが知られている。そのようなインバータを、クロックトインバータという。本発明は、クロックトインバータにおいて、ＣＭＯＳインバータを構成するＰ型及びＮ型ＭＯＳＦＥＴに直列に接続されたクロック信号同期用ＭＯＳＦＥＴにも適用することが可能であり、そのような実施例を図１４に示す。

図１４に示したクロックトインバータ回路（デジタル回路）６０は、ＣＭＯＳインバータを構成するＰ型及びＮ型ＭＯＳＦＥＴ６１、６２を有しており、これらＭＯＳＦＥＴ６１、６２のゲートは入力端ＩＮに接続され、共通のドレインに出力端ＯＵＴが接続されている。また、Ｐ型ＭＯＳＦＥＴ６１のソースはクロック同期用のＰ型ＭＯＳＦＥＴ６３を介してハイレベル電源電位ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ６２のソースはクロック同期用のＮ型ＭＯＳＦＥＴ６４を介してローレベル電源電位ＶＳＳ（この例ではグランド電位Ｖ_ＧＮＤ）に接続されている。Ｐ型ＭＯＳＦＥＴ６３のゲートはクロックバー信号を供給するクロックバー信号ライン６５に、Ｎ型ＭＯＳＦＥＴ６４のゲートはクロック信号を供給するクロック信号ライン６６に接続されている。クロック信号及びクロックバー信号は、ハイレベル電源電位ＶＤＤより低いハイレベル電位Ｖ_ＣＨと、ローレベル電源電位ＶＳＳより高いローレベル電位Ｖ_ＣＬとの間で振幅するものとする。尚、本実施例では、入力端ＩＮに印加される入力信号はハイレベル電源電位ＶＤＤとローレベル電源電位ＶＳＳの間で振幅するものとするが、入力信号の振幅が小さい場合、上記した実施例と同様に、インバータを構成するＭＯＳＦＥＴ６１、６２に対して補正回路を設けることが可能である。尚、Ｐ型ＭＯＳＦＥＴ６１はＰ型ＭＯＳＦＥＴ６３と電源電位ＶＤＤとの間に接続されていても良いし、Ｎ型ＭＯＳＦＥＴ６２はＮ型ＭＯＳＦＥＴ６４と電源電位ＶＳＳとの間に接続されていても良い。
Ｐ型ＭＯＳＦＥＴ６３のゲートとクロックバー信号ライン６５との間には、本発明に基づき、補正回路６７が接続されている。この補正回路６７は、Ｐ型ＭＯＳＦＥＴ６３のゲートとクロックバー信号ライン６５との間に接続された容量Ｃ４と、Ｐ型ＭＯＳＦＥＴ６３と概ね同じしきい値電圧を有するダイオード接続されたＰ型ＭＯＳＦＥＴ６８と、スイッチＳＷ１２とを有しており、Ｐ型ＭＯＳＦＥＴ６８のドレインは容量Ｃ４とＰ型ＭＯＳＦＥＴ６３のゲートとの間のノードＮ７に接続され、ソースはハイレベル電源電位ＶＤＤにスイッチＳＷ１２を介して接続されている。

同様に、Ｎ型ＭＯＳＦＥＴ６４のゲートとクロック信号ライン６６との間には、補正回路６９が接続されている。この補正回路６９は、Ｎ型ＭＯＳＦＥＴ６４のゲートとクロック信号ライン６６との間に接続された容量Ｃ５と、Ｎ型ＭＯＳＦＥＴ６４と概ね同じしきい値電圧を有するダイオード接続されたＮ型ＭＯＳＦＥＴ７０と、スイッチＳＷ１３とを有しており、Ｎ型ＭＯＳＦＥＴ７０のドレインは容量Ｃ５とＮ型ＭＯＳＦＥＴ６４のゲートとの間のノードＮ８に接続され、ソースはローレベル電源電位ＶＳＳにスイッチＳＷ１３を介して接続されている。

尚、この実施例において、クロック信号、クロックバー信号は、対象となっているＭＯＳＦＥＴ６３、６４から見た場合、本発明における入力信号と言うことができる。また、Ｐ型ＭＯＳＦＥＴ６３と補正回路６７とによって或いはＮ型ＭＯＳＦＥＴ６４と補正回路６９とによって本発明のデジタル回路が形成されているということができ、その場合、Ｐ型ＭＯＳＦＥＴ６３及びＮ型ＭＯＳＦＥＴ６４のドレインを出力端とみなすことができる。

設定動作においては、まずスイッチＳＷ１２及びスイッチＳＷ１３を共にオンした状態で、クロックバー信号としてハイレベル電位Ｖ_ＣＨを印加する（このときクロック信号はローレベル電位Ｖ_ＣＬとなる）。ハイレベル電位Ｖ_ＣＨはハイレベル電源電位ＶＤＤより低いため、ダイオード接続されたＰ型ＭＯＳＦＥＴ６８が順方向バイアスされてオン状態となり、電流が流れて容量Ｃ４が充電される。電流は容量Ｃ４の両端の電圧がＰ型ＭＯＳＦＥＴ６８をオフさせるのに十分な大きさとなるまで流れる。またこのとき、クロック信号としてローレベル電源電位ＶＳＳより高いローレベル電位Ｖ_ＣＬを印加しているので、ダイオード接続されたＮ型ＭＯＳＦＥＴ７０が順方向バイアスされてオンし、電流が流れて容量Ｃ５が充電される。容量Ｃ５の両端の電圧が十分な大きさになると、Ｎ型ＭＯＳＦＥＴ７０はオフし、電流は停止する。このように、この実施例では２つの補正回路６７、６９内の容量Ｃ４、Ｃ５の設定動作を同時に行うことができる。

通常動作では、スイッチＳＷ１２、ＳＷ１３を両方ともオフし、クロック信号、クロックバー信号及び入力信号を印加する。この場合も、容量Ｃ４、Ｃ５がＰ型ＭＯＳＦＥＴ６３、Ｎ型ＭＯＳＦＥＴ６４のしきい値電圧に合った適度な電圧に充電されクロック信号、クロックバー信号が適切にバイアスされてＰ型ＭＯＳＦＥＴ６３及びＮ型ＭＯＳＦＥＴ６４のゲートに加えられるため、Ｐ型ＭＯＳＦＥＴ６３及びＭ型ＭＯＳＦＥＴ６４を確実にオン・オフして、出力信号のクロック信号への同期を行うことができる。

図１５は、図１４に示したクロックトインバータ回路６０の変形実施例を示す回路図である。本図において図１４と同様の部分には同じ符号を付して詳しい説明を省略する。図１５のクロックトインバータ回路６０ａは、図１０の実施例と同様に、容量Ｃ４、Ｃ５と対応するＭＯＳＦＥＴ６３、６４のゲートとの間のノードＮ７、Ｎ８をローレベル電源電位ＶＳＳ及びハイレベル電源電位ＶＤＤに選択的に接続するためのスイッチＳＷ１４、ＳＷ１５を有している。これにより、設定動作に先立ってスイッチＳＷ１４、ＳＷ１５をオンすることで補正用容量Ｃ４、Ｃ５を初期化することができ、ノイズ等によって容量Ｃ４、Ｃ５に不所望な電荷が蓄積されていたとしても、それによりＭＯＳＦＥＴ６８、７０が悪影響を受けることがない。

図１６は、図１４に示した本発明に基づくクロックトインバータ回路６０の別の変形実施例を示す回路図である。本図において図１４と同様の部分には同じ符号を付して詳しい説明を省略する。図１６のクロックトインバータ回路６０ｂでは、図１３の実施例と同様に、容量Ｃ４のＰ型ＭＯＳＦＥＴ６３のゲートに接続されたのと反対側の端子が、スイッチＳＷ１６を介してクロックバー信号ライン６５に接続されるとともに、スイッチＳＷ１７を介してクロックバー信号のハイレベル電位Ｖ_ＣＨと概ね同じ電位Ｖ_Ｈ′に接続されている。同様に、容量Ｃ５のＮ型ＭＯＳＦＥＴ６４のゲートに接続されたのと反対側の端子が、スイッチＳＷ１８を介してクロック信号ライン６６に接続されるとともに、スイッチＳＷ１９を介してクロック信号のローレベル電位Ｖ_ＣＬに概ね同じ電位Ｖ_Ｌ′に接続されている。

この実施例では、スイッチＳＷ１２、ＳＷ１３、ＳＷ１７、ＳＷ１９をオンし、スイッチＳＷ１６、ＳＷ１８をオフした状態とすることにより、容量Ｃ４、Ｃ５の設定動作を同時に、かつ、クロック信号やクロックバー信号の電位に依存せずに行うことができる。通常動作では、スイッチＳＷ１２、ＳＷ１３、ＳＷ１７、ＳＷ１９をオフし、スイッチＳＷ１６、ＳＷ１８をオンした状態で、クロック信号及びクロックバー信号が容量Ｃ４、Ｃ５を通じてＰ型ＭＯＳＦＥＴ６３、Ｎ型ＭＯＳＦＥＴ６４のゲートに加えられるとともに、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬの間で振幅する入力信号が印加される。

図１７は、例えば液晶ディスプレイや有機ＥＬディスプレイなどで用いられるアクティブマトリックス装置のドライバ回路の要部を模式的に示すとともに、ドライバ回路のシフトレジスタにおける典型的な単位回路を示している。ドライバ回路８０はクロック信号とクロックバー信号に同期して選択信号を順次出力するためのシフトレジスタ８１と、シフトレジスタ８１からの選択信号に基づきビデオ信号をラッチする第１ラッチ回路８２と、第１ラッチ回路８２から転送されたデータをラッチする第２ラッチ回路８３とを有する。シフトレジスタ８１は複数の単位回路８４を有し、各単位回路８４は２つのクロックトインバータ８５、８６と１つのインバータ８７とを有し、例えばクロック信号がハイレベル電位Ｖ_ＣＨとなったとき入力信号を取り込み（このとき出力信号が変化し得る）、クロック信号がローレベルとなったときは、出力信号を保持するように動作する。１つの単位回路８４と隣接する単位回路８４とではクロック信号とクロックバー信号が逆になっているため、ある単位回路８４で入力信号を取り込んでいるときは隣接する単位回路８４は出力信号を保持し、ある単位回路８４で出力信号を保持しているときは隣接する単位回路８４で入力信号の取り込みがなされる。このようなシフトレジスタ８１の構成及び動作については本分野ではよく知られている。シフトレジスタ８１のクロックトインバータ８５、８６に印加されるクロック信号（またはクロックバー信号）の振幅は、電源電圧（ハイレベル電源電位ＶＤＤ−ローレベル電源電位ＶＳＳ）に比べて小さいとする。その場合、これらクロックトインバータ８５、８６を誤動作なく確実にオフさせるための対策を講じることが好ましい。本発明をこれらクロックトインバータ８５、８６に適用することにより、そのような目的を動作速度を低下させることなく好適に達成することができる。

図１８は、図１７に示したシフトレジスタ８１の単位回路８４における左側のクロックトインバータ８５に本発明を適用した実施例を示す回路図である。本図において他のクロックトインバータ８６及びインバータ８７は図示を省略した。

図１８の左側のクロックトインバータ８５ａ（図１７における左側の単位回路８４内のクロックトインバータ８５に対応する）は、ＣＭＯＳインバータを構成するべくドレイン同士が接続されて直列接続されたＰ型ＭＯＳＦＥＴ９１及びＮ型ＭＯＳＦＥＴ９２を有し、Ｐ型ＭＯＳＦＥＴ９１はクロック同期用Ｐ型ＭＯＳＦＥＴ９３を介してハイレベル電源電位ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ９２はクロック同期用Ｎ型ＭＯＳＦＥＴ９４を介してローレベル電源電位ＶＳＳ（例えばＶ_ＧＮＤ）に接続されている。

Ｐ型ＭＯＳＦＥＴ９３のゲートは補正回路９７を介してクロックバー信号ライン９５に接続され、Ｎ型ＭＯＳＦＥＴ９４のゲートは補正回路９８を介してクロック信号ライン９６に接続されている。補正回路９７は、Ｐ型ＭＯＳＦＥＴ９３のゲートとクロックバー信号ライン９５との間に接続された容量Ｃ６と、Ｐ型ＭＯＳＦＥＴ９３と概ね同じしきい値電圧を有するダイオード接続されたＰ型ＭＯＳＦＥＴ９９と、選択的に設定動作を行うためのスイッチとして働くＰ型ＭＯＳＦＥＴ１００とを有し、Ｐ型ＭＯＳＦＥＴ９９とＰ型ＭＯＳＦＥＴ１００は、容量Ｃ６とＰ型ＭＯＳＦＥＴ９３のゲートとの間のノードＮ９とハイレベル電源電位ＶＤＤとの間に直列に接続されている。同様に、補正回路９８は、Ｎ型ＭＯＳＦＥＴ９４のゲートとクロック信号ライン９６との間に接続された容量Ｃ７と、Ｎ型ＭＯＳＦＥＴ９４と概ね同じしきい値電圧を有するダイオード接続されたＮ型ＭＯＳＦＥＴ１０１と、選択的に設定動作を行うためのスイッチとして働くＮ型ＭＯＳＦＥＴ１０２とを有し、Ｎ型ＭＯＳＦＥＴ１０１とＮ型ＭＯＳＦＥＴ１０２は、容量Ｃ７とＮ型ＭＯＳＦＥＴ９４のゲートとの間のノードＮ１０とローレベル電源電位ＶＳＳとの間に直列に接続されている。Ｐ型ＭＯＳＦＥＴ１００のゲートはインバータ１０３を介して第１制御信号ライン１０４に接続され、Ｎ型ＭＯＳＦＥＴ１０２のゲートは直接第１制御信号ライン１０４に接続されている。

更に、容量Ｃ６とＰ型ＭＯＳＦＥＴ９３のゲートとの間のノードＮ９は、Ｎ型ＭＯＳＦＥＴ１０６を介してローレベル電源電位ＶＳＳに接続され、容量Ｃ７とＮ型ＭＯＳＦＥＴ９４のゲートとの間のノードＮ１０は、Ｐ型ＭＯＳＦＥＴ１０７を介してハイレベル電源電位ＶＤＤに接続されており、Ｎ型ＭＯＳＦＥＴ１０６及びＰ型ＭＯＳＦＥＴ１０７を選択的にオンオフすることで、容量Ｃ６、Ｃ７を初期化することができるようになっている。Ｎ型ＭＯＳＦＥＴ１０６のゲートは直接初期化信号ライン１０８に接続され、Ｐ型ＭＯＳＦＥＴ１０７のゲートはインバータ１０９を介して初期化信号ライン１０８に接続され、これらＭＯＳＦＥＴ１０６、１０７のゲートには極性が逆の信号が入力されるようになっている。

図１８の右側のクロックトインバータ８５ｂ（図１７における右側の単位回路８４内のクロックトインバータ８５に対応する）は、左側のクロックトインバータ８５ａと同じ構造を有するが、Ｐ型ＭＯＳＦＥＴ９３のゲートが容量Ｃ６を介してクロック信号ライン９６に接続され、Ｎ型ＭＯＳＦＥＴ９４のゲートが容量Ｃ７を介してクロックバー信号ライン９５に接続され、Ｐ型ＭＯＳＦＥＴ１００及びＮ型ＭＯＳＦＥＴ１０２のゲートが第２制御信号ライン１０５に接続されている点が異なる。尚、図１８には、２つのクロックトインバータ８５ａ、８５ｂしか示していないが、実際の回路では、これらが交互に複数個配置されていることを理解されたい。

このように構成したシフトレジスタ８１のクロックトインバータ８５ａ、８５ｂの初期化、設定動作及び通常動作における各部の好適な信号（電位）変化を図１９のタイミングチャートに示す。

初期化動作では、クロック信号ライン９６の電位はハイレベル、クロックバー信号ライン９５の電位はローレベル、そして第１制御信号ライン１０４及び第２制御信号ライン１０５の電位はローレベルの状態で、初期化信号ライン１０８の電位がハイレベルとなる。これにより、各クロックトインバータ８５ａ、８５ｂのＮ型ＭＯＳＦＥＴ１０６及びＰ型ＭＯＳＦＥＴ１０７がオン状態となり、補正回路９７、９８内の容量Ｃ６、Ｃ７の初期化がなされる。初期化信号ライン１０８の電位がローレベルとなると、初期化動作は終了する。尚、この実施例では、初期化動作が左側及び右側クロックトインバータ８５ａ、８５ｂに対して同時になされるため、初期化動作において、一方の（この例では右側）クロックトインバータ８５ｂでは、Ｐ型ＭＯＳＦＥＴ９３のゲートに接続された容量Ｃ６にハイレベル電位Ｖ_ＣＨを印加するとともにＮ型ＭＯＳＦＥＴ９４のゲートに接続された容量Ｃ７にローレベル電位Ｖ_ＣＬを印加することができるが、他方の（この例では左側）クロックトインバータ８５ａでは、Ｐ型ＭＯＳＦＥＴ９３のゲートに接続された容量Ｃ６にローレベル電位Ｖ_ＣＬが印加され、Ｎ型ＭＯＳＦＥＴ９４のゲートに接続された容量Ｃ７にハイレベル電位Ｖ_ＣＨが印加される。

設定動作は、図１８の左側のクロックトインバータ８５ａの容量Ｃ６、Ｃ７への電荷蓄積を行う第１設定動作と、図１８の右側のクロックトインバータ８５ｂの容量Ｃ６、Ｃ７への電荷蓄積を行う第２設定動作からなる。第１設定動作では、フェーズＩにおいて、第１制御信号ライン１０４及びクロックバー信号ライン９５の電位がハイレベルとなり、第２制御信号ライン１０５及びクロック信号ライン９６の電位がローレベルとなる。これにより、左側のクロックトインバータ８５ａではＰ型ＭＯＳＦＥＴ１００及びＮ型ＭＯＳＦＥＴ１０２がオンとなり、容量Ｃ６、Ｃ７の設定動作がなされ、容量Ｃ６、Ｃ７が適切に充電される。右側のクロックトインバータ８５ｂではＰ型ＭＯＳＦＥＴ１００及びＮ型ＭＯＳＦＥＴ１０２がオフ状態であるため、設定動作はなされない。フェーズＩＩでは、第１制御信号ライン１０４の電位がローレベルとなり、ＭＯＳＦＥＴ１００及び１０２がオフとなるため、左側のクロックトインバータ８５ａにおける設定動作は終了する。

続いて第２設定動作では、フェーズＩにおいて、第２制御信号ライン１０５及びクロック信号ライン９６の電位がハイレベルとなるとともに、クロックバー信号ライン９５の電位がローレベルとなる。これにより、右側のクロックトインバータ８５ｂのＰ型ＭＯＳＦＥＴ１００及びＮ型ＭＯＳＦＥＴ１０２がオンとなり、容量Ｃ６、Ｃ７の設定動作がなされる。フェーズＩＩでは第２制御信号ライン１０５の電位がローレベルとなり右側のクロックトインバータ８５ｂにおける設定動作が終了する。そうして通常動作では、第１及び第２制御信号ライン１０４、１０５の電位をローレベルに保って各クロックトインバータ８５ａ、８５ｂの容量Ｃ６、Ｃ７に蓄積された電荷を保存した状態で、クロック信号及びクロックバー信号ライン９６、９５にクロック信号が供給される。

図２０は、図１８に示したクロックトインバータ８５ａ、８５ｂを含むシフトレジスタ８１の変形実施例を示す回路図である。本図において図１８と同様の箇所には同じ符号を付した。図２０の実施例では、初期化信号ライン１０８（第１初期化信号ラインという）に加えて第２初期化信号ライン１０８ａが設けられ、右側のクロックトインバータ８５ｂの初期化用ＭＯＳＦＥＴ１０６、１０７のゲートが第２初期化信号ライン１０８ａに接続され、左側のクロックトインバータ８５ａと右側のクロックトインバータ８５ｂにおける初期化動作を別個に行えるようになっている点が図１８の実施例と異なる。

図２１は、図２０の実施例における初期化、設定動作及び通常動作における各部の好適な信号（電位）変化を示すタイミングチャートである。図示されているように、この実施例では、図２０の左側のクロックトインバータ８５ａの容量Ｃ６、Ｃ７への電荷の蓄積を行う第１設定動作の前に第１初期化動作がなされ、右側のクロックトインバータ８５ｂの容量Ｃ６、Ｃ７への電荷の蓄積を行う第２設定動作の前に第２初期化動作がなされる。

第１初期化動作では、クロック信号ライン９６の電位はローレベル、クロックバー信号ライン９５の電位はハイレベル、そして第１制御信号ライン１０４及び第２制御信号ライン１０５の電位はローレベルの状態で、第１初期化信号ライン１０８の電位がハイレベルとなる。これにより、クロックトインバータ８５ａのＮ型ＭＯＳＦＥＴ１０６及びＰ型ＭＯＳＦＥＴ１０７がオン状態となり、補正回路９７、９８内の容量Ｃ６、Ｃ７の初期化がなされる。第１設定動作については図１９を参照して説明したので、ここでは説明を省略する。

第２初期化動作では、クロック信号ライン９６の電位はハイレベル、クロックバー信号ライン９５の電位はローレベル、そして第１制御信号ライン１０４及び第２制御信号ライン１０５の電位はローレベルの状態で、第２初期化信号ライン１０８ａの電位がハイレベルとなる。これにより、クロックトインバータ８５ｂのＮ型ＭＯＳＦＥＴ１０６及びＰ型ＭＯＳＦＥＴ１０７がオン状態となり、補正回路９７、９８内の容量Ｃ６、Ｃ７の初期化がなされる。第２設定動作については図１９を参照して説明したので、ここでは説明を省略する。

上記実施例では、初期化動作が第１初期化動作と第２初期化動作の２つに分かれているため、各初期化動作において、クロック信号ライン９６及びクロックバー信号ライン９５の電位を適切に制御して、Ｐ型ＭＯＳＦＥＴ９３のゲートに接続された容量Ｃ６にはハイレベル電位Ｖ_ＣＨを、Ｎ型ＭＯＳＦＥＴ９４のゲートに接続された容量Ｃ７にはローレベル電位Ｖ_ＣＬを印加することができる。

図２２は、図１８に示したクロックトインバータ８５ａ（８５ｂ）の別の実施例を示す回路図である。本図において図１８と同様の部分には同じ符号を付して詳しい説明を省略する。このクロックトインバータ８５ｃでは、容量Ｃ６のＰ型ＭＯＳＦＥＴ９３のゲートに接続されたのと反対側の端子がＰ型ＭＯＳＦＥＴ１１０を介してクロックバー信号ライン９５に接続されるとともに、Ｐ型ＭＯＳＦＥＴ１１１を介してクロックバー信号のハイレベル電位Ｖ_ＣＨと概ね同じ電位Ｖ_Ｈ′に接続されている。同様に、容量Ｃ７のＮ型ＭＯＳＦＥＴ９４のゲートに接続されたのと反対側の端子がＮ型ＭＯＳＦＥＴ１１２を介してクロック信号ライン９６に接続されるとともに、Ｎ型ＭＯＳＦＥＴ１１３を介してクロック信号のローレベル電位Ｖ_ＣＬと概ね同じ電位Ｖ_Ｌ′に接続されている。ＭＯＳＦＥＴ１００、１１１及び１１２のゲートはインバータ１１４を介して制御信号ライン１１５に接続され、ＭＯＳＦＥＴ１０２、１１０及び１１３のゲートは制御信号ライン１１５に直接接続されている。これにより、制御信号ライン１１５の電位がハイレベルになると、ＭＯＳＦＥＴ１００、１１１、１０２及び１１３がオン状態となり、ＭＯＳＦＥＴ１１０、１１２がオフ状態となって、容量Ｃ６及びＣ７への電荷の蓄積（設定動作）がなされる。一方、制御信号ライン１１５の電位がローレベルの場合、ＭＯＳＦＥＴ１００、１１１、１０２及び１１３がオフ状態となり、ＭＯＳＦＥＴ１１０、１１２がオン状態となって、クロックバー信号及びクロック信号が充電された容量Ｃ６、Ｃ７を介してＰ型ＭＯＳＦＥＴ９３及びＮ型ＭＯＳＦＥＴ９４のゲートに供給される。このような図２２の実施例は、図１６に示したクロックトインバータ回路６０ｂのスイッチＳＷ１２、ＳＷ１３、ＳＷ１６〜ＳＷ１９をＭＯＳＦＥＴ１００、１０２、１１０〜１１３によって具現したものということができる。尚、この実施例は、図１８に示したような容量Ｃ６、Ｃ７初期化用のＭＯＳＦＥＴ１０６、１０７を有していないが、必要ならば設けてもよいことは勿論である。

図２３は、図１７に示した第１ラッチ回路８２における典型的な単位回路を示す回路図である。この単位回路１２０は、２つのインバータ１２１、１２２と２つのクロックトインバータ１２３、１２４を有し、シフトレジスタ８１からの選択信号に応答して、デジタル化されたビデオ信号をラッチする働きをする。ビデオ信号のハイレベル電位がハイレベル電源電位ＶＤＤより低い場合及び／またはビデオ信号のローレベル電位がローレベル電源電位ＶＳＳより高い場合、ビデオ信号が入力信号として供給されるクロックトインバータ１２３に本発明を適用するとよい。

図２４は、図２３に示した第１ラッチ回路３２のクロックトインバータ１２３に本発明を適用した実施例を示す回路図である。図２２では、クロック信号同期用ＭＯＳＦＥＴに補正回路を用いたクロックトインバータ８５ｃを示したが、図２４では、入力信号が入力されるＭＯＳＦＥＴに補正回路を用いたクロックトインバータを示す。このクロックトインバータ１２３は、ＣＭＯＳインバータを構成するべくドレインが共に出力端ＯＵＴに接続されて直列接続されたＰ型ＭＯＳＦＥＴ１３１及びＮ型ＭＯＳＦＥＴ１３２を有し、これらＭＯＳＦＥＴ１３１、１３２のゲートはともに入力信号としてビデオ信号が入力される入力端ＩＮに接続されている。Ｐ型ＭＯＳＦＥＴ１３１のソースはＰ型ＭＯＳＦＥＴ１３３を介してハイレベル電源電位ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１３２のソースはＮ型ＭＯＳＦＥＴ１３４を介してローレベル電源電位ＶＳＳ（この例ではＶ_ＧＮＤ）に接続されている。Ｐ型ＭＯＳＦＥＴ１３３及びＮ型ＭＯＳＦＥＴ１３４のゲートにはシフトレジスタからの選択信号が入力されるが、Ｐ型ＭＯＳＦＥＴ１３３のゲートにはインバータ１３５が設けられているため、これらＭＯＳＦＥＴ１３３、１３４に入力される信号は極性が逆となる。

Ｐ型ＭＯＳＦＥＴ１３１及びＮ型ＭＯＳＦＥＴ１３２のゲートと入力端ＩＮの間には補正回路１３６、１３７がそれぞれ接続されている。補正回路１３６は、Ｐ型ＭＯＳＦＥＴ１３１のゲートと入力端ＩＮとの間に接続された容量Ｃ８と、Ｐ型ＭＯＳＦＥＴ１３１と概ね同じしきい値電圧を有するダイオード接続されたＰ型ＭＯＳＦＥＴ１３８と、選択的に設定動作を行うためのスイッチとして働くＰ型ＭＯＳＦＥＴ１３９とを有し、Ｐ型ＭＯＳＦＥＴ１３８とＰ型ＭＯＳＦＥＴ１３９は、容量Ｃ８とＰ型ＭＯＳＦＥＴ１３１のゲートとの間のノードＮ１１とハイレベル電源電位ＶＤＤとの間に直列に接続されている。同様に、補正回路１３７は、Ｎ型ＭＯＳＦＥＴ１３２のゲートと入力端ＩＮとの間に接続された容量Ｃ９と、Ｎ型ＭＯＳＦＥＴ１３２と概ね同じしきい値電圧を有するダイオード接続されたＮ型ＭＯＳＦＥＴ１４０と、選択的に設定動作を行うためのスイッチとして働くＮ型ＭＯＳＦＥＴ１４１とを有し、Ｎ型ＭＯＳＦＥＴ１４０とＮ型ＭＯＳＦＥＴ１４１は、容量Ｃ９とＮ型ＭＯＳＦＥＴ１３２のゲートとの間のノードＮ１２とローレベル電源電位ＶＳＳとの間に直列に接続されている。この実施例では、Ｐ型ＭＯＳＦＥＴ１３９のゲートはＰチャネル制御信号ライン１４２に、Ｎ型ＭＯＳＦＥＴ１４１のゲートはＮチャネル制御信号ライン１４３に接続されているが、図１６、図２２のようにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで設定動作を平行して行える場合は、図１８に示した実施例と同様に、Ｐ型ＭＯＳＦＥＴ１３９のゲートまたはＮ型ＭＯＳＦＥＴ１４１のゲートのいずれかにインバータを設けることで、共通の１つの制御信号ラインのみを用いることも可能である。

更に、容量Ｃ８とＰ型ＭＯＳＦＥＴ１３１のゲートとの間のノードＮ１１は、Ｎ型ＭＯＳＦＥＴ１４４を介してローレベル電源電位ＶＳＳに接続され、容量Ｃ９とＮ型ＭＯＳＦＥＴ１３２のゲートとの間のノードＮ１２は、Ｐ型ＭＯＳＦＥＴ１４５を介してハイレベル電源電位ＶＤＤに接続されている。Ｎ型ＭＯＳＦＥＴ１４４は直接初期化信号ライン１４６に接続され、Ｐ型ＭＯＳＦＥＴ１４５のゲートはインバータ１４７を介して初期化信号ライン１４６に接続され、これらＭＯＳＦＥＴ１４４、１４５のゲートには位相が逆の信号が入力されるようになっている。尚、図１２のように、初期化信号ラインを別々に配置しても良い。

このように構成したラッチ回路のクロックトインバータ１２３の初期化、設定動作及び通常動作における各部の好適な信号（電位）変化を図２５のタイミングチャートに示す。図示されているように、初期化動作、Ｎチャネル設定動作（容量Ｃ９の設定動作）、Ｐチャネル設定動作（容量Ｃ８の設定動作）、通常動作の順に実行され、Ｎチャネル設定動作及びＰチャネル設定動作はそれぞれ２つのフェーズからなる。Ｎチャネル設定動作とＰチャネル設定動作の順番を入れ替えても良いことは勿論である。

初期化動作では、入力信号（ビデオ信号）、選択信号、Ｎチャネル制御信号（１４３）はローレベル、Ｐチャネル制御信号（１４２）はハイレベルの状態で、初期化信号（１４６）がハイレベルとなる。Ｐチャネル制御信号がハイレベル、Ｎチャネル制御信号がローレベルであることから、Ｐ型ＭＯＳＦＥＴ１３９及びＮ型ＭＯＳＦＥＴ１４１はオフ状態である。初期化信号がハイレベルとなると、ＭＯＳＦＥＴ１４４、１４５がオンして、容量Ｃ８、Ｃ９の初期化がなされる（即ち、ノードＮ１１の電位はローレベル電源電位ＶＳＳに下げられ、ノードＮ１２の電位はハイレベル電源電位ＶＤＤへと上げられる）。初期化信号がローレベルとなると、初期化動作は終了する。

ＮチャネルＭＯＳＦＥＴ１３２のゲートに接続された容量Ｃ９への電荷の蓄積を行うＮチャネル設定動作では、フェーズＩにおいてビデオ信号（ＩＮ）はローレベルのままＮチャネル制御信号（１４３）がハイレベルとなる。それにより、Ｎ型ＭＯＳＦＥＴ１４１がオンして、入力端ＩＮからローレベル電源電位ＶＳＳへと電流が流れ容量Ｃ９の充電がなされる。Ｎチャネル制御信号は容量Ｃ９の両端の電圧が適切な値となりＮ型ＭＯＳＦＥＴ１４１がオフ状態となるのに十分な時間ハイレベルを保つ。フェーズＩＩではＮチャネル制御信号がローレベルとなり、Ｎチャネル設定動作は終了する。

ＰチャネルＭＯＳＦＥＴ１３１のゲートに接続された容量Ｃ８への電荷の蓄積を行うＰチャネル設定動作では、フェーズＩにおいてビデオ信号（ＩＮ）がハイレベルになるとともにＰチャネル制御信号（１４２）がローレベルとなる。これにより、Ｐ型ＭＯＳＦＥＴ１３９がオンして、ハイレベル電源電位ＶＤＤから入力端ＩＮへと電流が流れ、容量Ｃ８の充電がなされる。Ｐチャネル制御信号は容量Ｃ８の両端の電圧が適切な値となりＰ型ＭＯＳＦＥＴ１３９がオフ状態となるのに十分な時間ローレベルを保った後、フェーズＩＩにおいてハイレベルに戻る。そうして、ビデオ信号がローレベルとなると、通常動作が開始可能となる。図示されているように、通常動作ではＰチャネル制御信号はハイレベル、Ｎチャネル制御信号はローレベルの状態で、ビデオ信号及び選択信号が印加される。このように、図５、図７のように容量が入力端ＩＮに直接つながっているタイプと、図１３、図１６のようにスイッチを介してつながっているタイプとがある。これらの２つのタイプを組み合わせることで、様々な回路を構成することが可能である。そして各回路の構成に合わせて、設定動作のタイミングを適宜変更することができる。

上記した本発明に基づく様々な実施例において、補正回路に含まれる容量の設定動作を行った後は容量と電源電位（ＶＤＤまたはＶＳＳ）との間に接続されたスイッチがオフ状態となるため原理的には容量に蓄積された電荷は保存されるが、実際には多少の漏れ電流があるため、適切な間隔で設定動作を行うことが好ましい。例えば液晶ディスプレイのアクティブマトリクス回路のシフトレジスタにおけるトランジスタに本発明を適用した場合、入力されるビデオ信号の帰線期間ではシフトレジスタは動作していないため、その期間に設定動作を行うとよい（図２６ａ参照）。

また、１フレーム期間内において複数の異なる発光期間Ｅ１、Ｅ２、Ｅ３．．．を選択的に組み合わせることで各画素の１フレームにおける発光状態にあるトータルの期間を変化させて階調を得る時間階調方式のディスプレイが知られている（例えば、４ビットの場合、最小の発光期間をＥ１としたとき、Ｅ２＝２×Ｅ１、Ｅ３＝４×Ｅ１、Ｅ４＝８×Ｅ１とすることで、Ｅ１〜Ｅ４を組み合わせて１６階調を得ることができる）。このような時間階調方式のディスプレイでは、例えば発光期間Ｅ３に対し発光を行うか否かを示す情報のメモリへの書き込みを各画素について行った後、発光期間Ｅ４に対する同様の書き込みを開始するまでの期間や、発光期間Ｅ４に対し発光を行うか否かを示す情報のメモリへの書き込みを終了した後のように、ドライバ回路が動作していない期間がある（図２６ｂ参照）。このようなドライバ回路の停止期間に、上記した補正回路の設定動作を行うことも可能である。尚、設定動作は全ての補正回路について同時に行う必要はなく、補正回路毎に異なるタイミングで行ってもよい。また、図１７や図１８に示すようなシフトレジスタでは、信号が順次シフトして転送されてくる。従って、数段前の信号を用いて自段の補正回路の設定動作を行っても良い。

本発明は、ＮＡＮＤ回路、ＮＯＲ回路やトランスファーゲートなどのような論理回路にも用いることができる。図２７は、例として、本発明をＮＡＮＤ回路を構成するトランジスタに適用した実施例を示す回路図であり、図２８は本発明をＮＯＲ回路を構成するトランジスタに適用した実施例を示す回路図である。

図２７に示したデジタル回路１５０は、２つの並列接続されたＰ型ＭＯＳＦＥＴ１５１、１５２と２つの直列接続されたＮ型ＭＯＳＦＥＴ１５３、１５４とを有し、これら４つのＭＯＳＦＥＴ１５１〜１５４によってＮＡＮＤ回路が形成されている。詳述すると、Ｐ型ＭＯＳＦＥＴ１５１及びＮ型ＭＯＳＦＥＴ１５３のゲートは第１入力端ＩＮ１に接続され、Ｐ型ＭＯＳＦＥＴ１５２及びＮ型ＭＯＳＦＥＴ１５４のゲートは第２入力端ＩＮ２に接続されている。また、Ｐ型ＭＯＳＦＥＴ１５１、１５２のソースは共にハイレベル電源電位ＶＤＤに接続され、ドレインは共にＮ型ＭＯＳＦＥＴ１５４のドレインに接続されるとともに出力端ＯＵＴに接続されている。Ｎ型ＭＯＳＦＥＴ１５４のソースはＮ型ＭＯＳＦＥＴ１５３のドレインに接続され、Ｎ型ＭＯＳＦＥＴ１５３のソースはローレベル電源電位ＶＳＳ（この例では、グランド電位Ｖ_ＧＮＤ）に接続されている。このようなＮＡＮＤ回路は本分野ではよく知られている。

本発明に基づき、ＭＯＳＦＥＴ１５１〜１５４に対し補正回路１５５〜１５８がそれぞれ設けられている。上記した実施例と同様に、各補正回路１５５〜１５８は対応するＭＯＳＦＥＴのゲートに接続された容量と、対応するＭＯＳＦＥＴと同じ極性で且つ概ね同じしきい値電圧を有するダイオード接続されたＭＯＳＦＥＴと、ダイオード接続されたＭＯＳＦＥＴに直列に接続されたスイッチとを有している。このような補正回路１５５〜１５８の動作及び作用効果は上記した実施例について説明したのと同様であるので、説明を省略する。

図２８に示すデジタル回路は、２つの直列接続されたＰ型ＭＯＳＦＥＴ１６１、１６２と２つの並列接続されたＮ型ＭＯＳＦＥＴ１６３、１６４とを有し、これら４つのＭＯＳＦＥＴ１６１〜１６４によってＮＯＲ回路が形成されている。詳述すると、Ｐ型ＭＯＳＦＥＴ１６１及びＮ型ＭＯＳＦＥＴ１６３のゲートは第１入力端ＩＮ１に接続され、Ｐ型ＭＯＳＦＥＴ１６２及びＮ型ＭＯＳＦＥＴ１６４のゲートは第２入力端ＩＮ２に接続されている。また、Ｐ型ＭＯＳＦＥＴ１６１のソースはハイレベル電源電位ＶＤＤに接続され、ドレインはＰ型ＭＯＳＦＥＴ１６２のソースに接続されている。Ｐ型ＭＯＳＦＥＴ１６２のドレインは、Ｎ型ＭＯＳＦＥＴ１６３、１６４のドレインに接続されるとともに、出力端ＯＵＴに接続されている。そして、Ｎ型ＭＯＳＦＥＴ１６３、１６４のソースは共にローレベル電源電位ＶＳＳ（この例では、グランド電位Ｖ_ＧＮＤ）に接続されている。このようなＮＯＲ回路は本分野ではよく知られている。

本発明に基づき、ＭＯＳＦＥＴ１６１〜１６４に対し補正回路１６５〜１６８がそれぞれ設けられている。上記した実施例と同様に、各補正回路１６５〜１６８は対応するＭＯＳＦＥＴのゲートに接続された容量と、対応するＭＯＳＦＥＴと同じ極性で且つ概ね同じしきい値電圧を有するダイオード接続されたＭＯＳＦＥＴと、ダイオード接続されたＭＯＳＦＥＴに直列に接続されたスイッチとを有している。このような補正回路１６５〜１６８の動作及び作用効果は上記した実施例について説明したのと同様であるので、説明を省略する。

上記において、入力信号の振幅が電源電圧（ハイレベル電源電位とローレベル電源電位の差）より小さい場合でも、確実にトランジスタをオンオフさせることが可能な、トランジスタを用いたスイッチ回路を有するデジタル回路の好適実施例について説明してきたが、上記実施例は、設定動作を適切に変更することで、電源電圧がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合にトランジスタの動作速度を向上させることが望まれる場合にも対応することができる。図２９に、そのような設定動作が可能なデジタル回路の別の変形実施例を示す。尚、この実施例で図５の実施例と同様の箇所には同じ符号を付して詳しい説明を省略する。

図２９のデジタル回路（インバータ回路）３０ｅでは、Ｐ型ＭＯＳＦＥＴ３２のゲートと容量Ｃ２との間のノードＮ５がスイッチＳＷ２０を介してローレベル電位Ｖ_Ｌ″に接続され、Ｎ型ＭＯＳＦＥＴ３３のゲートと容量Ｃ３との間のノードＮ６がスイッチＳＷ２１を介してハイレベル電位Ｖ_Ｈ″に接続されている。ローレベル電位Ｖ_Ｌ″はローレベル電源電位ＶＳＳに等しくすることができ、また、ハイレベル電位Ｖ_Ｈ″は例えばハイレベル電源電位ＶＤＤに等しくすることができるが、その場合デジタル回路３０ｅは、図１０に示したデジタル回路３０ｃと同じになる。

このように構成されたデジタル回路３０ｅの設定及び通常動作について以下に説明する。ここで、ローレベル入力電位Ｖ_ＩＮＬはローレベル電源電位ＶＳＳ（この例ではＶ_ＧＮＤ）に等しく、ハイレベル入力電位Ｖ_ＩＮＨはハイレベル電源電位ＶＤＤに等しいものとする。

図３０ａに示すように、容量Ｃ２に対する第１の設定動作において、スイッチＳＷ２、ＳＷ３及びＳＷ２１はオフの状態で、ＳＷ２０をオンし入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨを印加すると、図の矢印の向きに電流が流れて、容量Ｃ２は入力端ＩＮ側がハイ、Ｐ型ＭＯＳＦＥＴ３２のゲート側がローとなる向きに充電される。続いて図３０ｂに示すように、第２の設定動作において、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨを印加したままでスイッチＳＷ２０をオフし、スイッチＳＷ２をオンすると、容量Ｃ２が放電して図において矢印で示すように電流が流れ、容量Ｃ２の両端の電圧がＰ型ＭＯＳＦＥＴ３５のしきい値電圧Ｖ_ＴＨＰに等しくなったところで電流が停止する。尚、第１の設定動作においてスイッチＳＷ２をオンしておいてもよい。またローレベル電位Ｖ_Ｌ″は、第１の設定動作において容量Ｃ２がＰ型ＭＯＳＦＥＴ３５の（即ちＰ型ＭＯＳＦＥＴ３２の）しきい値電圧Ｖ_ＴＨＰより大きな電圧で充電できるような値であればよく、必ずしもＶＳＳに等しくなくてもよい。第１の設定動作を初期化動作と言うこともできる。

同様に、図３１ａに示すように、容量Ｃ３に対する第１の設定動作において、スイッチＳＷ２、ＳＷ３及びＳＷ２０はオフの状態で、ＳＷ２１をオンし入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬを印加すると、図の矢印の向きに電流が流れて、容量Ｃ３は入力端ＩＮ側がロー、Ｎ型ＭＯＳＦＥＴ３３のゲート側がハイとなる向きに充電される。続いて第２の設定動作において、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬを印加したままでスイッチＳＷ２１をオフし、スイッチＳＷ３をオンすると、容量Ｃ３が放電して図３１ｂにおいて矢印で示すように電流が流れ、容量Ｃ３の両端の電圧がＰ型ＭＯＳＦＥＴ３７のしきい値電圧Ｖ_ＴＨＮに等しくなったところで電流が停止する。尚、第１の設定動作においてスイッチＳＷ３をオンしておいてもよい。またハイレベル電位Ｖ_Ｌ″は、第１の設定動作において容量Ｃ３がＮ型ＭＯＳＦＥＴ３７の（即ちＮ型ＭＯＳＦＥＴ３３の）しきい値電圧Ｖ_ＴＨＮより大きな電圧で充電できるような値であればよく、必ずしもＶＤＤに等しくなくてもよい。

このように容量Ｃ２、Ｃ３を充電した後、通常動作では、スイッチＳＷ２、ＳＷ３、ＳＷ２０及びＳＷ２１をオフし、入力端ＩＮにハイレベル入力電位Ｖ_ＩＮＨとローレベル入力電位Ｖ_ＩＮＬとの間で振幅する入力信号が加えられる。ハイレベル入力電位Ｖ_ＩＮＨが印加されたときには、図３２ａに示すように、Ｐ型ＭＯＳＦＥＴ３２のゲート電位はＶ_ＩＮＨ−｜Ｖ_ＴＨＰ｜＝ＶＤＤ−｜Ｖ_ＴＨＰ｜となり、従って、Ｐ型ＭＯＳＦＥＴ３２のゲート・ソース間電圧Ｖ_ＧＳ＝−｜Ｖ_ＴＨＰ｜となって、Ｐ型ＭＯＳＦＥＴ３２はオフする。一方、Ｎ型ＭＯＳＦＥＴ３３のゲート電位はＶ_ＩＮＨ＋｜Ｖ_ＴＨＮ｜＝ＶＤＤ＋｜Ｖ_ＴＨＮ｜となり、従ってＮ型ＭＯＳＦＥＴ３３のゲート・ソース間電圧Ｖ_ＧＳからＶ_ＴＨＮを差し引いた電圧はＶＤＤに等しく、Ｎ型ＭＯＳＦＥＴ３３に大きな電流を流して高速にオンさせるのに十分な電圧を確保できる。

同様に、入力端ＩＮにローレベル入力電位Ｖ_ＩＮＬが印加されたときには、図３２ｂに示すように、Ｎ型ＭＯＳＦＥＴ３３のゲート電位はＶ_ＩＮＬ＋｜Ｖ_ＴＨＮ｜＝ＶＧＮＤ＋｜Ｖ_ＴＨＮ｜となり、従って、Ｎ型ＭＯＳＦＥＴ３３のゲート・ソース間電圧Ｖ_ＧＳ＝｜Ｖ_ＴＨＮ｜となって、Ｎ型ＭＯＳＦＥＴ３３はオフする。一方、Ｐ型ＭＯＳＦＥＴ３２のゲート電位はＶ_ＩＮＬ−｜Ｖ_ＴＨＰ｜＝Ｖ_ＧＮＤ−｜Ｖ_ＴＨＰ｜となり、従ってＰ型ＭＯＳＦＥＴ３２のゲート・ソース間電圧Ｖ_ＧＳからＶ_ＴＨＰを差し引いた電圧は−ＶＤＤに等しく、Ｐ型ＭＯＳＦＥＴ３２に大きな電流を流して高速にオンさせるのに十分な電圧（絶対値）を確保できる。

このように、図２９〜図３２を参照して説明した実施例では、設定動作において、補正回路の容量Ｃ２、Ｃ３を、対応するＭＯＳＦＥＴ３２、３３のオン動作速度を高めるべく入力信号のＤＣレベルを補正するように充電することが可能である。従って、回路の動作速度を落とすことなく、電源電圧を小さくして消費電力の低減を図ることができる。尚、上記説明ではローレベル入力電位Ｖ_ＩＮＬはローレベル電源電位ＶＳＳ（この例ではＶ_ＧＮＤ）に等しく、ハイレベル入力電位Ｖ_ＩＮＨはハイレベル電源電位ＶＤＤに等しいものとしたが、本発明はそれに限定されるものではない。上記回路では、一般に、設定動作後の容量Ｃ２の電圧の絶対値は｜Ｖ_ＴＨＰ｜−（ＶＤＤ−Ｖ_ＩＮＨ）、設定動作後の容量Ｃ３の電圧の絶対値は｜Ｖ_ＴＨＮ｜−（Ｖ_ＩＮＬ−ＶＳＳ）となり、オフ状態ではＰ型ＭＯＳＦＥＴ３２、Ｎ型ＭＯＳＦＥＴ３３のいずれでもＶ_ＧＳ＝しきい値電圧となりぎりぎりでオフするが、オン状態では｜Ｖ_ＧＳ｜＝｜しきい値電圧｜＋Ｖ_ＩＮＨ−Ｖ_ＩＮＬとなることが理解されるだろう。

図２９のデジタル回路３０ｅでは、Ｐ型ＭＯＳＦＥＴ３２のゲートに接続された容量Ｃ２とＮ型ＭＯＳＦＥＴ３３のゲートに接続された容量Ｃ３の設定動作を入力端ＩＮに印加される入力信号の電位を変えて別々に行ったが、これらを同時できると好ましい。そのようなデジタル回路を図３３に示す。尚、この実施例は、図１３に示したデジタル回路３０ｄを応用したものであり、本図において図１３及び図２９に示したのと同様の箇所には同じ符号を付して詳しい説明を省略する。

図３３のデジタル回路３０ｆでは、容量Ｃ２のＰ型ＭＯＳＦＥＴ３２のゲートに接続されたのとは反対側の端子が、スイッチＳＷ８を介して入力端ＩＮに接続されるとともに、スイッチＳＷ９を介してハイレベル電源電位ＶＤＤに接続されている。同様に、容量Ｃ３のＮ型ＭＯＳＦＥＴ３３のゲートに接続されたのと反対側の端子が、スイッチＳＷ１０を介して入力端ＩＮに接続されるとともに、スイッチＳＷ１１を介してローレベル電源電位ＶＳＳに接続されている。

このように構成されたデジタル回路３０ｆの設定及び通常動作について以下に説明する。ここでもデジタル回路３０ｅの動作についての説明と同様に、ローレベル入力電位Ｖ_ＩＮＬはローレベル電源電位ＶＳＳ（この例ではＶ_ＧＮＤ）に等しく、ハイレベル入力電位Ｖ_ＩＮＨはハイレベル電源電位ＶＤＤに等しいものとする。

図３４ａに示すように、第１の設定動作では、スイッチＳＷ２、ＳＷ３、ＳＷ８及びＳＷ１０をオフ、スイッチＳＷ９、ＳＷ１１、ＳＷ２０及びＳＷ２１をオンとする。すると電流が図の矢印の向きに流れ、容量Ｃ２は入力端ＩＮ側がハイ、Ｐ型ＭＯＳＦＥＴ３２のゲート側がローとなる向きに、容量Ｃ３は入力端ＩＮ側がロー、Ｎ型ＭＯＳＦＥＴ３３のゲート側がハイとなる向きに充電される。第１の設定動作を初期化動作と言うこともできる。

図３４ｂに示すように、第２の設定動作では、スイッチＳＷ２、ＳＷ３、ＳＷ９及びＳＷ１１をオン、スイッチＳＷ８、ＳＷ１０、ＳＷ２０及び２１をオフとする。これにより、容量Ｃ２、Ｃ３が放電し、図において矢印で示す向きに電流が流れ、容量Ｃ２の両端の電圧がＰ型ＭＯＳＦＥＴ３５のしきい値電圧に等しくなり、容量Ｃ３の両端の電圧がＮ型ＭＯＳＦＥＴ３７のしきい値電圧に等しくなったところでそれぞれの電流が停止する。

容量Ｃ２、Ｃ３の設定が終了した後、通常動作では、図３５に示すように、スイッチＳＷ２、ＳＷ３、ＳＷ９、ＳＷ１１、ＳＷ２０及びＳＷ２１をオフ、スイッチＳＷ８及びＳＷ１０をオンし、入力端ＩＮに入力信号を加える。この場合のＭＯＳＦＥＴ３２、３３における動作は図３２ａ、図３２ｂにおいて説明したのと同じなので、ここでは説明を省略する。尚、この実施例では、ローレベル入力電位Ｖ_ＩＮＬはローレベル電源電位ＶＳＳに等しく、ハイレベル入力電位Ｖ_ＩＮＨはハイレベル電源電位ＶＤＤに等しいものとしたため、容量Ｃ２、Ｃ３はそれぞれスイッチＳＷ９、ＳＷ１１を介してハイレベル電源電位ＶＤＤ、ローレベル電源電位ＶＳＳに接続されるものとしたが、そうでない場合には、容量Ｃ２、Ｃ３はそれぞれスイッチＳＷ９、ＳＷ１１を介してハイレベル入力電位Ｖ_ＩＮＨに概ね等しい電位、ローレベル入力電位Ｖ_ＩＮＬに概ね等しい電位に接続することができる。

以上、本発明を実施例に基づいて詳細に説明したが、これらの実施例はあくまでも例示であって本発明は実施例によって限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。

例えば、上記実施例ではローレベル電源電位ＶＳＳをグランド電位Ｖ_ＧＮＤとし、ハイレベル電源電位ＶＤＤをＶ_ＧＮＤより高い電位としたが、例えばハイレベル電源電位ＶＤＤをグランド電位Ｖ_ＧＮＤとし、ローレベル電源電位ＶＳＳをグランド電位Ｖ_ＧＮＤより低い電位とするように、他の電位とすることもできる。また、上記実施例ではトランジスタとしてＭＯＳＦＥＴについて説明したが、バイポーラトランジスタや他のタイプのＦＥＴなど、別のトランジスタを用いることも可能である。トランジスタはどのような構造、材料、製造方法によるものであってもよい。通常の単結晶基板を用いたものでも良いし、ＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板を用いたものでも良い。また、アモルファスシリコンやポリシリコンなどを用いた薄膜トランジスタ（ＴＦＴ）であっても良いし、有機半導体を用いたトランジスタであっても、カーボンナノチューブを用いたトランジスタであっても良い。またトランジスタは、ガラス基板、石英基板、プラスチック基板またはその他の基板上に形成されていても良い。

本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図３８ａ〜図３８ｈに示す。

図３８ａはデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体１３００１、支持台１３００２、表示部１３００３、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。本発明は表示部１３００３を構成する電気回路に用いることができる。このようなディスプレイは、パソコン用、ＴＶ放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。

図３８ｂはデジタルスチルカメラであり、本体１３１０１、表示部１３１０２、受像部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６等を含む。本発明は、表示部１３１０２を構成する電気回路に用いることができる。

図３８ｃはノート型パーソナルコンピュータであり、本体１３２０１、筐体１３２０２、表示部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティングマウス１３２０６等を含む。本発明は、表示部１３２０３を構成する電気回路に用いることができる。

図３８ｄはモバイルコンピュータであり、本体１３３０１、表示部１３３０２、スイッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。本発明は、表示部１３３０２を構成する電気回路に用いることができる。

図３８ｅは記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３４０１、筐体１３４０２、第１表示部１３４０３、第２表示部１３４０４、記録媒体（ＤＶＤ等）読み込み部１３４０５、操作キー１３４０６、スピーカー部１３４０７等を含む。第１表示部１３４０３は主として画像情報を表示し、第２表示部Ｂ１３４０４は主として文字情報を表示するが、本発明は、第１及び第２表示部１３４０３、１３４０４を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図３８ｆはゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１３５０１、表示部１３５０２、アーム部１３５０３を含む。本発明は、表示部１３５０２を構成する電気回路に用いることができる。

図３８ｇはビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６０３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッテリー１３６０７、音声入力部１３６０８、操作キー１３６０９等を含む。本発明は、表示部１３６０２を構成する電気回路に用いることができる。

図３８ｈは携帯電話であり、本体１３７０１、筐体１３７０２、表示部１３７０３、音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポート１３７０７、アンテナ１３７０８等を含む。本発明は、表示部１３７０３を構成する電気回路に用いることができる。

上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。

また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

図１本発明の概略構成を示すブロック図である。図２は、本発明に基づくデジタル回路の一実施例を示す回路図である。図３ａは図２に示したデジタル回路の設定動作を、図３ｂは通常動作を示している。図４は、本発明に基づくデジタル回路の別の実施例を示す回路図である。図５は、本発明をＣＭＯＳインバータ回路に適用して形成される、本発明に基づくデジタル回路の別の実施例を示す回路図である。図６ａ及び図６ｂは、図５に示したデジタル回路の設定動作を示している。図７は、図５に示したスイッチＳＷ２、ＳＷ３をそれぞれＰ型ＭＯＳＦＥＴ３８、Ｎ型ＭＯＳＦＥＴ３９で具現したデジタル回路の回路図である。図８は、図５に示したデジタル回路の変形実施例を示す回路図である。図９は、図５に示したデジタル回路の別の変形実施例を示す回路図である。図１０は、図５に示したデジタル回路の更に別の変形実施例を示す回路図である。図１１ａ及び図１１ｂは、図１０に示したデジタル回路における初期化動作を示している。図１２は、図１０に示したスイッチをＭＯＳＦＥＴとして具現したデジタル回路を示す回路図である。図１３は、図５に示したデジタル回路の更に別の変形実施例を示す回路図である。図１４は、本発明を適用したクロックトインバータ回路の一実施例を示す回路図である。図１５は、図１４に示したクロックトインバータ回路の変形実施例を示す回路図である。図１６は、図１４に示した本発明に基づくクロックトインバータ回路の別の変形実施例を示す回路図である。図１７は、液晶ディスプレイなどで用いられるアクティブマトリックス装置のドライバ回路の要部を模式的に示すとともに、ドライバ回路のシフトレジスタにおける典型的な単位回路を示す図である。図１８は、図１７に示したシフトレジスタの単位回路における左側のクロックトインバータに本発明を適用した実施例を示す回路図である。図１９は、図１８に示したクロックトインバータ回路を含むシフトレジスタの初期化、設定動作及び通常動作における各部の信号（電位）を示すタイミングチャートである。図２０は、図１８に示した実施例の変形実施例を示す回路図である。図２１は、図２０に示したクロックトインバータ回路を含むシフトレジスタの初期化、設定動作及び通常動作における各部の信号（電位）を示すタイミングチャートである。図２２は、図１８に示したクロックトインバータの別の実施例を示す回路図である。図２３は、図１７に示した第１ラッチ回路における典型的な単位回路を示す回路図である。図２４は、図２３に示した第１ラッチ回路のクロックトインバータに本発明を適用した実施例を示す回路図である。図２５は、図２４に示したクロックトインバータの初期化動作、設定動作及び通常動作における各部の信号（電位）を示すタイミングチャートである。図２６ａは帰線期間を、図２６ｂはドライバ停止期間を模式的に示している。図２７は、本発明をＮＡＮＤ回路を構成するトランジスタに適用した実施例を示す回路図である。図２８は、本発明をＮＯＲ回路を構成するトランジスタに適用した実施例を示す回路図である。図２９は、本発明に基づくデジタル回路の更に別の変形実施例を示す回路図である。図３０ａ及び図３０ｂは、図２９に示したデジタル回路の設定動作を示している。図３１ａ及び図３１ｂは、図２９に示したデジタル回路の設定動作を示している。図３２ａ及び図３２ｂは、図２９に示したデジタル回路の通常動作を示している。図３３は、本発明に基づくデジタル回路の更に別の変形実施例を示す回路図である。図３４ａ及び図３４ｂは、図３３に示したデジタル回路の設定動作を示している。図３５は、図３３に示したデジタル回路の通常動作を示す回路図である。図３６ａは従来のＣＭＯＳインバータ回路の典型的な例を示す回路図であり、図３６ｂ及び図３６ｃは、図３６ａに示したＣＭＯＳインバータ回路の通常の動作を示している。図３７ａ及び図３７ｂは、図３６に示したＣＭＯＳインバータ回路の問題点を説明するための図である。図３８ａ〜図３８ｈは、本発明が適用される電子機器の図である。

Claims

第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、ソースまたはドレインの一方とゲートとが電気的に接続され、
前記第４のトランジスタは、ソースまたはドレインの一方とゲートとが電気的に接続され、
前記第１のトランジスタと前記第３のトランジスタは、第１の配線と前記第２のトランジスタのゲートとの間に直列に電気的に接続され、
前記第１のトランジスタのゲートは前記第４のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記容量素子の一対の端子のうち一方は第１の端子と電気的に接続され、
前記第２のトランジスタのゲートは前記容量素子の一対の端子のうち他方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は第２の端子と電気的に接続され、他方は前記第１の配線と電気的に接続されていることを特徴とする液晶表示装置。
請求項１において、
前記第１のトランジスタと前記第４のトランジスタは同一極性であることを特徴とする液晶表示装置。
第１のＮ型トランジスタと、第１のＰ型トランジスタと、第２のＮ型トランジスタと、第２のＰ型トランジスタと、第３のＮ型トランジスタと、第３のＰ型トランジスタと、第４のＮ型トランジスタと、第４のＰ型トランジスタと、第１の容量素子と、第２の容量素子とを有し、
前記第１のＮ型トランジスタは、ソースまたはドレインの一方とゲートとが電気的に接続され、
前記第１のＮ型トランジスタと前記第３のＮ型トランジスタは、第１の配線と前記第２のＮ型トランジスタのゲートとの間に直列に電気的に接続され、
前記第１の容量素子の一対の端子のうち一方は第１の端子と電気的に接続され、
前記第２のＮ型トランジスタのゲートは前記第１の容量素子の一対の端子のうち他方と電気的に接続され、
前記第２のＮ型トランジスタのソースまたはドレインの一方は第２の端子と電気的に接続され、他方は前記第１の配線と電気的に接続され、
前記第４のＰ型トランジスタのソースまたはドレインの一方は、前記第２のＮ型トランジスタのゲートと電気的に接続され、他方は第２の配線と電気的に接続され、
前記第１のＰ型トランジスタは、ソースまたはドレインの一方とゲートとが電気的に接続され、
前記第１のＰ型トランジスタと前記第３のＰ型トランジスタは、第３の配線と前記第２のＰ型トランジスタのゲートとの間に直列に電気的に接続され、
前記第２の容量素子の一対の端子のうち一方は前記第１の端子と電気的に接続され、
前記第２のＰ型トランジスタのゲートは前記第２の容量素子の一対の端子のうち他方と電気的に接続され、
前記第２のＰ型トランジスタのソースまたはドレインの一方は前記第２の端子と電気的に接続され、他方は前記第３の配線と電気的に接続され、
前記第４のＮ型トランジスタのソースまたはドレインの一方は、前記第２のＰ型トランジスタのゲートと電気的に接続され、他方は第４の配線と電気的に接続されていることを特徴とする液晶表示装置。
請求項３において、
前記第１のＮ型トランジスタ、前記第２のＮ型トランジスタ、前記第３のＮ型トランジスタ、前記第４のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＰ型トランジスタ、前記第３のＰ型トランジスタ、及び前記第４のＰ型トランジスタは薄膜トランジスタであることを特徴とする液晶表示装置。
請求項１または請求項２において、
前記容量素子は、ＭＯＳ容量であることを特徴とする液晶表示装置。
請求項３または請求項４において、
前記第１の容量素子及び前記第２の容量素子は、ＭＯＳ容量であることを特徴とする液晶表示装置。