JP4826213B2 - レベルシフト回路およびシフトレジスタ並びに表示装置 - Google Patents

レベルシフト回路およびシフトレジスタ並びに表示装置 Download PDF

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Description

本発明は、入力信号の振幅を変換するレベルシフト回路とこのレベルシフト回路を搭載する表示装置に係り、特に、液晶表示装置や有機ＥＬ（ＯＬＥＤ）表示装置などの表示装置に用いられるレベルシフト回路に関するものである。
レベルシフト回路には従来から種々の方式があり、例えば、カレントミラー回路を用いて構成されたレベルシフト回路が知られている（例えば、特許文献１参照）。
図４１は、従来のカレントミラー型レベルシフト回路の構成の一例を示す図である。
図４１に示すカレントミラー型レベルシフト回路２００は、回路動作制御部２０１と、２つのバイアスシフト部２０２および２０３と、レベルシフト部２０４と、出力部２０５とを有する。
回路動作制御部２０１は、ｐ型ＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２と、ｎ型ＭＯＳトランジスタＱｎ２０１とを有する。
ｐ型ＭＯＳトランジスタＱｐ２０１およびｎ型ＭＯＳトランジスタＱｎ２０１は、正側の電源電圧ＶＤＤが供給される電源ライン（以下、「電源ラインＶＤＤ」と表記する）と、負側の電源電圧ＶＳＳが供給される電源ライン（以下、「電源ラインＶＳＳ」と表記する）との間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。
ｐ型ＭＯＳトランジスタＱｐ２０２は、そのソースが電源ラインＶＤＤに接続され、そのゲートがｐ型ＭＯＳトランジスタＱｐ２０１およびｎ型ＭＯＳトランジスタＱｎ２０１の各ゲートに接続される。
ｐ型ＭＯＳトランジスタＱｐ２０１およびｎ型ＭＯＳトランジスタＱｎ２０１の共通接続されたゲートには、回路動作制御信号ＸＳＴＢが入力される。この回路動作制御信号ＸＳＴＢは、回路のスタンバイ時（非駆動時）においてローレベルに設定され、回路の駆動時においてハイレベルに設定される。
バイアスシフト部２０２は、ｐ型ＭＯＳトランジスタＱｐ２０３，Ｑｐ２０４と、ｎ型ＭＯＳトランジスタＱｎ２０２とを有する。
ｐ型ＭＯＳトランジスタｐ２０３およびｎ型ＭＯＳトランジスタＱｎ２０２は、電源ラインＶＤＤと電源ラインＶＳＳとの間に直列に接続され、互いのゲートがｐ型ＭＯＳトランジスタＱｐ２０１およびｎ型ＭＯＳトランジスタＱｎ２０１のドレインに共通に接続される。ｐ型ＭＯＳトランジスタＱｐ２０４は、ｎ型ＭＯＳトランジスタＱｎ２０２と並列に接続され、そのゲートにクロック信号ＣＫが入力される。
このバイアスシフト部２０２においては、クロック信号ＣＫの直流バイアスをシフトする動作が行われる。
バイアスシフト部２０３は、ｐ型ＭＯＳトランジスタＱｐ２０５，Ｑｐ２０６と、ｎ型ＭＯＳトランジスタＱｎ２０３とを有する。
ｐ型ＭＯＳトランジスタＱｐ２０５およびｎ型ＭＯＳトランジスタＱｎ２０３は、電源ラインＶＤＤと電源ラインＶＳＳとの間に直列に接続され、互いのゲートが共通に接続される。ｐ型ＭＯＳトランジスタＱｐ２０６は、ｎ型ＭＯＳトランジスタＱｎ２０３と並列に接続され、そのゲートにクロック信号ｘＣＫが入力される。クロック信号ｘＣＫは、クロック信号ＣＫに対して逆相の信号である。
このバイアスシフト部２０３においては、逆相のクロック信号ｘＣＫの直流バイアスをシフトする動作が行われる。
レベルシフト部２０４は、ｐ型ＭＯＳトランジスタＱｐ２０７，ｐ２０８と、ｎ型ＭＯＳトランジスタＱｎ２０４，Ｑｎ２０５とを有する。
ｐ型ＭＯＳトランジスタＱｐ２０７およびＱｐ２０８は、カレントミラー回路を構成する。ｐ型ＭＯＳトランジスタＱｐ２０７およびＱｐ２０８のソースは電源ラインＶＤＤに共通接続され、そのゲートはｐ型ＭＯＳトランジスタＱｐ２０７のドレインに共通接続される。ｐ型ＭＯＳトランジスタＱｐ２０７のドレインは、ｐ型ＭＯＳトランジスタＱｐ２０２のドレインに接続される。
ｎ型ＭＯＳトランジスタＱｎ２０４は、そのドレインがｐ型ＭＯＳトランジスタＱｐ２０７のドレインに接続され、そのゲートがｐ型ＭＯＳトランジスタＱｐ２０３およびｎ型ＭＯＳトランジスタＱｎ２０２のドレインに接続され、そのソースにクロック信号ｘＣＫが入力される。ｎ型ＭＯＳトランジスタＱｎ２０５は、そのドレインがｐ型ＭＯＳトランジスタＱｐ２０８のドレインに接続され、そのゲートがｐ型ＭＯＳトランジスタＱｐ２０５およびｎ型ＭＯＳトランジスタＱｎ２０３のドレインに接続され、そのソースにクロック信号ＣＫが入力される。
このレベルシフト部２０４は、互いに逆位相のクロック信号ｘＣＫおよびＣＫをｎ型ＭＯＳトランジスタＱｎ２０４およびｎ２０５のソースに入力するカレントミラーアンプを構成する。
出力部２０５は、ｎ型ＭＯＳトランジスタＱ２０６を有する。ｎ型ＭＯＳトランジスタＱ２０６は、そのドレインがｐ型ＭＯＳトランジスタＱｐ２０８およびｎ型ＭＯＳトランジスタＱｎ２０５のドレインに接続され、そのソースが電源ラインＶＳＳに接続され、そのゲートがｐ型ＭＯＳトランジスタＱｐ２０５およびｎ型ＭＯＳトランジスタＱｎ２０３のゲートに接続される。
特開２００３−３４７９２６号公報
図４１に示すレベルシフト回路２００では、カレントミラー回路を構成する対のｐ型ＭＯＳトランジスタＱｐ２０７，Ｑｐ２０８の特性が良く揃っている必要があるため、トランジスタの特性のばらつきに回路の動作が影響を受け易い。
また、このレベルシフト回路２００では、カレントミラー回路の動作に伴ってトランジスタにリーク電流が流れる。すなわち、クロック信号ＣＫ，ｘＣＫの直流バイアスをシフトするバイアスシフト部２０２および２０３と、このクロック信号ＣＫ，ｘＣＫの振幅を電源電圧ＶＳＳ−ＶＤＤの振幅に変換するレベルシフト部２０４とにおいて、図中の点線で示した経路にリーク電流が流れる。そのため、レベルシフト回路２００は、リーク電流による消費電力が大きくなる。
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタ等の素子の特性ばらつきに回路動作が影響を受け難いレベルシフト回路およびシフトレジスタと、そのようなレベルシフト回路やシフトレジスタを搭載する表示装置を提供することにある。
本発明の第１の観点に係るレベルシフト回路は、入力信号をレベルシフトして出力する。このレベルシフト回路は、第１のノードの電圧に応じてオンまたはオフし、当該電圧が第１のしきい値のときにオンとオフとを切り換え、当該オンのとき、レベルシフト信号の出力端子へ第１の電圧を出力する第１のスイッチと、第２のノードの電圧に応じてオンまたはオフし、当該電圧が第２のしきい値のときにオンとオフとを切り換え、当該オンのとき、上記出力端子へ第２の電圧を出力する第２のスイッチと、一方の端子に第１の入力信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、一方の端子に第２の入力信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、所定の期間において、上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路とを有する。
本発明の第２の観点に係るシフトレジスタは、初段に入力されたパルス信号を後段へ順次に伝送する、縦続接続された複数のシフト段を具備する。
上記シフト段は、前段からパルス信号が入力される期間、並びに、次段へパルス信号が出力される期間を検出する検出回路と、上記検出回路が検出したパルス信号の入力期間および出力期間において、入力されるクロック信号の１サイクル内に含まれるパルス信号をレベルシフトして出力するレベルシフト回路と、上記検出回路が検出したパルス信号の入力期間および出力期間において、上記レベルシフト回路から出力される信号をパルス信号として次段に出力し、上記レベルシフト回路を初期化する所定の期間において、一定のレベルの信号を次段に出力する出力回路とを有する。
上記レベルシフト回路は、第１のノードの電圧が、第１の電圧から第２の電圧までの範囲に含まれる第１のしきい値に対して上記第２の電圧側にある場合にオンし、上記第１のノードの電圧が、上記第１のしきい値に対して上記第１の電圧側にある場合にオフし、当該オンのとき、レベルシフト信号の出力端子へ上記第１の電圧を出力する第１のスイッチと、第２のノードの電圧が、上記第１の電圧から上記第２の電圧までの範囲に含まれる第２のしきい値に対して上記第１の電圧側にある場合にオンし、上記第２のノードの電圧が、上記第２のしきい値に対して上記第２の電圧側にある場合にオフし、当該オンのとき、上記出力端子へ上記第２の電圧を出力する第２のスイッチと、一方の端子に上記クロック信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、一方の端子に上記クロック信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、上記所定の期間において、上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路と、上記検出回路が検出したパルス信号の入力期間および出力期間において、上記クロック信号を上記第１のキャパシタおよび上記第２のキャパシタに入力する第１の入力回路と、上記電圧設定回路が上記第１のノードおよび上記第２のノードの電圧設定を行う期間において、第３の電圧から第４の電圧までの範囲に含まれる所定の電圧を上記クロック信号の代わりに上記第１のキャパシタおよび上記第２のキャパシタに入力する第２の入力回路とを有する。
上記クロック信号は、上記第３の電圧と上記第４の電圧を交互に繰り返す信号であり、縦続接続される２つのシフト段は、互いの周期が等しく位相が異なるクロック信号を入力する。
本発明の第３の観点に係る表示装置は、入力信号をレベルシフトして出力するレベルシフト回路と、複数の画素を含む画素アレイ部と、上記レベルシフト回路から出力されるレベルシフト信号に応じて上記画素アレイ部の各画素を駆動する駆動回路とを有する。第３の観点に係る表示装置は、このレベルシフト回路として、上記第１の観点に係るレベルシフト回路を有する。
本発明の第４の観点に係る表示装置は、行列状に配列された複数の画素を含む画素アレイ部と駆動回路とを具備する。上記駆動回路は、上記画素アレイ部の各行を順番に選択するパルス信号を発生する第１のシフトレジスタと、当該選択した行に属する各画素を順番に選択するパルス信号を発生する第２のシフトレジスタとを有しており、選択した画素を駆動する。第４の観点に係る表示装置は、この第１のシフトレジスタおよび第２のシフトレジスタとして、上記第２の観点に係るシフトレジスタを有する。
上記本発明によると、上記所定の期間において、上記第１のノードの電圧は上記第１のしきい値に設定され、上記第２のノードの電圧は上記第２のしきい値に設定される。そして、この所定の期間の後、上記第１のノードおよび上記第２のノードは、フローティング状態に設定される。
この状態で、上記第１の入力信号の電圧が僅かに変化すると、上記第１のノードはフローティング状態にあるため、上記第１の入力信号の電圧変化に応じて上記第１のノードの電圧が上記第１のしきい値から変化し、上記第１のスイッチのオンとオフが切り換わる。
また、この状態で、上記第２の入力信号の電圧が僅かに変化すると、上記第２のノードはフローティング状態にあるため、上記第２の入力信号の電圧変化に応じて上記第２のノードの電圧が上記第２のしきい値から変化し、上記第２のスイッチのオンとオフが切り換わる。
例えば、上記第１のスイッチがオフからオン、上記第２のスイッチがオンからオフへ変化するように上記第１の入力信号および上記第２の入力信号の電圧が僅かに変化すると、上記出力端子の電圧は、上記第２の電圧から上記第１の電圧へ変化する。逆に、上記第２のスイッチがオンからオフ、上記第２のスイッチがオフからオンへ変化するように上記第１の入力信号および上記第２の入力信号の電圧が僅かに変化すると、上記出力端子の電圧は、上記第１の電圧から上記第２の電圧へ変化する。
このように、上記第１の入力信号および上記第２の入力信号の僅かな電圧変化によって、上記出力端子からは、上記第１の電圧と上記第２の電圧との間で変化するレベルシフト信号が出力される。
上記第１のしきい値および上記第２のしきい値は、好適には、上記第１の電圧から上記第２の電圧までの範囲に含まれる。
また、好適には、上記第１のスイッチは、上記第１のノードの電圧が上記第１のしきい値に対して上記第２の電圧側にある場合にオンし、上記第１の電圧側にある場合にオフし、上記第２のスイッチは、上記第２のノードの電圧が上記第２のしきい値に対して上記第１の電圧側にある場合にオンし、上記第２の電圧側にある場合にオフする。
この場合、上記電圧設定回路は、第１の期間において、上記第１のノードの電圧が上記第１のしきい値に対して上記第２の電圧側にあるように上記第１のキャパシタを充電し、当該充電後の第２の期間において、オン状態の上記第１のスイッチから出力される電圧を上記第１のノードに供給し、第３の期間において、上記第２のノードの電圧が上記第２のしきい値に対して上記第１の電圧側にあるように上記第２のキャパシタを充電し、当該充電後の第４の期間において、オン状態の上記第２のスイッチから出力される電圧を上記第２のノードに供給しても良い。
また、上記電圧設定回路は、上記第２の期間において上記第１のスイッチがオフした後、上記第３の期間における上記第２のキャパシタの充電を行っても良い。
この場合、好適には、上記電圧設定回路は、上記第１の期間において、上記第２のノードの電圧が上記第２のしきい値に対して上記第２の電圧側にあるように上記第２のキャパシタを充電する。
また、この場合、上記電圧設定回路は、上記第１の期間、上記第２の期間、上記第３の期間および上記第４の期間において、上記第１のスイッチと上記出力端子とを遮断しても良いし、上記第２のスイッチと上記出力端子とを遮断しても良い。
あるいは、上記電圧設定回路は、上記第１の期間および上記第２の期間において、上記第１のスイッチと上記出力端子とを遮断し、上記第２のスイッチと上記出力端子とを接続し、上記第３の期間および上記第４の期間において、上記第１のスイッチと上記出力端子とを接続し、上記第２のスイッチと上記出力端子とを遮断しても良い。
また、上記電圧設定回路は、上記第１の期間および上記第２の期間の少なくとも一部と上記第３の期間および上記第４の期間の少なくとも一部とが重なる第５の期間において、上記第１のスイッチと上記出力端子とを遮断しても良いし、上記第２のスイッチと上記出力端子とを遮断しても良い。
本発明によれば、トランジスタ等の素子の特性ばらつきに回路の動作が影響を受け難くすることができる。
以下、本発明の実施形態について、図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るレベルシフト回路の構成の一例を示す図である。
図１に示すレベルシフト回路は、ｐ型ＭＯＳトランジスタＱｐ１と、ｎ型ＭＯＳトランジスタＱｎ１と、キャパシタＣＡと、キャパシタＣＢと、電圧設定回路１とを有する。
ｐ型ＭＯＳトランジスタＱｐ１を含む回路は、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１を含む回路は、本発明の第２のスイッチの一実施形態である。
キャパシタＣＡは、本発明の第１のキャパシタの一実施形態である。
キャパシタＣＢは、本発明の第２のキャパシタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１は、ノードＮＡの電圧に応じてオンまたはオフするスイッチとして動作する。ｐ型ＭＯＳトランジスタＱｐ１は、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’のときにオンとオフとを切り換え、そのオンのとき、レベルシフト信号Ｏの出力端子に正側の電圧‘ＶＤＤ’を出力する。なお、‘Ｖｔｈｐ’は、ｐ型ＭＯＳトランジスタＱｐ１のしきい電圧を示す。
ｐ型ＭＯＳトランジスタＱｐ１は、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’より高い場合にオフし、‘ＶＤＤ−Ｖｔｈｐ’より低い場合にオンする。
図１の例に示すように、ｐ型ＭＯＳトランジスタＱｐ１のソースは電源ラインＶＤＤに接続され、そのドレインはレベルシフト信号Ｏの出力端子に接続され、そのゲートはノードＮＡに接続される。
ｎ型ＭＯＳトランジスタＱｎ１は、ノードＮＢの電圧に応じてオンまたはオフするスイッチとして動作する。ｎ型ＭＯＳトランジスタＱｎ１は、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’のときにオンとオフとを切り換え、そのオンのとき、レベルシフト信号Ｏの出力端子に負側の電圧‘ＶＳＳ’を出力する。なお、‘Ｖｔｈｎ’は、ｎ型ＭＯＳトランジスタＱｎ１のしきい電圧を示す。
ｎ型ＭＯＳトランジスタＱｎ１は、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’より高い場合にオンし、‘ＶＳＳ＋Ｖｔｈｎ’より低い場合にオフする。
図１の例に示すように、ｎ型ＭＯＳトランジスタＱｎ１のソースは電源ラインＶＳＳに接続され、そのドレインはレベルシフト信号Ｏの出力端子に接続され、そのゲートはノードＮＢに接続される。
キャパシタＣＡは、その一方の端子に第１の入力信号ＩＮ１を入力し、他方の端子がノードＮＡに接続される。
キャパシタＣＢは、その一方の端子に第２の入力信号ＩＮ２を入力し、他方の端子がノードＮＢに接続される。
電圧設定回路１は、例えばレベルシフト動作を開始する前や、レベルシフト動作中の所定の期間において、ノードＮＡの電圧を‘ＶＤＤ−Ｖｔｈｐ’に設定し、ノードＮＢの電圧を‘ＶＳＳ＋Ｖｔｈｎ’に設定する。そして、当該所定の期間の後、ノードＮＡおよびＮＢをフローティング状態にする。
電圧設定回路１は、例えば次のようにして、ノードＮＡおよびＮＢを上記の電圧に設定する。
すなわち、電圧設定回路１は、まず第１の期間において、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’より低い電圧になるようにキャパシタＣＡを充電し、この充電後の第２の期間において、オン状態にあるｐ型ＭＯＳトランジスタＱｐ１から出力される電圧をノードＮＡに供給する。これにより、ノードＮＡの電圧は電圧‘ＶＤＤ’に向かって上昇し、その電圧が‘ＶＤＤ−Ｖｔｈｐ’に達したところで、ｐ型ＭＯＳトランジスタＱｐ１が自らオフする。その結果、ノードＮＡの電圧は‘ＶＤＤ−Ｖｔｈｐ’に設定される。
また、電圧設定回路１は、第３の期間において、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’より高い電圧になるようにキャパシタＣＢを充電し、この充電後の第４の期間において、オン状態にあるｎ型ＭＯＳトランジスタＱｎ１から出力される電圧をノードＮＢに供給する。これにより、ノードＮＢの電圧は電圧‘ＶＳＳ’に向かって低下し、その電圧が‘ＶＳＳ＋Ｖｔｈｎ’に達したところで、ｎ型ＭＯＳトランジスタＱｎ１が自らオフする。その結果、ノードＮＢの電圧は‘ＶＳＳ＋Ｖｔｈｎ’に設定される。
ここで、上述した構成を有する図１に示すレベルシフト回路の動作を説明する。
所定の期間において、ノードＮＡおよびＮＢの電圧は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧（‘ＶＤＤ−Ｖｔｈｐ’，‘ＶＳＳ＋Ｖｔｈｎ’）にそれぞれ設定される。そして、上記所定の期間の後、ノードＮＡおよびＮＢは、フローティング状態に設定される。
この状態で、第１の入力信号ＩＮ１の電圧が低下する方向に変化すると、ノードＮＡはフローティング状態にあるため、ノードＮＡの電圧も第１の入力信号ＩＮ１に応じて‘ＶＤＤ−Ｖｔｈｐ’より低下する方向に変化する。これにより、ｐ型ＭＯＳトランジスタＱｐ１はオンする。また、第２の入力信号の電圧が低下する方向に変化すると、ノードＮＢはフローティング状態にあるため、ノードＮＢの電圧も第２の入力信号ＩＮ２に応じて‘ＶＳＳ＋Ｖｔｈｎ’より低下する方向に変化する。これにより、ｎ型ＭＯＳトランジスタＱｎ１はオフする。したがって、この場合、ｐ型ＭＯＳトランジスタＱｐ１がオン、ｎ型ＭＯＳトランジスタＱｎ１がオフするため、レベルシフト信号Ｏの電圧は‘ＶＤＤ’になる。
逆に、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２の電圧が共に上昇する方向に変化すると、ノードＮＡおよびＮＢの電圧もこれに応じて共に上昇する方向に変化するため、ｐ型ＭＯＳトランジスタＱｐ１はオフし、ｎ型ＭＯＳトランジスタＱｎ１はオンする。その結果、レベルシフト信号Ｏの電圧は‘ＶＳＳ’になる。
このように、図１に示すレベルシフト回路によれば、比較的小さい振幅を持つ第１の入力信号ＩＮ１および第２の入力信号ＩＮ２を、電源電圧ＶＤＤ〜ＶＳＳの範囲で変化する振幅の大きいレベルシフト信号Ｏに変換することができる。
また、図１に示すレベルシフト回路では、電圧設定回路１によってノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’に設定され、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’に設定される。これにより、例えば製造上のばらつきによってトランジスタのしきい電圧‘Ｖｔｈｐ’，‘Ｖｔｈｎ’がばらついても、ノードＮＡおよびＮＢの電圧は、電圧設定回路１によって、このばらつきを加味した適切な電圧に設定される。
したがって、図１に示すレベルシフト回路によれば、トランジスタ（Ｑｐ１，Ｑｎ１）のしきい電圧のばらつきに影響されることなく、安定したレベルシフト動作を行うことができる。
更に、図１に示すレベルシフト回路では、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２を同相の信号とすることにより、ｐ型ＭＯＳトランジスタＱｐ１またはｎ型ＭＯＳトランジスタＱｎ１の何れか一方をオン、他方をオフに設定することができるため、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１を貫通するリーク電流はほとんど流れない。ノードＮＡおよびＮＢについても、レベルシフト動作時にはフローティング状態になるため、リーク電流は流れない。
したがって、図１に示すレベルシフト回路によれば、レベルシフト動作に伴うリーク電流を抑制し、消費電力を小さくすることができる。
しかも図１に示すレベルシフト回路において、ノードＮＡおよびＮＢの電圧は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧にそれぞれ設定されている。これにより、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２の信号振幅が、しきい電圧‘Ｖｔｈｐ’，‘Ｖｔｈｎ’より小さい振幅であっても、レベルシフト動作が可能である。
したがって、図１に示すレベルシフト回路によれば、トランジスタのしきい電圧より小さい振幅の信号であっても、電源電圧ＶＤＤ〜ＶＳＳの範囲で変化する振幅の大きい信号に変換することが可能であり、信号の変換範囲を広くすることができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本実施形態に係るレベルシフト回路は、上述した第１の実施形態に係るレベルシフト回路における電圧設定回路の構成をより具体化したものである。
図２は、本発明の第２の実施形態に係るレベルシフト回路の構成の一例を示す図であり、図１と図２の同一符号は同一の構成を有する。
図２に示すレベルシフト回路は、図１に示すレベルシフト回路における電圧設定回路１として、ｐ型ＭＯＳトランジスタＱｐ２，Ｑｐ３と、ｎ型ＭＯＳトランジスタＱｎ２，Ｑｎ３，Ｑｎ４と、制御回路１０とを有しており、他の構成については図１に示すレベルシフト回路と同じである。
図２に示すレベルシフト回路において、ｐ型ＭＯＳトランジスタＱｐ１を含む回路は、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１を含む回路は、本発明の第２のスイッチの一実施形態である。
キャパシタＣＡは、本発明の第１のキャパシタの一実施形態である。
キャパシタＣＢは、本発明の第２のキャパシタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３およびＱｎ４を含む回路は、本発明の第１の電圧供給回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３を含む回路は、本発明の第２の電圧供給回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２を含む回路は、本発明の第３のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ２を含む回路は、本発明の第４のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３は、ゲートに入力される制御信号Ｓ１に応じて、ノードＮＡに電圧‘ＶＳＳ’を供給する。ｎ型ＭＯＳトランジスタＱｎ３は、ノードＮＡと電源ラインＶＳＳとの間に接続されており、第１の期間（図３の時刻ｔ１〜ｔ２）においてオン状態に設定される。
ｎ型ＭＯＳトランジスタＱｎ４は、ゲートに入力される制御信号Ｓ１に応じて、ノードＮＢに電圧‘ＶＳＳ’を供給する。ｎ型ＭＯＳトランジスタＱｎ４は、ノードＮＢと電源ラインＶＳＳとの間に接続されており、第１の期間（図３の時刻ｔ１〜ｔ２）においてオン状態になる。
ｐ型ＭＯＳトランジスタＱｐ２は、ゲートに入力される制御信号Ｓ２に応じて、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとを接続または遮断するスイッチとして動作する。ｐ型ＭＯＳトランジスタＱｐ２は、第２の期間（図３の時刻ｔ２〜ｔ３）においてｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとを接続する。
ｐ型ＭＯＳトランジスタＱｐ３は、ゲートに入力される制御信号Ｓ３に応じて、ノードＮＢに電圧‘ＶＤＤ’を供給する。ｐ型ＭＯＳトランジスタＱｐ３は、ノードＮＢと電源ラインＶＤＤとの間に接続されており、第３の期間（図３の時刻ｔ３〜ｔ４）においてオン状態に設定される。
ｎ型ＭＯＳトランジスタＱｎ２は、ゲートに入力される制御信号Ｓ４に応じてｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続または遮断するスイッチとして動作する。ｎ型ＭＯＳトランジスタＱｎ２は、第４の期間（図３の時刻ｔ４〜ｔ５）において、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続する。
制御回路１０は、ノードＮＡおよびＮＢに適切な電圧が設定されるように、上述した制御信号Ｓ１〜Ｓ４を生成する。
すなわち、第１の期間（ｔ１〜ｔ２）において、制御信号Ｓ１を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ１を電圧‘ＶＳＳ’に設定する。
第１の期間に続く第２の期間（ｔ２〜ｔ３）において、制御信号Ｓ２を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ２を電圧‘ＶＤＤ’に設定する。
第２の期間に続く第３の期間（ｔ３〜ｔ４）において、制御信号Ｓ３を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ３を電圧‘ＶＤＤ’に設定する。
第３の期間に続く第４の期間（ｔ４〜ｔ５）において、制御信号Ｓ４を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ４を電圧‘ＶＳＳ’に設定する。
次に、上述した構成を有する図２に示すレベルシフト回路の動作について、図３を参照して説明する。
図３は、図２に示すレベルシフト回路における各部の信号波形の一例を示す図である。
図３（Ａ）は、制御信号Ｓ１の電圧波形を示す。
図３（Ｂ）は、制御信号Ｓ２の電圧波形を示す。
図３（Ｃ）は、制御信号Ｓ３の電圧波形を示す。
図３（Ｄ）は、制御信号Ｓ４の電圧波形を示す。
図３（Ｅ）は、第１の入力信号ＩＮ１の電圧波形を示す。
図３（Ｆ）は、第２の入力信号ＩＮ２の電圧波形を示す。
図３（Ｇ）は、ノードＮＡの電圧Ｖ＿ＮＡの電圧波形を示す。
図３（Ｈ）は、ノードＮＢの電圧Ｖ＿ＮＢの電圧波形を示す。
図３（Ｉ）は、レベルシフト信号Ｏの電圧波形を示す。
ノードＮＡおよびＮＢの電圧設定を行う前の初期の状態において、制御回路１０は、制御信号Ｓ１およびＳ４を電圧‘ＶＳＳ’、制御信号Ｓ２およびＳ３を電圧‘ＶＤＤ’に設定する。この場合、電圧設定回路の各トランジスタ（Ｑｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３，Ｑｎ４）は全てオフする。
また、この初期の状態において、第１の入力信号ＩＮ１は電圧‘Ｖｉｎ’に設定され、第２の入力信号ＩＮ２は電圧‘ＶＳＳ’に設定される。なお、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２は、電圧‘Ｖｉｎ’をハイレベル、電圧‘ＶＳＳ’をローレベルとする２値の信号である。
第１の期間（ｔ１〜ｔ２）において、制御回路１０は制御信号Ｓ１を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３がオンし、ノードＮＡは電圧‘ＶＳＳ’に設定され、ｐ型ＭＯＳトランジスタＱｐ１はオンする。
このとき、ｎ型ＭＯＳトランジスタＱｎ４がオンし、ノードＮＢも電圧‘ＶＳＳ’に設定されるため、ｎ型ＭＯＳトランジスタＱｎ１はオフする。
第１の期間（ｔ１〜ｔ２）においてｎ型ＭＯＳトランジスタＱｎ１をオフすることにより、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンすることによる貫通電流の発生を防止することができる。
ノードＮＡが電圧‘ＶＳＳ’に設定された後の第２の期間（ｔ２〜ｔ３）において、制御回路１０は制御信号Ｓ１を電圧‘ＶＳＳ’に戻し、制御信号Ｓ２を電圧‘ＶＳＳ’に立ち下げる。これにより、ｐ型ＭＯＳトランジスタＱｐ２がオンし、ノードＮＡとｐ型ＭＯＳトランジスタＱｐ１のドレインとが接続される。
このとき、ｐ型ＭＯＳトランジスタＱｐ１はオン状態にあり、電源ラインＶＤＤからｐ型ＭＯＳトランジスタＱｐ１を介してノードＮＡに電流が流れるため、ノードＮＡの電圧Ｖ＿ＮＡは電圧‘ＶＤＤ’に向かって上昇する。
電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’に達すると、ｐ型ＭＯＳトランジスタＱｐ１が自らオフするため、電圧Ｖ＿ＮＡの上昇は停止する。その結果、ノードＮＡの電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ’に設定される。
ｐ型ＭＯＳトランジスタＱｐ１がオフした後の第３の期間（ｔ３〜ｔ４）において、制御回路１０は制御信号Ｓ２を電圧‘ＶＤＤ’に戻し、制御信号Ｓ３を電圧‘ＶＳＳ’に立ち下げる。これにより、ｐ型ＭＯＳトランジスタＱｐ３がオンし、ノードＮＢは電圧‘ＶＤＤ’に設定され、ｎ型ＭＯＳトランジスタＱｎ１はオンする。
なお、このときｐ型ＭＯＳトランジスタＱｐ１はオフ状態にあるため、ｎ型ＭＯＳトランジスタＱｎ１がオンに変化しても、両者を貫通する電流は流れない。
ノードＮＢが電圧‘ＶＤＤ’に設定された後の第４の期間（ｔ４〜ｔ５）において、制御回路１０は制御信号Ｓ３を電圧‘ＶＤＤ’に戻し、制御信号Ｓ４を電圧‘ＶＤＤ’に立ち上げる。これにより、ｎ型ＭＯＳトランジスタＱｎ２がオンし、ノードＮＢとｎ型ＭＯＳトランジスタＱｎ１のドレインとが接続される。
このとき、ｎ型ＭＯＳトランジスタＱｎ１はオン状態にあり、ノードＮＢからｎ型ＭＯＳトランジスタＱｎ１を介して電源ラインＶＳＳに電流が流れるため、ノードＮＢの電圧Ｖ＿ＮＢは電圧‘ＶＳＳ’に向かって低下する。
電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に達すると、ｎ型ＭＯＳトランジスタＱｎ１が自らオフするため、電圧Ｖ＿ＮＢの低下は停止する。その結果、ノードＮＢの電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ’に設定される。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に設定された後、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２は同相に変化する（時刻ｔ６以降）。
例えば時刻ｔ６〜ｔ７において、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２がローレベル（ＶＳＳ）になり、電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ−Ｖｉｎ’、電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ’になる。これにより、ｐ型ＭＯＳトランジスタＱｐ１がオン、ｎ型ＭＯＳトランジスタＱｎ１がオフするため、レベルシフト信号Ｏは電圧‘ＶＤＤ’になる。
また、例えば時刻ｔ７〜ｔ８において、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２がハイレベル（Ｖｉｎ）になり、電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ’、電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ＋Ｖｉｎ’になる。これにより、ｎ型ＭＯＳトランジスタＱｎ１がオン、ｐ型ＭＯＳトランジスタＱｐ１がオフするため、レベルシフト信号Ｏは電圧‘ＶＳＳ’になる。
以上説明したように、本実施形態に係るレベルシフト回路によれば、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’に設定され、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’に設定されるため、トランジスタ（Ｑｐ１，Ｑｎ１）のしきい電圧のばらつきに影響されることなく、安定したレベルシフト動作を行うことができる。
また、ノードＮＡおよびＮＢの電圧設定期間（ｔ１〜ｔ５）やレベルシフト動作の期間において、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンすることを防止できるため、レベルシフト動作に伴うリーク電流を抑制し、消費電力を小さくすることができる。
更に、ノードＮＡおよびＮＢの電圧が、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧にそれぞれ設定されるため、トランジスタのしきい電圧より小さい振幅の信号であってもレベルシフト動作が可能であり、信号の変換範囲を広くすることができる。
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
第２の実施形態に係るレベルシフト回路（図２）では、高電位側のノードＮＡの電圧設定を行った後に低電位側のノードＮＢの電圧設定を行うが、本実施形態に係るレベルシフト回路（図４）では、低電位側のノードＮＢの電圧設定を行った後に高電位側のノードＮＡの電圧設定を行う。
図４は、本発明の第３の実施形態に係るレベルシフト回路の構成の一例を示す図であり、図１と図３の同一符号は同一の構成を有する。
図４に示すレベルシフト回路は、図１に示すレベルシフト回路における電圧設定回路１として、ｐ型ＭＯＳトランジスタＱｐ２，Ｑｐ３，Ｑｐ４と、ｎ型ＭＯＳトランジスタＱｎ２，Ｑｎ３と、制御回路１０Ａとを有しており、他の構成については図１に示すレベルシフト回路と同じである。
図４に示すレベルシフト回路において、ｎ型ＭＯＳトランジスタＱｎ１を含む回路は、本発明の第１のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１を含む回路は、本発明の第２のスイッチの一実施形態である。
キャパシタＣＢは、本発明の第１のキャパシタの一実施形態である。
キャパシタＣＡは、本発明の第２のキャパシタの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ４を含む回路は、本発明の第１の電圧供給回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３を含む回路は、本発明の第２の電圧供給回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ２を含む回路は、本発明の第３のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２を含む回路は、本発明の第４のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３は、ゲートに入力される制御信号Ｓ３に応じて、ノードＮＢに電圧‘ＶＤＤ’を供給する。ｐ型ＭＯＳトランジスタＱｐ３は、ノードＮＢと電源ラインＶＤＤとの間に接続されており、第１の期間（図５の時刻ｔ１１〜ｔ１２）においてオン状態に設定される。
ｐ型ＭＯＳトランジスタＱｐ４は、ゲートに入力される制御信号Ｓ３に応じて、ノードＮＡに電圧‘ＶＤＤ’を供給する。ｐ型ＭＯＳトランジスタＱｐ４は、ノードＮＡと電源ラインＶＤＤとの間に接続されており、第１の期間（図５の時刻ｔ１１〜ｔ１２）においてオン状態に設定される。
ｎ型ＭＯＳトランジスタＱｎ２は、ゲートに入力される制御信号Ｓ４に応じて、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続または遮断するスイッチとして動作する。ｎ型ＭＯＳトランジスタＱｎ２は、第２の期間（図５の時刻ｔ１２〜ｔ１３）において、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続する。
ｎ型ＭＯＳトランジスタＱｎ３は、ゲートに入力される制御信号Ｓ１に応じて、ノードＮＡに電圧‘ＶＳＳ’を供給する。ｎ型ＭＯＳトランジスタＱｎ３は、ノードＮＡと電源ラインＶＳＳとの間に接続されており、第３の期間（図５の時刻ｔ１３〜ｔ１４）においてオン状態に設定される。
ｐ型ＭＯＳトランジスタＱｐ２は、ゲートに入力される制御信号Ｓ２に応じて、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとを接続または遮断するスイッチとして動作する。ｐ型ＭＯＳトランジスタＱｐ２は、第４の期間（図５の時刻ｔ１４〜ｔ１５）において、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡを接続する。
制御回路１０Ａは、ノードＮＡおよびＮＢに適切な電圧が設定されるように、上述した制御信号Ｓ１〜Ｓ４を生成する。
すなわち、第１の期間（ｔ１１〜ｔ１２）において、制御信号Ｓ３を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ３を電圧‘ＶＤＤ’に設定する。
第１の期間に続く第２の期間（ｔ１２〜ｔ１３）において、制御信号Ｓ４を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ４を電圧‘ＶＳＳ’に設定する。
第２の期間に続く第３の期間（ｔ１３〜ｔ１４）において、制御信号Ｓ１を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ１を電圧‘ＶＳＳ’に設定する。
第３の期間に続く第４の期間（ｔ１４〜ｔ１５）において、制御信号Ｓ２を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ２を電圧‘ＶＤＤ’に設定する。
次に、上述した構成を有する図４に示すレベルシフト回路の動作について、図５を参照して説明する。
図５は、図４に示すレベルシフト回路における各部の信号波形の一例を示す図である。
図５（Ａ）〜（Ｉ）の信号波形は、図３（Ａ）〜（Ｉ）の信号波形に対応する。
ノードＮＡおよびＮＢの電圧設定を行う前の初期の状態において、制御回路１０Ａは制御信号Ｓ１およびＳ４を電圧‘ＶＳＳ’、制御信号Ｓ２およびＳ３を電圧‘ＶＤＤ’に設定し、電圧設定回路の各トランジスタ（Ｑｐ２，Ｑｐ３，Ｑｐ４，Ｑｎ２，Ｑｎ３）を全てオフさせる。
また、この初期の状態において、第１の入力信号ＩＮ１はハイレベルの電圧‘Ｖｉｎ’に設定され、第２の入力信号ＩＮ２はローレベルの電圧‘ＶＳＳ’に設定される。
第１の期間（ｔ１〜ｔ２）において、制御回路１０Ａは制御信号Ｓ３を電圧‘ＶＳＳ’に設定する。これにより、ｐ型ＭＯＳトランジスタＱｐ３がオンし、ノードＮＢは電圧‘ＶＤＤ’に設定され、ｎ型ＭＯＳトランジスタＱｎ１はオンする。
このとき、ｐ型ＭＯＳトランジスタＱｐ４がオンし、ノードＮＡも電圧‘ＶＤＤ’に設定されるため、ｐ型ＭＯＳトランジスタＱｐ１はオフする。
第１の期間（ｔ１１〜ｔ１２）においてｐ型ＭＯＳトランジスタＱｐ１をオフすることにより、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンすることによる貫通電流の発生を防止することができる。
ノードＮＢが電圧‘ＶＤＤ’に設定された後の第２の期間（ｔ１２〜ｔ１３）において、制御回路１０Ａは制御信号Ｓ３を電圧‘ＶＤＤ’に戻し、制御信号Ｓ４を電圧‘ＶＤＤ’に立ち上げる。これにより、ｎ型ＭＯＳトランジスタＱｎ２がオンし、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとが接続される。
このとき、ｎ型ＭＯＳトランジスタＱｎ１はオン状態にあり、ノードＮＢからｎ型ＭＯＳトランジスタＱｎ１を介して電源ラインＶＳＳに電流が流れるため、ノードＮＢの電圧Ｖ＿ＮＢは電圧‘ＶＳＳ’に向かって低下する。
電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に達すると、ｎ型ＭＯＳトランジスタＱｎ１が自らオフするため、電圧Ｖ＿ＮＢの低下は停止する。その結果、ノードＮＢの電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ’に設定される。
ｎ型ＭＯＳトランジスタＱｎ１がオフした後の第３の期間（ｔ１３〜ｔ１４）において、制御回路１０Ａは制御信号Ｓ４を電圧‘ＶＳＳ’に戻し、制御信号Ｓ１を電圧‘ＶＤＤ’に立ち上げる。これにより、ｎ型ＭＯＳトランジスタＱｎ３がオンし、ノードＮＡは電圧‘ＶＳＳ’に設定され、ｐ型ＭＯＳトランジスタＱｐ１はオンする。
なお、このときｎ型ＭＯＳトランジスタＱｎ１はオフ状態にあるため、ｐ型ＭＯＳトランジスタＱｐ１がオンに変化しても、両者を貫通する電流は流れない。
ノードＮＡが電圧‘ＶＳＳ’に設定された後の第４の期間（ｔ１４〜ｔ１５）において、制御回路１０Ａは制御信号Ｓ１を電圧‘ＶＳＳ’に戻し、制御信号Ｓ２を電圧‘ＶＳＳ’に立ち下げる。これにより、ｐ型ＭＯＳトランジスタＱｐ２がオンし、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとが接続される。
このとき、ｐ型ＭＯＳトランジスタＱｐ１はオン状態にあり、電源ラインＶＤＤからｐ型ＭＯＳトランジスタＱｐ１を介してノードＮＡに電流が流れるため、ノードＮＡの電圧Ｖ＿ＮＡは電圧‘ＶＤＤ’に向かって上昇する。
電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’に達すると、ｐ型ＭＯＳトランジスタＱｐ１が自らオフするため、電圧Ｖ＿ＮＡの上昇は停止する。その結果、ノードＮＡの電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ’に設定される。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に設定された後の動作については、図２に示すレベルシフト回路と同様である。
例えば時刻ｔ１６〜ｔ１７において、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２がローレベル（ＶＳＳ）になると、ｐ型ＭＯＳトランジスタＱｐ１がオン、ｎ型ＭＯＳトランジスタＱｎ１がオフし、レベルシフト信号Ｏは電圧‘ＶＤＤ’になる。
また、例えば時刻ｔ１７〜ｔ１８において、第１の入力信号ＩＮ１および第２の入力信号ＩＮ２がハイレベル（Ｖｉｎ）になると、ｎ型ＭＯＳトランジスタＱｎ１がオン、ｐ型ＭＯＳトランジスタＱｐ１がオフし、レベルシフト信号Ｏは電圧‘ＶＳＳ’になる。
以上説明したように、本実施形態に係るレベルシフト回路においても、図２に示すレベルシフト回路と同様な動作が実現されるため、これと同様な効果を奏することができる。
すなわち、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’に設定されるため、トランジスタ（Ｑｐ１，Ｑｎ１）のしきい電圧のばらつきに影響されることなく、安定したレベルシフト動作を行うことができる。
また、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンすることを防止できるため、レベルシフト動作に伴うリーク電流を抑制できる。
また、ノードＮＡおよびＮＢの電圧が、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧にそれぞれ設定されるため、トランジスタのしきい電圧より小さい振幅の信号であってもレベルシフト動作が可能である。
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
第２および第３の実施形態に係るレベルシフト回路では、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンすることによる貫通電流の発生を防ぐため、ノードＮＡおよびＮＢの電圧設定が別々に行われているが、本実施形態に係るレベルシフト回路では、両者の電圧設定を並行に行う。
図６は、本発明の第４の実施形態に係るレベルシフト回路の構成の一例を示す図であり、図１と図６の同一符号は同一の構成を有する。
図６に示すレベルシフト回路は、図１に示すレベルシフト回路における電圧設定回路１として、ｐ型ＭＯＳトランジスタＱｐ２，Ｑｐ３，Ｑｐ５と、ｎ型ＭＯＳトランジスタＱｎ２，Ｑｎ３，Ｑｎ５と、制御回路１０Ｂとを有しており、他の構成については図１に示すレベルシフト回路と同じである。
図６に示すレベルシフト回路において、ｐ型ＭＯＳトランジスタＱｐ１を含む回路は、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１を含む回路は、本発明の第２のスイッチの一実施形態である。
キャパシタＣＡは、本発明の第１のキャパシタの一実施形態である。
キャパシタＣＢは、本発明の第２のキャパシタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３を含む回路は、本発明の第１の電圧供給回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ３を含む回路は、本発明の第２の電圧供給回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２を含む回路は、本発明の第３のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ２を含む回路は、本発明の第４のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５を含む回路は、本発明の第５のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ３は、ゲートに入力される制御信号Ｓ１に応じて、ノードＮＡに電圧‘ＶＳＳ’を供給する。ｎ型ＭＯＳトランジスタＱｎ３は、ノードＮＡと電源ラインＶＳＳとの間に接続されており、第１の期間（図７の時刻ｔ２１〜ｔ２２）においてオン状態に設定される。
ｐ型ＭＯＳトランジスタＱｐ２は、ゲートに入力される制御信号Ｓ２に応じて、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとを接続または遮断するスイッチとして動作する。ｐ型ＭＯＳトランジスタＱｐ２は、第２の期間（図７の時刻ｔ２２〜ｔ２３）において、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとを接続する。
ｐ型ＭＯＳトランジスタＱｐ３は、ゲートに入力される制御信号Ｓ３に応じて、ノードＮＢに電圧‘ＶＤＤ’を供給する。ｐ型ＭＯＳトランジスタＱｐ３は、ノードＮＢと電源ラインＶＤＤとの間に接続されており、第１の期間（図７の時刻ｔ２１〜ｔ２２）においてオン状態に設定される。
ｎ型ＭＯＳトランジスタＱｎ２は、ゲートに入力される制御信号Ｓ４に応じて、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続または遮断するスイッチとして動作する。ｎ型ＭＯＳトランジスタＱｎ２は、第２の期間（図７の時刻ｔ２２〜ｔ２３）において、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとを接続する。
ｐ型ＭＯＳトランジスタＱｐ５は、ゲートに入力される制御信号Ｓ５に応じて、ｐ型ＭＯＳトランジスタＱｐ１のドレインとレベルシフト信号Ｏの出力端子とを接続または遮断するスイッチとして動作する。ｐ型ＭＯＳトランジスタＱｐ５は、第１の期間および第２の期間（図７のｔ２１〜ｔ２３）において、オフ状態に設定される。
ｎ型ＭＯＳトランジスタＱｎ５は、ゲートに入力される制御信号Ｓ６に応じて、ｎ型ＭＯＳトランジスタＱｎ１のドレインとレベルシフト信号Ｏの出力端子とを接続または遮断するスイッチとして動作する。ｎ型ＭＯＳトランジスタＱｎ５は、第１の期間および第２の期間（図７のｔ２１〜ｔ２３）において、オフ状態に設定される。
制御回路１０Ｂは、ノードＮＡおよびＮＢに適切な電圧が設定されるように、上述した制御信号Ｓ１〜Ｓ６を生成する。
すなわち、第１の期間（ｔ２１〜ｔ２２）において、制御信号Ｓ１を電圧‘ＶＤＤ’、制御信号Ｓ３を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ１を電圧‘ＶＳＳ’、制御信号Ｓ３を電圧‘ＶＤＤ’に設定する。制御信号Ｓ１およびＳ３は逆相の信号となる。
また、第１の期間に続く第２の期間（ｔ２２〜ｔ２３）において、制御信号Ｓ２を電圧‘ＶＳＳ’、制御信号Ｓ４を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ２を電圧‘ＶＤＤ’、制御信号Ｓ４を電圧‘ＶＳＳ’に設定する。制御信号Ｓ２およびＳ４は逆相の信号となる。
更に、第１の期間および第２の期間（ｔ２１〜ｔ２３）において、制御信号Ｓ５を電圧‘ＶＤＤ’、制御信号Ｓ６を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ５を電圧‘ＶＳＳ’、制御信号Ｓ６を電圧‘ＶＤＤ’に設定する。制御信号Ｓ５およびＳ６は逆相の信号となる。
次に、上述した構成を有する図６に示すレベルシフト回路の動作について、図７を参照して説明する。
図７は、図６に示すレベルシフト回路における各部の信号波形の一例を示す図である。
図７（Ａ）は、制御信号Ｓ３の電圧波形を示す。
図７（Ｂ）は、制御信号Ｓ２の電圧波形を示す。
図７（Ｃ）は、制御信号Ｓ５の電圧波形を示す。
図７（Ｄ）〜（Ｈ）の信号波形は、図３（Ｅ）〜（Ｉ）の信号波形に対応する。
なお、制御信号Ｓ１の電圧波形は、図７（Ａ）に示す制御信号Ｓ３に対して逆相になる。
制御信号Ｓ４の電圧波形は、図７（Ｂ）に示す制御信号Ｓ２に対して逆相になる。
制御信号Ｓ６の電圧波形は、図７（Ｃ）に示す制御信号Ｓ５に対して逆相になる。
ノードＮＡおよびＮＢの電圧設定を行う前の初期の状態において、制御回路１０Ｂは制御信号Ｓ１およびＳ４を電圧‘ＶＳＳ’、制御信号Ｓ２およびＳ３を電圧‘ＶＤＤ’に設定し、トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３をオフさせる。
また、この初期の状態において、第１の入力信号ＩＮ１はハイレベルの電圧‘Ｖｉｎ’に設定され、第２の入力信号ＩＮ２はローレベルの電圧‘ＶＳＳ’に設定される。
第１の期間（ｔ２１〜ｔ２２）において、制御回路１０Ｂは制御信号Ｓ１を電圧‘ＶＤＤ’に設定し、制御信号Ｓ３を電圧‘ＶＳＳ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３およびｐ型ＭＯＳトランジスタＱｐ３が共にオンし、ノードＮＡが電圧‘ＶＳＳ’、ノードＮＢが電圧‘ＶＤＤ’に設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が共にオンする。
一方、このとき制御回路１０Ｂは制御信号Ｓ５を電圧‘ＶＤＤ’、制御信号Ｓ６を電圧‘ＶＳＳ’に設定するため、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５が共にオフする。そのため、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンしても、貫通電流は流れない。
ノードＮＡが電圧‘ＶＳＳ’、ノードＮＢが電圧‘ＶＤＤ’に設定された後の第２の期間（ｔ２２〜ｔ２３）において、制御回路１０Ｂは制御信号Ｓ１を電圧‘ＶＳＳ’、制御信号Ｓ３を電圧‘ＶＤＤ’に戻し、代わりに制御信号Ｓ２を電圧‘ＶＳＳ’、制御信号Ｓ４を電圧‘ＶＤＤ’に設定する。これにより、ｐ型ＭＯＳトランジスタＱｐ２がオンし、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとが接続されるとともに、ｎ型ＭＯＳトランジスタＱｎ２がオンし、ｎ型ＭＯＳトランジスタＱｎ１のドレインとノードＮＢとが接続される。
このとき、ｐ型ＭＯＳトランジスタＱｐ１はオン状態にあるため、ノードＮＡの電圧Ｖ＿ＮＡは電圧‘ＶＤＤ’に向かって上昇し、この電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’に達したところで、ｐ型ＭＯＳトランジスタＱｐ１が自らオフする。また、ｎ型ＭＯＳトランジスタＱｎ１はオン状態にあるため、ノードＮＢの電圧Ｖ＿ＮＢは電圧‘ＶＳＳ’に向かって低下し、この電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に達したところで、ｎ型ＭＯＳトランジスタＱｎ１が自らオフする。
その結果、ノードＮＡの電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ’に設定され、ノードＮＢの電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ’に設定される。
なお、この第２の期間（ｔ２２〜ｔ２３）において、制御回路１０Ｂは制御信号Ｓ５を電圧‘ＶＤＤ’、制御信号Ｓ６を電圧‘ＶＳＳ’に引き続き設定するため、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンする状態になっても、貫通電流は流れない。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に設定された後の動作については、図２に示すレベルシフト回路と同様である。
以上説明したように、本実施形態に係るレベルシフト回路においても、図２に示すレベルシフト回路と同様な動作が実現されるため、これと同様な効果を奏することができる。
すなわち、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’に設定されるため、トランジスタ（Ｑｐ１，Ｑｎ１）のしきい電圧のばらつきに影響されることなく、安定したレベルシフト動作を行うことができる。
また、ノードＮＡおよびＮＢの電圧が、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧にそれぞれ設定されるため、トランジスタのしきい電圧より小さい振幅の信号であってもレベルシフト動作が可能である。
また、本実施形態に係るレベルシフト回路によれば、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンする期間において、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５をオフさせることにより、貫通電流の発生を確実に防止することができる。
更に、本実施形態に係るレベルシフト回路によれば、ノードＮＡおよびＮＢの電圧設定を並行に行うことができるため、この電圧設定に伴ってレベルシフト信号Ｏの出力が無効になる期間を短縮することができる。
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
図８は、本発明の第５の実施形態に係るレベルシフト回路の構成の一例を示す図であり、図６と図８の同一符号は同一の構成要素を示す。
図８に示すレベルシフト回路は、図６に示すレベルシフト回路における制御回路１０Ｂを制御回路１０Ｃに置き換え、更に、キャパシタＣＡおよびＣＢに対して共通の入力信号ＩＮを印加したものであり、他の構成については図６に示すレベルシフト回路と同じである。
制御回路１０Ｃは、次のようなタイミングの制御信号Ｓ１〜Ｓ６を生成する。
すなわち、第１の期間（図９の時刻ｔ３１〜ｔ３２）において、制御信号Ｓ１を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ１を電圧‘ＶＳＳ’に設定する。
第１の期間に続く第２の期間（図９の時刻ｔ３２〜ｔ３３）において、制御信号Ｓ２を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ２を電圧‘ＶＤＤ’に設定する。
第２の期間に続く第３の期間（図９の時刻ｔ３３〜ｔ３４）において、制御信号Ｓ３を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ３を電圧‘ＶＤＤ’に設定する。
第３の期間に続く第４の期間（図９の時刻ｔ３４〜ｔ３５）において、制御信号Ｓ４を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ４を電圧‘ＶＳＳ’に設定する。
制御信号Ｓ５は、第１の期間〜第４の期間（図９の時刻ｔ３１〜ｔ３５）において電圧‘ＶＤＤ’に設定し、他の期間において電圧‘ＶＳＳ’に設定する。
制御信号Ｓ６は、第１の期間〜第４の期間（図９の時刻ｔ３１〜ｔ３５）において電圧‘ＶＳＳ’に設定し、他の期間において電圧‘ＶＤＤ’に設定する。
上述した構成を有する図８に示すレベルシフト回路の動作について、図９を参照して説明する。
図９は、図８に示すレベルシフト回路における各部の信号波形の一例を示す図である。
図９（Ａ）〜（Ｄ），（Ｈ）〜（Ｊ）の信号波形は、図３（Ａ）〜（Ｄ），（Ｇ）〜（Ｉ）の信号波形に対応する。
図９（Ｅ）は、制御信号Ｓ５の電圧波形を示す。
図９（Ｆ）は、制御信号Ｓ６の電圧波形を示す。
図９（Ｇ）は、入力信号ＩＮの電圧波形を示す。
ノードＮＡおよびＮＢの電圧設定を行う前の初期の状態において、制御回路１０Ｃは制御信号Ｓ１およびＳ４を電圧‘ＶＳＳ’、制御信号Ｓ２およびＳ３を電圧‘ＶＤＤ’に設定する。この場合、トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３はオフに設定される。
一方、この初期の状態において、入力信号ＩＮは、ハイレベル（Ｖｉｎ）とローレベル（ＶＳＳ）との間で任意に変化する状態にある。
入力信号ＩＮがハイレベル（Ｖｉｎ）になる第１の期間（ｔ３１〜ｔ３２）において、制御回路１０Ｃは制御信号Ｓ１を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３がオンし、ノードＮＡが電圧‘ＶＳＳ’に設定され、ｐ型ＭＯＳトランジスタＱｐ１がオンする。
ノードＮＡが電圧‘ＶＳＳ’に設定された後の第２の期間（ｔ３２〜ｔ３３）において、制御回路１０Ｃは制御信号Ｓ１を電圧‘ＶＳＳ’に戻し、制御信号Ｓ２を電圧‘ＶＳＳ’に立ち下げる。これにより、ｐ型ＭＯＳトランジスタＱｐ２がオンし、ｐ型ＭＯＳトランジスタＱｐ１のドレインとノードＮＡとが接続される。
このとき、ｐ型ＭＯＳトランジスタＱｐ１はオン状態にあるため、ノードＮＡの電圧Ｖ＿ＮＡは電圧‘ＶＤＤ’に向かって上昇する。電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’に達したところで、ｐ型ＭＯＳトランジスタＱｐ１が自らオフし、ノードＮＡの電圧Ｖ＿ＮＡは‘ＶＤＤ−Ｖｔｈｐ’に設定される。
ｐ型ＭＯＳトランジスタＱｐ１がオフした後、入力信号ＩＮがローレベル（ＶＳＳ）になる第３の期間（ｔ３３〜ｔ３４）において、制御回路１０Ｃは制御信号Ｓ２を電圧‘ＶＤＤ’に戻し、制御信号Ｓ３を電圧‘ＶＳＳ’に立ち下げる。これにより、ｐ型ＭＯＳトランジスタＱｐ３がオンし、ノードＮＢが電圧‘ＶＤＤ’に設定され、ｎ型ＭＯＳトランジスタＱｎ１がオンする。
ノードＮＢが電圧‘ＶＤＤ’に設定された後の第４の期間（ｔ４〜ｔ５）において、制御回路１０Ｃは制御信号Ｓ３を電圧‘ＶＤＤ’に戻し、制御信号Ｓ４を電圧‘ＶＤＤ’に立ち上げる。これにより、ｎ型ＭＯＳトランジスタＱｎ２がオンし、ノードＮＢとｎ型ＭＯＳトランジスタＱｎ１のドレインとが接続される。
このとき、ｎ型ＭＯＳトランジスタＱｎ１はオン状態にあるため、ノードＮＢの電圧Ｖ＿ＮＢは電圧‘ＶＳＳ’に向かって低下する。電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に達したところで、ｎ型ＭＯＳトランジスタＱｎ１が自らオフし、ノードＮＢの電圧Ｖ＿ＮＢは‘ＶＳＳ＋Ｖｔｈｎ’に設定される。
上述した第１の期間〜第４の期間（ｔ３１〜ｔ３５）を通じて、制御回路１０Ｂは制御信号Ｓ５を電圧‘ＶＤＤ’、制御信号Ｓ６を電圧‘ＶＳＳ’に設定する。これにより、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５がオフするため、この期間においてｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１が同時にオンする状態になっても、貫通電流は流れない。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ’に設定された後の動作については、図２に示すレベルシフト回路と同様である。
以上説明したように、本実施形態に係るレベルシフト回路においても、図２に示すレベルシフト回路と同様な動作が実現されるため、これと同様な効果を奏することができる。
すなわち、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ’、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ’に設定されるため、トランジスタ（Ｑｐ１，Ｑｎ１）のしきい電圧のばらつきに影響されることなく、安定したレベルシフト動作を行うことができる。
また、ノードＮＡおよびＮＢの電圧が、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のオン／オフの切り換わり点の電圧にそれぞれ設定されるため、トランジスタのしきい電圧より小さい振幅の信号であってもレベルシフト動作が可能である。
また、本実施形態に係るレベルシフト回路によれば、ノードＮＡおよびＮＢの電圧を設定する期間（ｔ３１〜ｔ３５）においてｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５をオフさせることにより、貫通電流の発生を確実に防止することができる。
更に、本実施形態に係るレベルシフト回路によれば、入力信号ＩＮがハイレベル（Ｖｉｎ）のときにノードＮＡの電圧設定（第１の期間および第２の期間）を行い、入力信号ＩＮがローレベル（ＶＳＳ）のときにノードＮＢの電圧設定（第３の期間および第４の期間）を行う。これにより、第２〜第４の実施形態に係るレベルシフト回路のように、２つの入力信号（ＩＮ１、ＩＮ２）を同時に別の電圧に設定する必要がないため、回路構成を簡易化することができる。
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
第６の実施形態に係るレベルシフト回路は、例えば図８に示すレベルシフト回路と同様の構成を有しており、両者の違いは、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ６の制御方法にある。
図１０は、第６の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。
図１０（Ａ）〜（Ｊ）の信号波形は、図９（Ａ）〜（Ｊ）の信号波形に対応する。
本実施形態に係るレベルシフト回路では、図１０（Ｅ）に示すように、入力信号ＩＮがハイレベル（Ｖｉｎ）になる第１の期間および第２の期間（ｔ３１〜ｔ３３）において、制御信号Ｓ５およびＳ６が電圧‘ＶＤＤ’に設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ５がオフ、ｎ型ＭＯＳトランジスタＱｎ５がオンするため、レベルシフト信号Ｏの出力端子はｎ型ＭＯＳトランジスタＱｎ１を介して電源ラインＶＳＳに接続される。
ここで、図１０（Ｉ）に示すように、この第１の期間および第２の期間（ｔ３１〜ｔ３３）においてノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ＋Ｖｉｎ’程度まで上昇しているものとすると、この期間においてｎ型ＭＯＳトランジスタＱｎ１はオンするため、レベルシフト信号Ｏは電圧‘ＶＳＳ’になる。
また、本実施形態に係るレベルシフト回路では、図１０（Ｆ）に示すように、入力信号ＩＮがローレベル（ＶＳＳ）になる第３の期間および第４の期間（ｔ３３〜ｔ３５）において、制御信号Ｓ５およびＳ６が電圧‘ＶＳＳ’に設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ５がオン、ｎ型ＭＯＳトランジスタＱｎ５がオフするため、レベルシフト信号Ｏの出力端子はｐ型ＭＯＳトランジスタＱｐ１を介して電源ラインＶＤＤに接続される。
ここで、図１０（Ｈ）に示すように、この第３の期間および第４の期間（ｔ３３〜ｔ３５）においてノードＮＡの電圧Ｖ＿ＮＢが‘ＶＤＤ−Ｖｔｈｐ−Ｖｉｎ’程度まで低下しているものとすると、この期間においてｐ型ＭＯＳトランジスタＱｐ１はオンするため、レベルシフト信号Ｏは電圧‘ＶＤＤ’になる。
このように、本実施形態に係るレベルシフト回路では、入力信号ＩＮがハイレベル（Ｖｉｎ）になる期間においてノードＮＡの電圧設定を行い、かつ、そのときにｐ型ＭＯＳトランジスタＱｐ５をオフ、ｎ型ＭＯＳトランジスタＱｎ５をオンさせることにより、ノードＮＡの電圧設定を行いながら、これと並行して、入力信号ＩＮに応じた電圧‘ＶＳＳ’のレベルシフト信号Ｏを出力することができる。同様に、入力信号ＩＮがローレベル（ＶＳＳ）になる期間においてノードＮＢの電圧設定を行い、かつ、そのときにｐ型ＭＯＳトランジスタＱｐ５をオン、ｎ型ＭＯＳトランジスタＱｎ５をオフさせることにより、ノードＮＢの電圧設定を行いながら、これと並行して、入力信号ＩＮに応じた電圧‘ＶＤＤ’のレベルシフト信号Ｏを出力することができる。
つまり、本実施形態に係るレベルシフト回路によれば、ノードＮＡおよびＮＢの電圧設定と並行して、レベルシフト信号Ｏを出力することができる。
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
第７の実施形態に係るレベルシフト回路は、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ２の制御方法に関して、上述した実施形態（第２〜第６の実施形態）に係るレベルシフト回路と異なっている。
すなわち、第７の実施形態に係るレベルシフト回路は、ノードＮＡに電圧‘ＶＳＳ’を供給する期間（第１の期間）において、ｐ型ＭＯＳトランジスタＱｐ２がオンする。また、ノードＮＢに電圧‘ＶＤＤ’を供給する期間（第３の期間）において、ｎ型ＭＯＳトランジスタＱｎ２がオンする。
これにより、第１の期間においてｐ型ＭＯＳトランジスタＱｐ１のドレイン電圧を‘ＶＳＳ’に初期化するとともに、第３の期間においてｎ型ＭＯＳトランジスタＱｎ１のドレイン電圧を‘ＶＤＤ’に初期化する。
ここでは一例として、本実施形態に係るレベルシフト回路の構成が図８に示すレベルシフト回路と同じであるものとする。また、各トランジスタの制御方法が、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ２を除いて、第６の実施形態に係るレベルシフト回路と同じであるものとする。
図１１は、第７の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。
図１１（Ａ）〜（Ｊ）の信号波形は、図９（Ａ）〜（Ｊ）の信号波形に対応する。
本実施形態に係るレベルシフト回路では、図１１（Ｂ）に示すように、ｐ型ＭＯＳトランジスタＱｐ１がオンする第１の期間（ｔ３１〜ｔ３２）において、制御信号Ｓ２がローレベル（ＶＳＳ）に設定されることにより、ｐ型ＭＯＳトランジスタＱｐ２がオンする。ｐ型ＭＯＳトランジスタＱｐ２がオンすると、ｐ型ＭＯＳトランジスタＱｐ１のドレイン電圧は‘ＶＳＳ’に初期化される。
第１の期間（ｔ３１〜ｔ３２）においてｐ型ＭＯＳトランジスタＱｐ５がオフしているため、このときｐ型ＭＯＳトランジスタＱｐ２がオフすると、ｐ型ＭＯＳトランジスタＱｐ１のドレインはフローティング状態になる。これに対し、本実施形態に係るレベルシフト回路では、第１の期間においてｐ型ＭＯＳトランジスタＱｐ２がオンするため、ｐ型ＭＯＳトランジスタＱｐ１のドレイン電圧安定化することができる。
第１の期間（ｔ３１〜ｔ３２）においてノードＮＡが‘ＶＳＳ’に設定されると、次に第２の期間（ｔ３２〜ｔ３３）においてｐ型ＭＯＳトランジスタＱｐ１がオフする。このときｐ型ＭＯＳトランジスタＱｐ２はオンのままであるため、ノードＮＡの電圧は‘ＶＳＳ’から‘ＶＳＳ−Ｖｔｈｐ’まで上昇する。
次に、ｎ型ＭＯＳトランジスタＱｎ１がオンする第３の期間（ｔ３３〜ｔ３４）において、制御信号Ｓ４がハイレベル（ＶＤＤ）に設定されることにより、ｎ型ＭＯＳトランジスタＱｎ２がオンする。ｎ型ＭＯＳトランジスタＱｎ２がオンすると、ｎ型ＭＯＳトランジスタＱｎ１のドレイン電圧は‘ＶＤＤ’に初期化される。
第３の期間（ｔ３３〜ｔ３４）においてｎ型ＭＯＳトランジスタＱｎ５がオフしているため、このときｎ型ＭＯＳトランジスタＱｎ２がオフすると、ｎ型ＭＯＳトランジスタＱｎ１のドレインはフローティング状態になる。これに対し、本実施形態に係るレベルシフト回路では、第３の期間においてｎ型ＭＯＳトランジスタＱｎ２がオンするため、ｎ型ＭＯＳトランジスタＱｎ１のドレイン電圧を安定化することができる。
第３の期間（ｔ３３〜ｔ３４）においてノードＮＢが‘ＶＤＤ’に設定されると、次に第４の期間（ｔ３４〜ｔ３５）においてｎ型ＭＯＳトランジスタＱｎ１がオフする。このときｎ型ＭＯＳトランジスタＱｎ２はオンのままであるため、ノードＮＢの電圧は‘ＶＤＤ’から‘ＶＤＤ−Ｖｔｈｎ’まで低下する。
このように、本実施形態に係るレベルシフト回路では、ノードＮＡの電圧設定を行う第１の期間および第２の期間においてｐ型ＭＯＳトランジスタＱｐ２がオンすることにより、ｐ型ＭＯＳトランジスタＱｐ１のドレイン電圧を‘ＶＳＳ’に安定化することができる。同様に、ノードＮＢの電圧設定を行う第３の期間および第４の期間においてｎ型ＭＯＳトランジスタＱｎ２がオンすることにより、ｎ型ＭＯＳトランジスタＱｎ１のドレイン電圧を‘ＶＤＤ’に安定化することができる。
また、本実施形態に係るレベルシフト回路によれば、ｐ型ＭＯＳトランジスタＱｐ５の制御信号Ｓ５（図１１（Ｅ））を論理反転することによってｐ型ＭＯＳトランジスタＱｐ２の制御信号Ｓ２（図１１（Ｂ））を生成できるとともに、ｎ型ＭＯＳトランジスタＱｎ５の制御信号Ｓ６（図１１（Ｆ））を論理反転することによってｎ型ＭＯＳトランジスタＱｎ２の制御信号Ｓ４（図１１（Ｄ））を生成できる。そのため、制御回路の構成を簡易化することができる。
もし、ｐ型ＭＯＳトランジスタＱｐ２をｎ型ＭＯＳトランジスタに置換し、ｎ型ＭＯＳトランジスタＱｎ２をｐ型ＭＯＳトランジスタＱに置換すれば、制御信号Ｓ２とＳ５を共通化し、制御信号Ｓ４とＳ６を共通化できるため、制御回路を更に簡易化することができる。
＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。
本実施形態に係るレベルシフト回路は、上述した実施形態（第２〜第６の実施形態）に係るレベルシフト回路において、ｐ型ＭＯＳトランジスタＱｐ２をｎ型ＭＯＳトランジスタに置換し、ｎ型ＭＯＳトランジスタＱｎ２をｐ型ＭＯＳトランジスタに置換し、かつ、これらのトランジスタをブートスラップ方式によって駆動する回路を設けたものである。
図１２は、本実施形態に係るレベルシフト回路の構成の一例を示す図である。
本実施形態に係るレベルシフト回路は、図１２に示すように、図８に示すレベルシフト回路におけるｐ型ＭＯＳトランジスタＱｐ２をｎ型ＭＯＳトランジスタＱｎ２１に置換し、ｎ型ＭＯＳトランジスタＱｎ２をｐ型ＭＯＳトランジスタＱｐ２１に置換し、更にブートストラップ方式の駆動回路としてｎ型ＭＯＳトランジスタＱｎ７およびｐ型ＭＯＳトランジスタＱｐ７を設けたものである。
ｎ型ＭＯＳトランジスタＱｎ２１は、本発明の第１スイッチ素子の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ７は、本発明の第２スイッチ素子の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ２１は、本発明の第３スイッチ素子の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ７は、本発明の第４スイッチ素子の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ７は、そのゲートが電源ラインＶＤＤに接続され、そのソースがｎ型ＭＯＳトランジスタＱｎ２１のゲートに接続され、そのドレインに制御信号Ｓ２が入力される。
ｐ型ＭＯＳトランジスタＱｐ７は、そのゲートが電源ラインＶＤＤに接続され、そのソースがｐ型ＭＯＳトランジスタＱｐ２１のゲートに接続され、そのドレインに制御信号Ｓ４が入力される。
図１２に示すレベルシフト回路における制御信号（Ｓ１〜Ｓ６）のタイミング関係は、第６の実施形態に係るレベルシフト回路と同じである。ただし、両者の制御信号Ｓ１，Ｓ２の論理値は反転している（図１０（Ｂ）と図１３（Ｂ）並びに図１０（Ｄ）と図１３（Ｄ）を参照）。
図１３は、第８の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。
図１３（Ａ）〜（Ｉ），（Ｌ）の信号波形は、図１０（Ａ）〜（Ｉ），（Ｊ）の信号波形にそれぞれ対応する。
図１３（Ｊ）の信号波形は、ｎ型ＭＯＳトランジスタＱｎ２１のゲートとｎ型ＭＯＳトランジスタＱｎ７のソースとが接続されるノードＮＣの電圧‘Ｖ＿ＮＣ’を示す。
図１３（Ｋ）の信号波形は、ｐ型ＭＯＳトランジスタＱｐ２１のゲートとｐ型ＭＯＳトランジスタＱｐ７のソースとが接続されるノードＮＤの電圧‘Ｖ＿ＮＤ’を示す。
なお、以下の説明において‘Ｖｔｈｎ（Ｑｎ７）’、‘Ｖｔｈｎ（Ｑｎ２１）’はそれぞれｎ型ＭＯＳトランジスタＱｎ７、Ｑｎ２１のしきい電圧を示す。
‘Ｖｔｈｐ（Ｑｐ７）’、‘Ｖｔｈｐ（Ｑｐ２１）’はそれぞれｐ型ＭＯＳトランジスタＱｐ７、Ｑｐ２１のしきい電圧を示す。
‘Ｖｔｈｐ（Ｑｐ１）’、‘Ｖｔｈｎ（Ｑｎ１）’はそれぞれｐ型ＭＯＳトランジスタＱｐ１、ｎ型ＭＯＳトランジスタＱｎ１のしきい電圧を示す。
第１の期間（ｔ３１〜ｔ３２）において、制御信号Ｓ１がハイレベル（ＶＤＤ）、制御信号Ｓ２がローレベル（ＶＳＳ）に設定され、ｎ型ＭＯＳトランジスタＱｎ３およびＱｎ７がオンする。ｎ型ＭＯＳトランジスタＱｎ３がオンすると、ノードＮＡの電圧Ｖ＿ＮＡ（図１３（Ｈ））が電圧‘ＶＳＳ’に設定されるため、ｐ型ＭＯＳトランジスタＱｐ１がオンする。また、ｎ型ＭＯＳトランジスタＱｎ７がオンすると、ｎ型ＭＯＳトランジスタＱｎ２１のゲートにはローレベル（ＶＳＳ）の制御信号Ｓ２が入力されるため、ｎ型ＭＯＳトランジスタＱｎ２１がオフする。
次に第２の期間（ｔ３２〜ｔ３３）において、制御信号Ｓ１がローレベル（ＶＳＳ）、制御信号Ｓ２がハイレベル（ＶＤＤ）に設定され、ｎ型ＭＯＳトランジスタＱｎ３がオフする。
制御信号Ｓ２がハイレベル（ＶＤＤ）に設定されると、ノードＮＣにはｎ型ＭＯＳトランジスタＱｎ７を介して電圧‘ＶＤＤ’が供給されるため、ノードＮＣの電圧Ｖ＿ＮＣは‘ＶＤＤ−Ｖｔｈｎ（Ｑｎ７）’に設定される。これにより、ｎ型ＭＯＳトランジスタＱｎ２１がオンする。
ｎ型ＭＯＳトランジスタＱｎ２１がオンすると、ノードＮＡにはｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ２１を介して電圧‘ＶＤＤ’が供給されるため、ノードＮＡの電圧Ｖ＿ＮＡが時間と共に上昇する（図１３（Ｈ））。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｎ（Ｑｎ７）−Ｖｔｈｎ（Ｑｎ２１）’に達すると、ノードＮＣの電圧Ｖ＿ＮＣが‘ＶＤＤ−Ｖｔｈｎ（Ｑｎ７）’に達し、ｎ型ＭＯＳトランジスタＱｎ７がオンからオフへ切り替わる。ノードＮＡの電圧が更に上昇すると、ｎ型ＭＯＳトランジスタＱｎ２１のゲートとドレインとの間の寄生的な容量素子に蓄積される電荷によって、ノードＮＣの電圧Ｖ＿ＮＣが正側に押し上げられるため、電圧Ｖ＿ＮＣは電圧Ｖ＿ＮＡと共に上昇する（図１３（Ｊ））。
ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’に達すると、ｐ型ＭＯＳトランジスタＱｐ１がオンからオフへ切り替わり、ノードＮＡの電圧上昇が停止する。これにより、ノードＮＡの電圧は‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’に設定される。
次に第３の期間（ｔ３３〜ｔ３４）において、制御信号Ｓ３がローレベル（ＶＳＳ）、制御信号Ｓ４がハイレベル（ＶＤＤ）に設定され、ｐ型ＭＯＳトランジスタＱｐ３およびＱｐ７がオンする。ｐ型ＭＯＳトランジスタＱｐ３がオンすると、ノードＮＢの電圧Ｖ＿ＮＢ（図１３（Ｉ））が電圧‘ＶＤＤ’に設定されるため、ｎ型ＭＯＳトランジスタＱｎ１がオンする。また、ｐ型ＭＯＳトランジスタＱｐ７がオンすると、ｐ型ＭＯＳトランジスタＱｐ２１のゲートにはハイレベル（ＶＤＤ）の制御信号Ｓ４が入力されるため、ｐ型ＭＯＳトランジスタＱｐ２１がオフする。
次に第４の期間（ｔ３４〜ｔ３５）において、制御信号Ｓ３がハイレベル（ＶＤＤ）、制御信号Ｓ４がローレベル（ＶＳＳ）に設定され、ｐ型ＭＯＳトランジスタＱｐ３がオフする。
制御信号Ｓ４がローレベル（ＶＳＳ）に設定されると、ノードＮＤにはｐ型ＭＯＳトランジスタＱｐ７を介して電圧‘ＶＳＳ’が供給されるため、ノードＮＤの電圧Ｖ＿ＮＤは‘ＶＤＤ＋Ｖｔｈｐ（Ｑｐ７）’に設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ２１がオンする。
ｐ型ＭＯＳトランジスタＱｐ２１がオンすると、ノードＮＢにはｎ型ＭＯＳトランジスタＱｎ１およびｐ型ＭＯＳトランジスタＱｐ２１を介して電圧‘ＶＳＳ’が供給されるため、ノードＮＢの電圧Ｖ＿ＮＢが時間と共に低下する（図１３（Ｉ））。
ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｐ（Ｑｐ７）＋Ｖｔｈｐ（Ｑｐ２１）’に達すると、ノードＮＤの電圧Ｖ＿ＮＤが‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ７）’に達し、ｐ型ＭＯＳトランジスタＱｐ７がオンからオフへ切り替わる。ノードＮＢの電圧がここから更に低下すると、ｐ型ＭＯＳトランジスタＱｐ２１のゲートとドレインとの間の寄生的な容量素子に蓄積される電荷によって、ノードＮＤの電圧Ｖ＿ＮＣが押し下げられるため、電圧Ｖ＿ＮＤは電圧Ｖ＿ＮＢと共に低下する（図１３（Ｊ））。
ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’に達すると、ｎ型ＭＯＳトランジスタＱｎ１がオンからオフへ切り替わり、ノードＮＢの電圧低下が停止する。これにより、ノードＮＢの電圧は‘ＶＤＤ＋Ｖｔｈｎ（Ｑｎ１）’に設定される。
以上説明したように、本実施形態に係るレベルシフト回路によれば、ｐ型ＭＯＳトランジスタＱｐ１のドレインとゲートを接続するためのスイッチにｎ型ＭＯＳトランジスタＱｎ２１，Ｑｎ７によるブートストラップ方式のスイッチを用いるため、ｐ型ＭＯＳトランジスタＱｐのしきい値Ｖｔｈｐ（Ｑｐ１）が比較的小さい場合でも、ノードＮＡの電圧を確実に‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’まで上昇させることができる。
また、ｎ型ＭＯＳトランジスタＱｎ１のドレインとゲートを接続するためのスイッチにｐ型ＭＯＳトランジスタＱｐ２１，Ｑｐ７によるブートストラップ方式のスイッチを用いるため、ｎ型ＭＯＳトランジスタＱｎのしきい値Ｖｔｈｎ（Ｑｎ１）が比較的小さい場合でも、ノードＮＢの電圧を確実に‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’まで低下させることができる。
なお、上述の実施形態では、ｎ型ＭＯＳトランジスタＱｎ２１およびｐ型ＭＯＳトランジスタＱｐ２１のゲートとドレイン（若しくはソース）との間の寄生容量素子を利用してブートストラップ動作を実現しているが、もし寄生容量素子だけでは不十分な場合は、これらのゲートとドレイン（若しくはソース）との間にキャパシタを接続することによって、ブートストラップ動作に必要な静電容量値を補っても良い。
＜第９の実施形態＞
次に、本発明の第９の実施形態について説明する。
本実施形態に係るレベルシフト回路は、上述した実施形態（第２〜第６の実施形態）に係るレベルシフト回路において、キャパシタＣＡ，ＣＢに共通の信号を入力するための回路を設けたものである。
図１４は、本実施形態に係るレベルシフト回路の第１の構成例を示す図である。
図１４に示すレベルシフト回路ＬＳ１Ａは、図１２に示すレベルシフト回路の制御回路１０Ｃを制御回路１０Ｅに置換し、更にｎ型ＭＯＳトランジスタＱｎ８〜Ｑｎ１１と、ｐ型ＭＯＳトランジスタＱｐ１１と、キャパシタＣ３とを設けたものであり、他の構成は図１２に示すレベルシフト回路と同じである。
ｐ型ＭＯＳトランジスタＱｐ１１およびｎ型ＭＯＳトランジスタＱｎ１１によって構成される回路は、本発明の第１の入力回路の一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１０は、本発明の第２の入力回路の一実施形態である。
キャパシタＣ３は、本発明の第３のキャパシタの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ８およびＱｎ９によって構成される回路は、本発明の第３の電圧供給回路の一実施形態である。
キャパシタＣＡの一方の端子（ノードＮＡに接続されていない方の端子）と、キャパシタＣＢの一方の端子（ノードＮＢに接続されていない方の端子）は、ノードＮＥにおいて共通に接続される。
ｎ型ＭＯＳトランジスタＱｎ８は、そのソースが電源ラインＶＳＳに接続され、そのドレインがｎ型ＭＯＳトランジスタＱｎ９のソースに接続され、そのゲートに制御信号Ｓ８が入力される。
ｎ型ＭＯＳトランジスタＱｎ９は、そのドレインに電圧‘Ｖｉｎ’が入力され、そのゲートに制御信号Ｓ９が入力される。
ｎ型ＭＯＳトランジスタＱｎ１０は、そのソースがノードＮＥに接続され、そのドレインに電圧‘Ｖｉｎ’が入力され、そのゲートに制御信号Ｓ１０が入力される。
キャパシタＣ３は、その一方の端子がノードＮＢに接続され、他方の端子がｎ型ＭＯＳトランジスタＱｎ８のドレインおよびｎ型ＭＯＳトランジスタＱｎ９のソースに接続される。
ｐ型ＭＯＳトランジスタＱｐ１１およびｎ型ＭＯＳトランジスタＱｎ１１は並列に接続されており、トランスファーゲートを構成する。このトランスファーゲートの一方の端子には入力信号ＩＮが入力され、他方の端子はノードＮＥに接続される。ｐ型ＭＯＳトランジスタＱｐ１１のゲートには制御信号Ｓ１１が入力され、ｎ型ＭＯＳトランジスタＱｎ１１のゲートにはその論理反転信号である制御信号ｘＳ１１が入力される。
制御回路１０Ｅは、次のようなタイミングの制御信号Ｓ１〜Ｓ１１，ｘＳ１１を生成する。
すなわち、第１の期間（図１５の時刻ｔ４１〜ｔ４２）において、制御信号Ｓ１を電圧‘ＶＤＤ’、制御信号Ｓ３を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ１を電圧‘ＶＳＳ’、制御信号Ｓ３を電圧‘ＶＤＤ’に設定する。第１の期間では、ノードＮＡの電圧を‘ＶＤＤ’に初期化する動作と、ノードＮＢの電圧を‘ＶＳＳ’に初期化する動作が実行される。
制御回路１０Ｅは、第１の期間に続く第２の期間（図１５の時刻ｔ４２〜ｔ４３）において、制御信号Ｓ２を電圧‘ＶＤＤ’、制御信号Ｓ４を電圧‘ＶＳＳ’に設定し、他の期間において、制御信号Ｓ２を電圧‘ＶＳＳ’、制御信号Ｓ４を電圧‘ＶＤＤ’に設定する。第２の期間では、ノードＮＡの電圧をｐ型ＭＯＳトランジスタＱｐ１のしきい値まで上昇させる動作と、ノードＮＢの電圧をｎ型ＭＯＳトランジスタＱｎ１のしきい値まで低下させる動作が実行される。
第２の期間に続く期間（図１５の時刻ｔ４３〜ｔ４４）を、以下では第６の期間と呼ぶ。制御回路１０Ｅは、この第６の期間において、制御信号Ｓ９を電圧‘ＶＤＤ’に設定し、他の期間において、制御信号Ｓ９を電圧‘ＶＳＳ’に設定する。第６の期間では、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’に設定され、ｎ型ＭＯＳトランジスタＱｎ１がオンする。
また制御回路１０Ｅは、第１の期間および第２の期間（ｔ４１〜ｔ４３）において、制御信号Ｓ５を電圧‘ＶＤＤ’，制御信号Ｓ６を電圧‘ＶＳＳ’、制御信号Ｓ８を電圧‘ＶＤＤ’に設定し、その他の期間において、制御信号Ｓ５を電圧‘ＶＳＳ’、制御信号Ｓ６を電圧‘ＶＤＤ’、制御信号Ｓ８を電圧‘ＶＳＳ’に設定する。第１の期間および第２の期間では、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５がオフし、出力端子Ｏがフローティング状態になる。また、キャパシタＣ３にｎ型ＭＯＳトランジスタＱｎ１のしきい値‘Ｖｔｈｎ（Ｑｎ１）’が充電される。
更に制御回路１０Ｅは、第１，第２および第６の期間（ｔ４１〜ｔ４４）において、制御信号Ｓ１０を電圧‘ＶＤＤ’、制御信号Ｓ１１を電圧‘ＶＤＤ’、制御信号ｘＳ１１を電圧‘ＶＳＳ’に設定し、その他の期間において、制御信号Ｓ１０を電圧‘ＶＳＳ’、制御信号Ｓ１１を電圧‘ＶＳＳ’、制御信号ｘＳ１１を電圧‘ＶＤＤ’に設定する。第１，第２および第６の期間において、トランスファーゲート（Ｑｐ１１，Ｑｎ１１）がオフし、ノードＮＥには電圧‘Ｖｉｎ’が入力される。
上述した構成を有する図１４に示すレベルシフト回路ＬＳ１Ａの動作について、図１５を参照して説明する。
図１５は、図１４に示すレベルシフト回路ＬＳ１Ａにおける各部の信号波形の一例を示す図である。
図１５（Ａ）は、制御信号Ｓ１の電圧波形を示す。制御信号Ｓ３の電圧波形は、この制御Ｓ１の電圧波形を論理反転したものに相当する。
図１５（Ｂ）は、制御信号Ｓ２の電圧波形を示す。制御信号Ｓ４の電圧波形は、この制御Ｓ２の電圧波形を論理反転したものに相当する。
図１５（Ｃ）は、制御信号Ｓ５およびＳ８の電圧波形を示す。制御信号Ｓ６の電圧波形は、この制御信号Ｓ５，Ｓ８の電圧波形を論理反転したものに相当する。
図１５（Ｄ）は、制御信号Ｓ９の電圧波形を示す。
図１５（Ｅ）は、制御信号Ｓ１０およびＳ１１の電圧波形を示す。
図１５（Ｆ）は、入力信号ＩＮの電圧波形を示す。
図１５（Ｇ）は、ノードＮＡの電圧Ｖ＿ＮＡの波形を示す。
図１５（Ｈ）は、ノードＮＢの電圧Ｖ＿ＮＢの波形を示す。
図１５（Ｉ）は、ノードＮＥの電圧Ｖ＿ＮＥの波形を示す。
図１５（Ｊ）は、出力信号Ｏの電圧波形を示す。
第１の期間（ｔ４１〜ｔ４２）において、制御回路１０Ｅは制御信号Ｓ１を電圧‘ＶＤＤ’、制御信号Ｓ２を電圧‘ＶＳＳ’、制御信号Ｓ３を電圧‘ＶＳＳ’、制御信号Ｓ４を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３がオン、ｎ型ＭＯＳトランジスタＱｎ２１がオフ、ｐ型ＭＯＳトランジスタＱｐ３がオン、ｐ型ＭＯＳトランジスタＱｐ２１がオフするため、ノードＮＡが電圧‘ＶＳＳ’に初期化され、ノードＮＢが電圧‘ＶＤＤ’に初期化される。
次いで第２の期間（ｔ４２〜ｔ４３）において、制御回路１０Ｅは制御信号Ｓ１を電圧‘ＶＳＳ’、制御信号Ｓ２を電圧‘ＶＤＤ’、制御信号Ｓ３を電圧‘ＶＤＤ’、制御信号Ｓ４を電圧‘ＶＳＳ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３がオフ、ｎ型ＭＯＳトランジスタＱｎ２１がオン、ｐ型ＭＯＳトランジスタＱｐ３がオフ、ｐ型ＭＯＳトランジスタＱｐ２１がオンするため、ノードＮＡの電圧Ｖ＿ＮＡが‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’、ノードＮＢの電圧Ｖ＿ＮＢが‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’に設定される。
第１の期間および第２の期間（ｔ４１〜ｔ４３）において、制御回路１０Ｅは制御信号Ｓ５を電圧‘ＶＤＤ’、制御信号Ｓ６を電圧‘ＶＳＳ’に設定する。これにより、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５が共にオフし、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の貫通電流が防止される。
また、この第１の期間および第２の期間において、制御回路１０Ｅは制御信号Ｓ８を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ８がオンし、キャパシタＣ３に電圧‘Ｖｔｈｎ（Ｑｎ１）’が充電される。
次に第６の期間（ｔ４３〜ｔ４４）において、制御回路１０Ｅは、制御信号Ｓ１，Ｓ２，Ｓ５を電圧‘ＶＳＳ’、制御信号Ｓ３，Ｓ４，Ｓ６を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ３，Ｑｎ２１およびｐ型ＭＯＳトランジスタＱｐ３，Ｑｐ２１が全てオフする。
また第６の期間において、制御回路１０Ｅは、制御信号Ｓ８を電圧‘ＶＳＳ’、制御信号Ｓ９を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ８がオフ、ｎ型ＭＯＳトランジスタＱｎ９がオンし、キャパシタＣ３の一方の端子（ノードＮＢに接続されていない方の端子）の電圧は‘ＶＳＳ’から‘ＶＳＳ＋Ｖｉｎ’へ上昇する。ここで、キャパシタＣ３の容量値がキャパシタＣＢに比べて十分大きい場合（例えば３倍以上の場合）、‘ＶＳＳ’と‘ＶＳＳ＋Ｖｉｎ’との差分（Ｖｉｎ）だけノードＮＢの電圧Ｖ＿ＮＢが上昇する。すなわち、ノードＮ＿ＮＢの電圧は‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’から‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’へ正側にシフトする。これにより、ｎ型ＭＯＳトランジスタＱｎ１はオフからオンへ切り替わる。
上述した第１，第２および第６の期間（ｔ４１〜ｔ４４）において、制御回路１０Ｅは制御信号Ｓ１０を電圧‘ＶＤＤ’に設定する。これにより、第１，第２および第６の期間においてｎ型ＭＯＳトランジスタＱｎ１０がオンし、ノードＮＥには電圧‘Ｖｉｎ’が入力される。
第６の期間（ｔ４３〜ｔ４４）の後、制御回路１０Ｅは制御信号Ｓ９，Ｓ１０，Ｓ１１を電圧‘ＶＳＳ’、制御信号ｘＳ１１を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ１０がオフ、トランスファーゲート（Ｑｐ１１，Ｑｎ１１）がオンし、ノードＮＥには入力信号ＩＮが入力される。入力信号ＩＮは、電圧‘Ｖｉｎ’と電圧‘ＶＳＳ’とを交互に繰り返す信号である。
入力信号ＩＮが電圧‘Ｖｉｎ’のとき、ノードＮＡおよびＮＢの電圧は第６の期間と同じ状態になるため、ｐ型ＭＯＳトランジスタＱｐ１はオフ、ｎ型ＭＯＳトランジスタＱｎ１はオンする。これにより、出力信号Ｏが電圧‘ＶＳＳ’になる。
他方、入力信号ＩＮが‘ＶＳＳ’のとき、ノードＮＡおよびＮＢの電圧が負側へ電圧‘Ｖｉｎ’だけシフトする。すなわち、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’から‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）−Ｖｉｎ’へシフトし、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’から‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’へシフトする。そのため、ｐ型ＭＯＳトランジスタＱｐ１がオン、ｎ型ＭＯＳトランジスタＱｎ１がオフし、出力信号Ｏが電圧‘ＶＤＤ’になる。
以上説明したように、図１４に示すレベルシフト回路ＬＳ１Ａによれば、レベルシフトされた出力信号Ｏの出力期間（例えば図１５の時刻ｔ４４以降）において、ノードＮＥには入力信号ＩＮが入力され、ノードＮＡおよびＮＢの電圧設定を行う期間（ｔ４１〜ｔ４４）においては、入力信号ＩＮの振幅に相当する‘ＶＳＳ’〜‘Ｖｉｎ’の電圧範囲に含まれる所定の電圧がノードＮＥに入力される。これにより、ノードＮＥに入力信号ＩＮを入力することなく、ノードＮＡおよびＮＢの電圧を設定することができる。すなわち、入力信号ＩＮのタイミングと無関係にノードＮＡおよびＮＢの電圧を設定することができる。
図１５では第１の期間（ｔ４１〜ｔ４２）、第２の期間（ｔ４２〜ｔ４３）、第６の期間（ｔ４３〜ｔ４４）を入力信号ＩＮのタイミングに合わせているが、本実施形態に係るレベルシフト回路では、この期間を入力信号ＩＮのタイミングに依存しない任意の時間幅に設定することが可能である。
このように、入力信号ＩＮのタイミングと無関係にノードＮＡおよびＮＢの電圧を初期化することが可能になると、回路システム内のグローバルな信号（例えばシステムクロック信号など）を入力信号ＩＮとして直接用いることが可能になるため、特別なクロック信号を生成する必要がなくなり、回路構成を簡易化することができる。
次に、本実施形態に係るレベルシフト回路の第２の構成例について、図１６を参照して説明する。
図１６に示す第２の構成例のレベルシフト回路ＬＳ１Ｂは、図１４に示すレベルシフト回路におけるｐ型ＭＯＳトランジスタＱｐ７およびｎ型ＭＯＳトランジスタＱｎ７を削除し、ｎ型ＭＯＳトランジスタＱｎ２１のゲートに制御信号Ｓ２を直接入力するとともに、ｐ型ＭＯＳトランジスタＱｐ２１のゲートに制御信号Ｓ４を直接入力したものである。
ｐ型ＭＯＳトランジスタＱｐ１のしきい値Ｖｔｈｐ（Ｑｐ１）が比較的大きく、ｎ型ＭＯＳトランジスタＱｎ７およびＱｎ２１のしきい値Ｖｔｈｎ（Ｑｎ７），Ｖｔｈｎ（Ｑｎ２１）が比較的小さい場合、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’まで上昇した状態でも、‘ＶＤＤ’のゲート電圧によってｎ型ＭＯＳトランジスタＱｎ２１をオンに駆動することが可能である。
また、ｎ型ＭＯＳトランジスタＱｎ１のしきい値Ｖｔｈｎ（Ｑｎ１）が比較的大きく、ｐ型ＭＯＳトランジスタＱｐ７およびＱｐ２１のしきい値Ｖｔｈｐ（Ｑｐ７），Ｖｔｈｐ（Ｑｐ２１）が比較的小さい場合、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’まで低下した状態でも、‘ＶＳＳ’のゲート電圧によってｐ型ＭＯＳトランジスタＱｐ２１をオンに駆動することが可能である。
第２の構成例では、図１６に示すようにブートストラップ動作用のトランジスタ（Ｑｎ７，Ｑｐ７）を省略することによって、回路構成を簡易化することができる。
次に、本実施形態に係るレベルシフト回路の第３の構成例について、図１７を参照して説明する。
図１７に示す第３の構成例のレベルシフト回路ＬＳ２Ａは、図１４に示すレベルシフト回路ＬＳ１ＡにおけるキャパシタＣ３とｎ型ＭＯＳトランジスタＱｎ１０の接続関係を変更し、更に、制御回路１０Ｅを制御回路１０Ｆに置換したものであり、他の構成は図１４に示すレベルシフト回路ＬＳ１Ａと同じである。
キャパシタＣ３は、その一方の端子がノードＮＡに接続され、他方の端子がｎ型ＭＯＳトランジスタＱｎ８のドレインおよびｎ型ＭＯＳトランジスタＱｎ９のソースに接続される。
ｎ型ＭＯＳトランジスタＱｎ１０は、そのドレインがノードＮＥに接続され、そのソースが電源ラインＶＳＳに接続され、そのゲートに制御信号Ｓ１０が入力される。
制御回路１０Ｆは、制御回路１０Ｅにおける制御信号Ｓ８とＳ９のタイミングを交替する。すなわち制御回路１０Ｆは、制御回路１０Ｅにおいて制御信号Ｓ８として出力していた信号を制御信号Ｓ９として出力し、制御回路１０Ｅにおいて制御信号Ｓ９として出力していた信号を制御信号Ｓ８として出力する。制御回路１０Ｆにおける他の制御信号のタイミングは制御回路１０Ｅと同じである。
図１８は、図１７に示すレベルシフト回路ＬＳ２Ａにおける各部の信号波形の一例を示す図である。
図１８（Ａ）〜（Ｊ）の信号波形は、図１５（Ａ）〜（Ｊ）の信号波形と対応する。
図１７に示すレベルシフト回路ＬＳ２Ａでは、第１の期間および第２の期間（ｔ４１〜ｔ４３）において、制御回路１０Ｅが制御信号Ｓ９を電圧‘ＶＤＤ’に設定し、制御信号Ｓ８を‘ＶＳＳ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ９がオン、ｎ型ＭＯＳトランジスタＱｎ８がオフし、キャパシタＣ３に電圧‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’が充電される。
次に第６の期間（ｔ４３〜ｔ４４）において、制御回路１０Ｅは制御信号Ｓ９を電圧‘ＶＳＳ’、制御信号Ｓ８を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ９がオフ、ｎ型ＭＯＳトランジスタＱｎ８がオンし、キャパシタＣ３の一方の端子（ノードＮＡに接続されていない方の端子）の電圧は‘ＶＳＳ＋Ｖｉｎ’から‘ＶＳＳ’へ低下する。ここで、キャパシタＣ３の容量値がキャパシタＣＡに比べて十分大きい場合（例えば３倍以上の場合）、この‘ＶＳＳ＋Ｖｉｎ’と‘ＶＳＳ’との差分（Ｖｉｎ）だけノードＮＡの電圧Ｖ＿ＮＡが低下する。すなわち、ノードＮ＿ＮＡの電圧は‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’から‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）−Ｖｉｎ’へ負側にシフトする。これにより、ｐ型ＭＯＳトランジスタＱｐ１はオフからオンへ切り替わる。
上述した第１，第２および第６の期間（ｔ４１〜ｔ４４）において、制御回路１０Ｆは制御信号Ｓ１０を電圧‘ＶＤＤ’に設定する。これにより、第１，第２および第６の期間においてｎ型ＭＯＳトランジスタＱｎ１０がオンし、ノードＮＥには電圧‘ＶＳＳ’が入力される。
第６の期間（ｔ４３〜ｔ４４）の後、制御回路１０Ｅは制御信号Ｓ９，Ｓ１０，Ｓ１１を電圧‘ＶＳＳ’、制御信号ｘＳ１１を電圧‘ＶＤＤ’に設定する。これにより、ｎ型ＭＯＳトランジスタＱｎ１０がオフ、トランスファーゲート（Ｑｐ１１，Ｑｎ１１）がオンし、ノードＮＥには入力信号ＩＮが入力される。入力信号ＩＮは、電圧‘Ｖｉｎ’と電圧‘ＶＳＳ’とを交互に繰り返す信号である。
入力信号ＩＮが電圧‘Ｖｉｎ’のとき、ノードＮＡおよびＮＢの電圧は第６の期間と同じ状態になるため、ｐ型ＭＯＳトランジスタＱｐ１はオン、ｎ型ＭＯＳトランジスタＱｎ１はオフする。これにより、出力信号Ｏが電圧‘ＶＤＤ’になる。
他方、入力信号ＩＮが‘ＶＤＤ’のとき、ノードＮＡおよびＮＢの電圧が正側へ電圧‘Ｖｉｎ’だけシフトする。すなわち、ノードＮＡの電圧が‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）−Ｖｉｎ’から‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’へシフトし、ノードＮＢの電圧が‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’から‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’へシフトする。そのため、ｎ型ＭＯＳトランジスタＱｎ１がオン、ｐ型ＭＯＳトランジスタＱｐ１がオフし、出力信号Ｏが電圧‘ＶＳＳ’になる。
次に、本実施形態に係るレベルシフト回路の第４の構成例について、図１９を参照して説明する。
図１９に示す第４の構成例のレベルシフト回路ＬＳ２Ｂは、図１７に示すレベルシフト回路ＬＳ２Ａにおけるｐ型ＭＯＳトランジスタＱｐ７およびｎ型ＭＯＳトランジスタＱｎ７を削除し、ｎ型ＭＯＳトランジスタＱｎ２１のゲートに制御信号Ｓ２を直接入力するとともに、ｐ型ＭＯＳトランジスタＱｐ２１のゲートに制御信号Ｓ４を直接入力したものである。
図１６に示す第２の構成例のレベルシフト回路ＬＳ１Ｂと同様に、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１のしきい値が比較的大きく、ｎ型ＭＯＳトランジスタＱｎ７，Ｑｎ２１およびｐ型ＭＯＳトランジスタＱｐ７，Ｑｐ２１のしきい値が比較的小さい場合、ブートストラップ動作を行わなくても、ｎ型ＭＯＳトランジスタＱｎ２１およびｐ型ＭＯＳトランジスタＱｐ２１をオンに駆動することが可能である。
第４の構成例では、図１９に示すようにブートストラップ動作用のトランジスタ（Ｑｎ７，Ｑｐ７）を省略することによって、回路構成を簡易化することができる。
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について説明する。
第１０の実施形態は、上述した実施形態のレベルシフト回路を用いて構成されるシフトレジスタに関するものである。
図２０は、第１０の実施形態に係るシフトレジスタの構成の一例を示す図である。
図２０に示すシフトレジスタは、縦続接続された複数のシフト段ＳＲ１＿１，ＳＲ１＿２，ＳＲ１＿３，…を有する。
各シフト段（ＳＲ１＿１，ＳＲ１＿２，ＳＲ１＿３，…）は、制御信号Ｓ１，Ｓ２，Ｓ５８，Ｓ９の入力端子、並びに、クロック信号ＣＫの入力端子を備えているとともに、レベルシフトされた出力信号ＯＵＴの出力端子、並びに、前段からの入力信号ＰＲの入力端子を備えている。
各シフト段（ＳＲ１＿１，ＳＲ１＿２，ＳＲ１＿３，…）における制御信号Ｓ１，Ｓ２，Ｓ５８，Ｓ９の入力端子には、それぞれ、制御信号Ｓ１，Ｓ２，Ｓ５８，Ｓ９が共通に入力される。
奇数段のシフト段（ＳＲ１＿１，ＳＲ１＿３，ＳＲ１＿５，…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１が共通に入力される。クロック信号ＣＫ１は、電圧‘Ｖｉｎ’と電圧‘ＶＳＳ’を交互に繰り返す信号である。
偶数段のシフト段（ＳＲ１＿２，ＳＲ１＿４，ＳＲ１＿６，…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１を論理反転したクロック信号ｘＣＫ１が共通に入力される。
これを言い換えると、縦続接続された２つのシフト段ＳＲ１＿ｉおよびＳＲ１＿（ｉ＋１）には、互いに位相が反転したクロック信号が入力される。ただし、‘ｉ’は自然数を示す。
シフト段ＳＲ１＿（ｉ＋１）における入力信号ＰＲの入力端子には、シフト段ＳＲ１＿ｉの出力信号ＯＵＴが入力される。
また、初段（ＳＲ１＿１）における入力信号ＰＲの入力端子には、スタート信号ＳＴが入力される。
シフト段ＳＲ１＿ｉの出力信号ＯＵＴは、シフトレジスタの第ｉ段の出力信号Ｏ＿ｉとして出力される。
図２０に示すシフトレジスタにおけるシフト段の幾つかの構成例について説明する。
図２１は、図２０に示すシフトレジスタにおけるシフト段の第１の構成例を示す図である。
図２１に示すシフト段ＳＲ１Ａは、レベルシフト回路ＬＳ１と、インバータ回路ＩＮＶ１〜ＩＮＶ４と、ＮＯＲ回路Ｕ１と、ｐ型ＭＯＳトランジスタＱｐ１０１と、ｎ型ＭＯＳトランジスタＱｎ１０１およびＱｎ１０２とを有する。
ＮＯＲ回路Ｕ１は、本発明の検出回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１０１、ｎ型ＭＯＳトランジスタＱｎ１０１およびＱｎ１０２によって構成される回路は、本発明の出力回路の一実施形態である。
レベルシフト回路ＬＳ１は、ＮＯＲ回路Ｕ１から出力される信号がローレベル（ＶＳＳ）のとき、クロック信号ＣＫの１サイクル内に含まれるパルス信号をレベルシフトして出力する。
レベルシフト回路ＬＳ１は、例えば図１４に示すレベルシフト回路ＬＳ１Ａや図１６に示すレベルシフト回路ＬＳ１Ｂと同様な構成を有する。ただし、各制御信号は外部から供給されるため、制御回路１０Ｅは省略される。
ＮＯＲ回路Ｕ１は、シフト段ＳＲ１Ａに対する前段からの入力信号ＰＲと、シフト段ＳＲ１Ａの出力信号ＯＵＴとの反転論理和を演算し、制御信号Ｓ１０およびＳ１１として出力する。ＮＯＲ回路Ｕ１の出力信号は、ハイレベル（ＶＤＤ）のパルスが前段から入力信号ＰＲとして入力される期間、並びに、ハイレベル（ＶＤＤ）のパルスが次段へ出力信号ＯＵＴとして出力される期間においてローレベル（ＶＳＳ）になる。
ｎ型ＭＯＳトランジスタＱｎ１０１とｐ型ＭＯＳトランジスタＱｐ１０１は並列に接続されており、トランスファーゲートを構成する。このトランスファーゲートは、レベルシフト回路ＬＳ１の出力信号Ｏの端子と、シフト段ＳＲ１Ａの出力信号ＯＵＴの端子との間に接続される。ｐ型ＭＯＳトランジスタＱｐ１０１のゲートには制御信号Ｓ５が入力され、ｎ型ＭＯＳトランジスタＱｎ１０１のゲートには制御信号Ｓ６が入力される。
ｎ型ＭＯＳトランジスタＱｎ１０２は、シフト段ＳＲ１Ａの出力信号ＯＵＴの端子と電源ラインＶＳＳとの間に接続される。ｎ型ＭＯＳトランジスタＱｎ１０２のゲートには、制御信号Ｓ５が入力される。
インバータＩＮＶ１は、シフト段ＳＲ１Ａに入力される制御信号Ｓ１を論理反転し、制御信号Ｓ３を生成する。
インバータＩＮＶ２は、シフト段ＳＲ１Ａに入力される制御信号Ｓ２を論理反転し、制御信号Ｓ４を生成する。
インバータＩＮＶ３は、シフト段ＳＲ１Ａに入力される制御信号Ｓ５８を論理反転し、制御信号Ｓ６を生成する。
インバータＩＮＶ４は、ＮＯＲ回路Ｕ１から出力される制御信号Ｓ１１を論理反転し、制御信号ｘＳ１１を生成する。
シフト段ＳＲ１Ａに入力されるクロック信号ＣＫ（ＣＫ１またはｘＣＫ１）は、入力信号ＩＮとしてレベルシフト回路ＬＳ１に入力される。
シフト段ＳＲ１Ａに入力される制御信号Ｓ５８は、制御信号Ｓ５およびＳ８としてレベルシフト回路ＬＳ１に入力される。
シフト段ＳＲ１Ａに入力される制御信号Ｓ９は、そのまま制御信号Ｓ９としてレベルシフト回路ＬＳ１に入力される。
図２１に示すシフト段ＳＲ１Ａでは、制御信号Ｓ５８がハイレベル（ＶＤＤ）のとき、ｎ型ＭＯＳトランジスタＱｎ１０１およびｐ型ＭＯＳトランジスタＱｐ１０１で構成されるトランスファーゲートがオフし、ｎ型ＭＯＳトランジスタＱｎ１０２がオンする。すなわち、ノードＮＡおよびＮＢの電圧設定が終了しておらず、レベルシフト回路ＬＳ１の出力信号Ｏが不定な状態にある期間において、次段には一定の電圧ＶＳＳが出力される。
他方、制御信号Ｓ５８がローレベル（ＶＳＳ）のとき、トランスファーゲート（Ｑｐ１０１，Ｑｎ１０１）がオンし、ｎ型ＭＯＳトランジスタＱｎ１０２がオフする。すなわち、ノードＮＡおよびＮＢの電圧設定が終了し、レベルシフト回路ＬＳ１の出力信号Ｏがハイレベルまたはローレベルに確定する期間において、次段にはレベルシフト回路ＬＳ１の出力信号Ｏが出力される。
次に、シフト段の第２の構成例について説明する。
図２２は、図２０に示すシフトレジスタにおけるシフト段の第２の構成例を示す図である。
図２２に示すシフト段ＳＲ１Ｂは、図２１に示すシフト段ＳＲ１Ａと同様の構成を有しており、両者の違いはｐ型ＭＯＳトランジスタＱｐ１０１およびｎ型ＭＯＳトランジスタＱｎ１０１のゲートに入力される制御信号にある。
すなわち、シフト段ＳＲ１Ｂでは、ｐ型ＭＯＳトランジスタＱｐ１０１およびｎ型ＭＯＳトランジスタＱｎ１０２のゲートに制御信号Ｓ１１が入力され、ｎ型ＭＯＳトランジスタＱｎ１０１のゲートに制御信号ｘＳ１１が入力される。
シフト段ＳＲ１Ｂによると、制御信号Ｓ１１がハイレベル（ＶＤＤ）、制御信号ｘＳ１１がローレベル（ＶＳＳ）のとき、ｎ型ＭＯＳトランジスタＱｎ１０１およびｐ型ＭＯＳトランジスタＱｐ１０１で構成されるトランスファーゲートがオフし、ｎ型ＭＯＳトランジスタＱｎ１０２がオンする。すなわち、レベルシフト回路ＬＳ１においてレベルシフト動作が行われない期間において、次段には一定の電圧ＶＳＳが出力される。
他方、制御信号Ｓ１１がローレベル（ＶＳＳ）、制御信号ｘＳ１１がハイレベル（ＶＤＤ）のとき、トランスファーゲート（Ｑｐ１０１，Ｑｎ１０１）がオンし、ｎ型ＭＯＳトランジスタＱｎ１０２がオフする。すなわち、レベルシフト回路ＬＳ１においてレベルシフト動作が行われる期間において、次段にはレベルシフト回路ＬＳ１の出力信号Ｏが出力される。
次に、シフト段の第３の構成例について説明する。
図２３は、図２０に示すシフトレジスタにおけるシフト段の第３の構成例を示す図である。
図２３に示すシフト段ＳＲ１Ｃは、図２２に示すシフト段ＳＲ１Ｂにおけるレベルシフト回路ＬＳ１（ＬＳ１ＡまたはＬＳ１Ｂ）を次に述べるＬＳ１’（ＬＳ１ＣまたはＬＳ１Ｄ）に置換し、更にＯＲ回路Ｕ２を追加したものであり、他の構成はシフト段ＳＲ１Ｂと同じである。
図２４は、レベルシフト回路ＬＳ１’の第１の構成例を示す図である。
図２４に示すレベルシフト回路ＬＳ１Ｃは、図１４に示すレベルシフト回路ＬＳ１Ａにｐ型ＭＯＳトランジスタＱｐ１２を追加したものであり、他の構成要素はレベルシフト回路ＬＳ１Ａと同じである。
ｐ型ＭＯＳトランジスタＱｐ１２は、ｐ型ＭＯＳトランジスタＱｐ１のソースと電源ラインＶＤＤとを接続する経路に挿入され、そのゲートに制御信号ＣＵＴが入力される。
図２５は、レベルシフト回路ＬＳ１’の第２の構成例を示す図である。
図２５に示すレベルシフト回路ＬＳ１Ｄは、図１６に示すレベルシフト回路ＬＳ１Ｂにｐ型ＭＯＳトランジスタＱｐ１２を追加したものであり、他の構成要素はレベルシフト回路ＬＳ１Ｂと同じである。
ｐ型ＭＯＳトランジスタＱｐ１２は、レベルシフト回路ＬＳ１Ｃと同様に、ｐ型ＭＯＳトランジスタＱｐ１のソースと電源ラインＶＤＤとを接続する経路に挿入され、そのゲートに制御信号ＣＵＴが入力される。
図２３に示すシフト段ＳＲ１Ｃにおいて、ＮＯＲ回路Ｕ２は、制御信号Ｓ５と制御信号ｘＳ１１の反転論理和を演算し、その演算結果を制御信号ＣＵＴとしてレベルシフト回路ＬＳ１’に供給する。
制御信号Ｓ５がハイレベル（ＶＤＤ）のとき、または、制御信号ｘＳ１１がハイレベル（ＶＤＤ）のとき、ＮＯＲ回路Ｕ２より出力される制御信号ＣＵＴはローレベル（ＶＳＳ）になり、ｐ型ＭＯＳトランジスタＱｐ１２はオンする。すなわち、ノードＮＡおよびＮＢの電圧設定が行われる期間や、レベルシフト回路ＬＳ１’においてレベルシフト動作が行われる期間において、ｐ型ＭＯＳトランジスタＱｐ１のソースは電源ラインＶＤＤに接続される。
他方、制御信号Ｓ５がローレベル（ＶＳＳ）かつ制御信号ｘＳ１１がローレベル（ＶＳＳ）のとき、ＮＯＲ回路Ｕ２より出力される制御信号ＣＵＴはハイレベル（ＶＤＤ）となり、ｐ型ＭＯＳトランジスタＱｐ１２はオフする。すなわち、ノードＮＡおよびＮＢの電圧設定が行われておらず、かつ、レベルシフト回路ＬＳ１’においてレベルシフト動作が行われていない期間において、ｐ型ＭＯＳトランジスタＱｐ１のソースは電源ラインＶＤＤから遮断される。したがって、ｐ型ＭＯＳトランジスタＱｐ１に電流を流す必要がないときには、ｐ型ＭＯＳトランジスタＱｐ１のソースを電源ラインＶＤＤから遮断することによって、ｐ型ＭＯＳトランジスタＱｐ１に流れる無駄なリーク電流を抑制する。
次に、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図２６を参照して説明する。
図２６は、本実施形態に係るシフトレジスタにおける各部の信号波形の一例を示す図である。
図２６（Ａ）は、制御信号Ｓ１の電圧波形を示す。
図２６（Ｂ）は、制御信号Ｓ２の電圧波形を示す。
図２６（Ｃ）は、制御信号Ｓ５８の電圧波形を示す。
図２６（Ｄ）は、制御信号Ｓ９の電圧波形を示す。
図２６（Ｅ）は、クロック信号ＣＫ１の電圧波形を示す。
図２６（Ｆ）は、スタート信号ＳＴの電圧波形を示す。
図２６（Ｇ）は、１段目のシフト段ＳＲ１＿１の内部で生成される制御信号Ｓ１１の電圧波形を示す。
図２６（Ｈ）は、１段目のシフト段ＳＲ１＿１の出力信号Ｏ＿１を示す。
図２６（Ｉ）は、２段目のシフト段ＳＲ１＿２の内部で生成される制御信号Ｓ１１の電圧波形を示す。
図２６（Ｊ）は、２段目のシフト段ＳＲ１＿２の出力信号Ｏ＿２を示す。
図２６に示す時刻ｔ５１〜ｔ５４の期間では、図１５に示す時刻ｔ４１〜４４と同様な動作によって、各シフト段（ＳＲ１＿１，ＳＲ１＿２，…）に含まれるレベルシフト回路ＬＳ１（ＬＳ１’）が初期化される。
すなわち、第１の期間（ｔ５１〜ｔ５２）においては、ノードＮＡが電圧‘ＶＳＳ’、ノードＮＢが‘電圧ＶＤＤ’に設定される。第２の期間（ｔ５２〜ｔ５３）においては、ノードＮＡが電圧‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’に設定され、ノードＮＢが電圧‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’に設定される。第６の期間（ｔ５３〜ｔ５４）においては、ノードＮＢが電圧‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’に設定される。
シフト動作を行う前の初期状態において、各シフト段（ＳＲ１＿１，ＳＲ１＿２，…）の入力信号ＰＲおよび出力信号ＯＵＴは全てローレベル（ＶＳＳ）になっているものとする。
この場合、シフト段の入力信号ＰＲおよび出力信号ＯＵＴがローレベル（ＶＳＳ）になるため、シフト段内部のＮＯＲ回路Ｕ１で生成される制御信号Ｓ１０およびＳ１１は全てハイレベル（ＶＤＤ）になる。
制御信号Ｓ１０およびＳ１１がハイレベルになると、レベルシフト回路のノードＮＥに電圧‘Ｖｉｎ’が供給される。ノードＮＥが電圧‘Ｖｉｎ’になると、図１５に示すように、ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ５１〜ｔ５３）を除いて、出力信号Ｏがローレベル（ＶＳＳ）になる。
ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ５１〜ｔ５３）では、レベルシフト回路の出力に接続されるトランスファーゲート（Ｑｎ１０１，Ｑｐ１０１）がオフし、ｎ型ＭＯＳトランジスタＱｎ１０２がオンすることにより、シフト段の出力信号ＯＵＴはローレベル（ＶＳＳ）になる。
したがって、シフト動作を行う前の初期状態において、各シフト段の入出力信号はローレベル（ＶＳＳ）に保たれる。
時刻ｔ５１〜ｔ５４におけるレベルシフト回路の初期化が終了すると、シフトレジスタの１段目のシフト段ＳＲ１＿１にハイレベル（ＶＤＤ）のパルスがスタート信号ＳＴとして入力される。このパルスは、例えば図２６（Ｆ）に示すように、クロック信号ＣＫ１のハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）への立下り時（ｔ５６）においてハイレベル（ＶＤＤ）となり、かつクロック信号ＣＫ１の１サイクルの期間よりパルス幅が短くなるように生成される（ｔ５５〜ｔ５７）。
スタート信号ＳＴがハイレベル（ＶＤＤ）になると、１段目のシフト段ＳＲ１＿１に含まれるＮＯＲ回路Ｕ１においてローレベル（ＶＳＳ）の制御信号Ｓ１１が生成される（図２６（Ｇ））。
制御信号Ｓ１１がローレベル（ＶＳＳ）になると、１段目のシフト段ＳＲ１＿１に含まれるレベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥに、クロック信号ＣＫ１が入力される。クロック信号ＣＫ１が時刻ｔ５６においてハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）に立ち下がると、レベルシフト回路ＬＳ１（ＬＳ１’）の出力信号ＯＵＴ（＝‘Ｏ＿１’）はローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に立ち上がる（図２６（Ｈ））。
１段目のシフト段ＳＲ１＿１の出力信号Ｏ＿１がハイレベル（ＶＤＤ）になると、２段目のシフト段ＳＲ１＿２に含まれるＮＯＲ回路Ｕ１においてローレベル（ＶＳＳ）の制御信号Ｓ１１が生成される（図２６（Ｉ））。
制御信号Ｓ１１がローレベル（ＶＳＳ）になると、２段目のシフト段ＳＲ１＿２に含まれるレベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥに、クロック信号ｘＣＫ１が入力される。クロック信号ｘＣＫ１は時刻ｔ５６の後にハイレベル（Ｖｉｎ）になるため、レベルシフト回路ＬＳ１（ＬＳ１’）の出力信号ＯＵＴ（＝‘Ｏ＿２’）はローレベル（ＶＳＳ）になる（図２６（Ｊ））。
時刻ｔ５７においてスタート信号ＳＴのハイレベル（ＶＤＤ）のパルスが終了しても、１段目のシフト段ＳＲ１＿１におけるＮＯＲ回路Ｕ１にはハイレベル（ＶＤＤ）の出力信号ＯＵＴが入力されるため、ＮＯＲ回路Ｕ１の出力信号（制御信号Ｓ１１）は引き続きローレベル（ＶＳＳ）に保たれる（図２６（Ｇ））。これにより、１段目のシフト段ＳＲ１＿１ではレベルシフト動作が続行され、出力信号Ｏ＿１はハイレベルに保たれる（図２６（Ｈ））。
時刻ｔ５８においてクロック信号ＣＫ１がローレベル（ＶＳＳ）からハイレベル（Ｖｉｎ）に立ち上がると、１段目のシフト段ＳＲ１＿１におけるレベルシフト回路ＬＳ１（ＬＳ１’）の出力信号ＯＵＴがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に立ち下がる。出力信号ＯＵＴがローレベル（ＶＳＳ）になると、ＮＯＲ回路Ｕ１の入力信号が全てローレベル（ＶＳＳ）になるため、ＮＯＲ回路Ｕ１から出力される制御信号Ｓ１１がハイレベル（ＶＤＤ）になる。制御信号Ｓ１１がハイレベル（ＶＤＤ）になると、レベルシフト回路ＬＳ１（ＬＳ１’）におけるレベルシフト動作が停止され、以降クロック信号ＣＫ１がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ立ち下がっても、１段目のシフト段ＳＲ１＿１の出力信号Ｏ＿１はローレベル（ＶＳＳ）のまま保持される。
他方、時刻ｔ５８においてクロック信号ｘＣＫ１がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ立ち下がると、このクロック信号ｘＣＫ１を入力したシフト段ＳＲ１＿２の出力信号Ｏ＿２はローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に立ち上がる（図２６（Ｊ））。出力信号Ｏ＿２がハイレベル（ＶＤＤ）になることにより、２段目のシフト段ＳＲ１＿２に含まれるＮＯＲ回路Ｕ１の出力信号（制御信号Ｓ１１）は引き続きローレベル（ＶＳＳ）に保持され、レベルシフト動作が続行される。
以降、同様な動作によって、ハイレベルのパルス信号がクロック信号ＣＫ１およびｘＣＫ１に同期しながら、後段のシフト段へ順次に伝播される。
以上説明したように、本実施形態によれば、先の各実施形態で述べたレベルシフト回路を用いてシフトレジスタを構成することができる。したがって、トランジスタのしきい電圧のばらつきに影響されない安定なレベルシフト動作を行いつつ、シフトレジスタとしての機能を実現することができる。
また、本実施形態によれば、各シフト段を構成するレベルシフト回路におけるリーク電流を非常に小さくすることができるため、消費電力を大幅に削減することができる。
特に、図２４や図２５に示すレベルシフト回路ＬＳ１’で構成されたシフト段ＳＲ１Ｃを用いた場合、ｐ型ＭＯＳトランジスタＱｐ１に電流を流す必要がない期間（レベルシフト回路ＬＳ’１の入力信号ＰＲおよび出力信号ＯＵＴが非パルスのローレベルになり、かつ、ノードＮＡ，ＮＢの電圧設定が行われない制御信号Ｓ５がローレベルの期間）において、ｐ型ＭＯＳトランジスタＱｐ１２がオフし、ｐ型ＭＯＳトランジスタＱｐ１と電源ラインＶＤＤとが遮断される。これにより、ノードＮＡ，ＮＢの電圧が飛び込みノイズや電源電圧変動などで不安定になった場合でも、ｐ型ＭＯＳトランジスタＱｐ１に流れるリーク電流をｐ型ＭＯＳトランジスタＱｐ１２によって効果的に遮断することができる。
更に、本実施形態によれば、各シフト段を構成するレベルシフト回路において、トランジスタのしきい値より小さい振幅の信号でもレベルシフト動作を行うことができるため、小振幅のクロック信号で動作可能である。
なお、上述の実施形態では、制御信号Ｓ３，Ｓ４，Ｓ６を生成するインバータ回路ＩＮＶ１〜ＩＮＶ３を各シフト段に設けているが、これらのインバータ回路を複数のシフト段で共有しても良い。これにより、回路素子を削減することができる。
また、上述の実施形態では、レベルシフト回路を初期かするために４つの制御信号（Ｓ１，Ｓ２，Ｓ５８，Ｓ９）を必要としているが、これらの制御信号の幾つかを他の制御信号に基づいて生成可能である。
図２７は、制御信号Ｓ１およびＳ９に基づいて制御信号Ｓ２およびＳ５８を生成する回路の一例を示す図である。
図２７に示す回路は、インバータ回路ＩＮＶ３０〜ＩＮＶ３３と、ＮＡＮＤ回路Ｕ３０と、ｐ型ＭＯＳトランジスタＱｐ２０１と、ｎ型ＭＯＳトランジスタＱｎ２０１とを有する。
インバータ回路ＩＮＶ３０は、制御信号Ｓ１を論理反転する。
ｐ型ＭＯＳトランジスタＱｐ２０１は、そのソースが電源ラインＶＤＤに接続され、そのドレインがノードＮＦに接続され、そのゲートがインバータ回路３０の出力に接続される。
ｎ型ＭＯＳトランジスタＱｎ２０１は、そのソースが電源ラインＶＳＳに接続され、そのドレインがノードＮＦに接続され、そのゲートに制御信号Ｓ９が入力される。
インバータ回路ＩＮＶ３１とＩＮＶ３２は、互いの入力と出力がリング状に接続される。このリング状に接続されたインバータ回路ＩＮＶ３１およびＩＮＶ３２の一端（図２７の例ではインバータ回路ＩＮＶ３２の出力）が、ノードＮＦに接続される。このノードＮＦにおいて制御信号Ｓ５８が発生する。
ＮＡＮＤ回路Ｕ３０は、インバータ回路ＩＮＶ３０の出力信号（制御信号ｘＳ１）と、ノードＮＦの信号（制御信号５８）との反転論理積を演算する。インバータ回路ＩＮＶ３３は、ＮＯＲ回路３０の出力信号を論理反転し、制御信号Ｓ２として出力する。
図２８は、図２７に示す回路の各部の信号波形の一例を示す図である。
時刻ｔ６１において制御信号Ｓ１がハイレベル、制御信号Ｓ９がローレベルになると、ｐ型ＭＯＳトランジスタＱｐ２０１がオン、ｎ型ＭＯＳトランジスタＱｎ２０１がオフするため、制御信号Ｓ５８はハイレベルになる（図２８（Ｃ））。また、このとき、インバータ回路ＩＮＶ３０の出力信号はローレベルであるため、制御信号Ｓ２はローレベルになる。
時刻ｔ６２において制御信号Ｓ１がローレベルになると、ｐ型ＭＯＳトランジスタＱｐ２０１がオフする。このとき、ノードＮＦの電圧は、リング状に接続されたインバータ回路ＩＮＶ３１およびＩＮＶ３２によって保持されるため、ハイレベルに保持される。また、ＮＡＮＤ回路Ｕ３０の２つの入力信号は共にハイレベルになるため、制御信号Ｓ２はハイレベルになる。
時刻ｔ６３において制御信号Ｓ９がハイレベルになると、ｎ型ＭＯＳトランジスタＱｎ２０１がオンするため、制御信号Ｓ５８はローレベルになる。また、このとき、ＮＡＮＤ回路Ｕ３０にローレベルの制御信号Ｓ５８が入力されるため、制御信号Ｓ２もローレベルになる。
このように、図２７に示す回路によれば、制御信号Ｓ１およびＳ９に基づいて制御信号Ｓ２およびＳ５８を生成することにより、シフトレジスタの制御のために外部から供給する信号の数を減らすことができる。
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について説明する。
図２９は、第１１の実施形態に係るシフトレジスタの構成の一例を示す図である。
図２９に示すシフトレジスタは、縦続接続された複数のシフト段ＳＲ２＿１，ＳＲ２＿２，ＳＲ２＿３，…を有する。
各シフト段（ＳＲ２＿１，ＳＲ２＿２，ＳＲ２＿３，…）は、制御信号Ｓ１，Ｓ２，Ｓ５９，Ｓ８の入力端子、並びに、クロック信号ＣＫの入力端子を備えているとともに、レベルシフトされた出力信号ＯＵＴの出力端子、並びに、前段からの入力信号ＰＲの入力端子を備えている。
各シフト段（ＳＲ２＿１，ＳＲ２＿２，ＳＲ２＿３，…）における制御信号Ｓ１，Ｓ２，Ｓ５９，Ｓ８の入力端子には、それぞれ、制御信号Ｓ１，Ｓ２，Ｓ５９，Ｓ８が共通に入力される。
奇数段のシフト段（ＳＲ２＿１，ＳＲ２＿３，ＳＲ２＿５，…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１が共通に入力される。
偶数段のシフト段（ＳＲ２＿２，ＳＲ２＿４，ＳＲ２＿６，…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１を論理反転したクロック信号ｘＣＫ１が共通に入力される。
これを言い換えると、縦続接続された２つのシフト段ＳＲ２＿ｉおよびＳＲ２＿（ｉ＋１）には、互いに位相が反転したクロック信号が入力される。
シフト段ＳＲ２＿（ｉ＋１）における入力信号ＰＲの入力端子には、シフト段ＳＲ２＿ｉの出力信号ＯＵＴが入力される。
また、初段（ＳＲ２＿１）における入力信号ＰＲの入力端子には、スタート信号ＳＴが入力される。
シフト段ＳＲ２＿ｉの出力信号ＯＵＴは、シフトレジスタの第ｉ段の出力信号Ｏ＿ｉとなる。
図２９に示すシフトレジスタにおけるシフト段の幾つかの構成例について説明する。
図３０は、図２９に示すシフトレジスタにおけるシフト段の第１の構成例を示す図である。
図３０に示すシフト段ＳＲ２Ａは、レベルシフト回路ＬＳ２と、インバータ回路ＩＮＶ１〜ＩＮＶ４と、ＮＡＮＤ回路Ｕ３と、ｐ型ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２と、ｎ型ＭＯＳトランジスタＱｎ１０１とを有する。
ＮＡＮＤ回路Ｕ３は、本発明の検出回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２およびｎ型ＭＯＳトランジスタＱｎ１０１によって構成される回路は、本発明の出力回路の一実施形態である。
レベルシフト回路ＬＳ２は、ＮＡＮＤ回路Ｕ３から出力される信号がハイレベル（ＶＤＤ）のとき、クロック信号ＣＫの１サイクル内に含まれるパルス信号をレベルシフトして出力する。
レベルシフト回路ＬＳ２は、例えば図１７に示すレベルシフト回路ＬＳ２Ａや図１９に示すレベルシフト回路ＬＳ２Ｂと同様な構成を有する。ただし、各制御信号は外部から供給されるため、制御回路１０Ｆは省略される。
ＮＡＮＤ回路Ｕ３は、シフト段ＳＲ２Ａに対する前段からの入力信号ＰＲと、シフト段ＳＲ２Ａの出力信号ＯＵＴとの反転論理和を演算し、制御信号ｘＳ１１として出力する。ＮＡＮＤ回路Ｕ３の出力信号は、ローレベル（ＶＳＳ）のパルスが前段から入力信号ＰＲとして入力される期間、並びに、ローレベル（ＶＳＳ）のパルスが次段へ出力信号ＯＵＴとして出力される期間においてハイレベル（ＶＤＤ）になる。
ｎ型ＭＯＳトランジスタＱｎ１０１とｐ型ＭＯＳトランジスタＱｐ１０１は並列に接続されており、トランスファーゲートを構成する。このトランスファーゲートは、レベルシフト回路ＬＳ２の出力信号Ｏの端子と、シフト段ＳＲ２Ａの出力信号ＯＵＴの端子との間に接続される。ｐ型ＭＯＳトランジスタＱｐ１０１のゲートには制御信号Ｓ５が入力され、ｎ型ＭＯＳトランジスタＱｎ１０１のゲートには制御信号Ｓ６が入力される。
ｐ型ＭＯＳトランジスタＱｐ１０２は、シフト段ＳＲ２Ａの出力信号ＯＵＴの端子と電源ラインＶＤＤとの間に接続される。ｐ型ＭＯＳトランジスタＱｐ１０２のゲートには、制御信号Ｓ６が入力される。
インバータＩＮＶ１は、シフト段ＳＲ２Ａに入力される制御信号Ｓ１を論理反転し、制御信号Ｓ３を生成する。
インバータＩＮＶ２は、シフト段ＳＲ２Ａに入力される制御信号Ｓ２を論理反転し、制御信号Ｓ４を生成する。
インバータＩＮＶ３は、シフト段ＳＲ２Ａに入力される制御信号Ｓ５９を論理反転し、制御信号Ｓ６を生成する。
インバータＩＮＶ４は、ＮＡＮＤ回路Ｕ３から出力される制御信号ｘＳ１１を論理反転し、制御信号Ｓ１０およびＳ１１を生成する。
シフト段ＳＲ２Ａに入力されるクロック信号ＣＫ（ＣＫ１またはｘＣＫ１）は、入力信号ＩＮとしてレベルシフト回路ＬＳ２に入力される。
シフト段ＳＲ２Ａに入力される制御信号Ｓ５９は、制御信号Ｓ５およびＳ９としてレベルシフト回路ＬＳ２に入力される。
シフト段ＳＲ２Ａに入力される制御信号Ｓ８は、そのまま制御信号Ｓ８としてレベルシフト回路ＬＳ２に入力される。
図３０に示すシフト段ＳＲ２Ａでは、制御信号Ｓ５９がハイレベル（ＶＤＤ）のとき、ｎ型ＭＯＳトランジスタＱｎ１０１およびｐ型ＭＯＳトランジスタＱｐ１０１で構成されるトランスファーゲートがオフし、ｐ型ＭＯＳトランジスタＱｐ１０２がオンする。すなわち、ノードＮＡおよびＮＢの電圧設定が終了しておらず、レベルシフト回路ＬＳ２の出力信号Ｏが不定な状態にある期間において、次段には一定の電圧ＶＳＳが出力される。
他方、制御信号Ｓ５９がローレベル（ＶＳＳ）のとき、トランスファーゲート（Ｑｐ１０１，Ｑｎ１０１）がオンし、ｐ型ＭＯＳトランジスタＱｐ１０２がオフする。すなわち、ノードＮＡおよびＮＢの電圧設定が終了し、レベルシフト回路ＬＳ２の出力信号Ｏがハイレベルまたはローレベルに確定する期間において、次段にはレベルシフト回路ＬＳ１の出力信号Ｏが出力される。
次に、シフト段の第２の構成例について説明する。
図３１は、図２９に示すシフトレジスタにおけるシフト段の第２の構成例を示す図である。
図３１に示すシフト段ＳＲ２Ｂは、図３０に示すシフト段ＳＲ２Ａと同様の構成を有しており、両者の違いはｐ型ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２およびｎ型ＭＯＳトランジスタＱｎ１０１のゲートに入力される制御信号にある。
すなわち、シフト段ＳＲ２Ｂでは、ｎ型ＭＯＳトランジスタＱｎ１０１およびｐ型ＭＯＳトランジスタＱｐ１０２のゲートに制御信号ｘＳ１１が入力され、ｐ型ＭＯＳトランジスタＱｐ１０１のゲートに制御信号Ｓ１１が入力される。
シフト段ＳＲ２Ｂによると、制御信号Ｓ１１がハイレベル（ＶＤＤ）、制御信号ｘＳ１１がローレベル（ＶＳＳ）のとき、ｎ型ＭＯＳトランジスタＱｎ１０１およびｐ型ＭＯＳトランジスタＱｐ１０１で構成されるトランスファーゲートがオフし、ｐ型ＭＯＳトランジスタＱｐ１０２がオンする。すなわち、レベルシフト回路ＬＳ２においてレベルシフト動作が行われない期間において、次段には一定の電圧ＶＳＳが出力される。
他方、制御信号Ｓ１１がローレベル（ＶＳＳ）、制御信号ｘＳ１１がハイレベル（ＶＤＤ）のとき、トランスファーゲート（Ｑｐ１０１，Ｑｎ１０１）がオンし、ｐ型ＭＯＳトランジスタＱｐ１０２がオフする。すなわち、レベルシフト回路ＬＳ２においてレベルシフト動作が行われる期間において、次段にはレベルシフト回路ＬＳ２の出力信号Ｏが出力される。
次に、シフト段の第３の構成例について説明する。
図３２は、図２９に示すシフトレジスタにおけるシフト段の第３の構成例を示す図である。
図３２に示すシフト段ＳＲ２Ｃは、図３１に示すシフト段ＳＲ２Ｂにおけるレベルシフト回路ＬＳ２（ＬＳ２ＡまたはＬＳ２Ｂ）を次に述べるＬＳ２’（ＬＳ２ＣまたはＬＳ２Ｄ）に置換し、更にＮＡＮＤ回路Ｕ４を追加したものであり、他の構成はシフト段ＳＲ２Ｂと同じである。
図３３は、レベルシフト回路ＬＳ２’の第１の構成例を示す図である。
図３３に示すレベルシフト回路ＬＳ２Ｃは、図１７に示すレベルシフト回路ＬＳ２Ａにｎ型ＭＯＳトランジスタＱｎ１２を追加したものであり、他の構成要素はレベルシフト回路ＬＳ２Ａと同じである。
ｎ型ＭＯＳトランジスタＱｎ１２は、ｎ型ＭＯＳトランジスタＱｎ１のソースと電源ラインＶＳＳとを接続する経路に挿入され、そのゲートに制御信号ＣＵＴが入力される。
図３４は、レベルシフト回路ＬＳ２’の第２の構成例を示す図である。
図３４に示すレベルシフト回路ＬＳ２Ｄは、図１９に示すレベルシフト回路ＬＳ２Ｂにｎ型ＭＯＳトランジスタＱｎ１２を追加したものであり、他の構成要素はレベルシフト回路ＬＳ２Ｂと同じである。
ｎ型ＭＯＳトランジスタＱｎ１２は、レベルシフト回路ＬＳ２Ｃと同様に、ｎ型ＭＯＳトランジスタＱｎ１のソースと電源ラインＶＳＳとを接続する経路に挿入され、そのゲートに制御信号ＣＵＴが入力される。
ＮＡＮＤ回路Ｕ４は、制御信号Ｓ６と制御信号Ｓ１１の反転論理積を演算し、その演算結果を制御信号ＣＵＴとしてレベルシフト回路ＬＳ２’に供給する。
制御信号Ｓ６がローレベル（ＶＳＳ）のとき、または、制御信号Ｓ１１がローレベル（ＶＳＳ）のとき、ＮＡＮＤ回路Ｕ４より出力される制御信号ＣＵＴはハイレベル（ＶＤＤ）になり、ｎ型ＭＯＳトランジスタＱｎ１２はオンする。すなわち、ノードＮＡおよびＮＢの電圧設定が行われる期間や、レベルシフト回路ＬＳ２’においてレベルシフト動作が行われる期間において、ｎ型ＭＯＳトランジスタＱｎ１のソースは電源ラインＶＳＳに接続される。
他方、制御信号Ｓ６がハイレベル（ＶＤＤ）かつ制御信号Ｓ１１がハイレベル（ＶＤＤ）のとき、ＮＡＮＤ回路Ｕ４より出力される制御信号ＣＵＴはローレベル（ＶＳＳ）となり、ｎ型ＭＯＳトランジスタＱｎ１２はオフする。すなわち、ノードＮＡおよびＮＢの電圧設定が行われておらず、かつ、レベルシフト回路ＬＳ２’においてレベルシフト動作が行われていない期間において、ｎ型ＭＯＳトランジスタＱｎ１のソースは電源ラインＶＳＳから遮断される。したがって、ｎ型ＭＯＳトランジスタＱｎ１に電流を流す必要がないときには、ｎ型ＭＯＳトランジスタＱｎ１のソースを電源ラインＶＳＳから遮断することによって、ｎ型ＭＯＳトランジスタＱｎ１に流れる無駄なリーク電流を抑制する。
次に、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図３５を参照して説明する。
図３５は、本実施形態に係るシフトレジスタにおける各部の信号波形の一例を示す図である。
図３５（Ａ）は、制御信号Ｓ１の電圧波形を示す。
図３５（Ｂ）は、制御信号Ｓ２の電圧波形を示す。
図３５（Ｃ）は、制御信号Ｓ５９の電圧波形を示す。
図３５（Ｄ）は、制御信号Ｓ８の電圧波形を示す。
図３５（Ｅ）は、クロック信号ＣＫ１の電圧波形を示す。
図３５（Ｆ）は、スタート信号ＳＴの電圧波形を示す。
図３５（Ｇ）は、１段目のシフト段ＳＲ２＿１の内部で生成される制御信号Ｓ１１の電圧波形を示す。
図３５（Ｈ）は、１段目のシフト段ＳＲ２＿１の出力信号Ｏ＿１を示す。
図３５（Ｉ）は、２段目のシフト段ＳＲ２＿２の内部で生成される制御信号Ｓ１１の電圧波形を示す。
図３５（Ｊ）は、２段目のシフト段ＳＲ２＿２の出力信号Ｏ＿２を示す。
図３５に示す時刻ｔ７１〜ｔ７４の期間では、図１８に示す時刻ｔ４１〜ｔ４４と同様な動作によって、各シフト段（ＳＲ２＿１，ＳＲ２＿２，…）に含まれるレベルシフト回路ＬＳ２（ＬＳ２’）が初期化される。
すなわち、第１の期間（ｔ７１〜ｔ７２）においては、ノードＮＡが電圧‘ＶＳＳ’、ノードＮＢが‘電圧ＶＤＤ’に設定される。第２の期間（ｔ７２〜ｔ７３）においては、ノードＮＡが電圧‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’に設定され、ノードＮＢが電圧‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’に設定される。第６の期間（ｔ７３〜ｔ７４）においては、ノードＮＡが電圧‘ＶＤＤ−Ｖｔｈｎ（Ｑｐ１）−Ｖｉｎ’に設定される。

シフト動作を行う前の初期状態において、各シフト段（ＳＲ２＿１，ＳＲ２＿２，…）の入力信号ＰＲおよび出力信号ＯＵＴは全てハイレベル（ＶＤＤ）になっているものとする。
この場合、シフト段の入力信号ＰＲおよび出力信号ＯＵＴがハイレベル（ＶＤＤ）になるため、シフト段内部で生成される制御信号Ｓ１０およびＳ１１は全てハイレベル（ＶＤＤ）になる。
制御信号Ｓ１０およびＳ１１がハイレベルになると、レベルシフト回路のノードＮＥに電圧‘ＶＳＳ’が供給される。ノードＮＥが電圧‘ＶＳＳ’になると、図１８に示すように、ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ７１〜ｔ７３）を除いて、出力信号Ｏがハイレベル（ＶＤＤ）になる。
ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ７１〜ｔ７３）では、レベルシフト回路の出力に接続されるトランスファーゲート（Ｑｎ１０１，Ｑｐ１０１）がオフし、ｐ型ＭＯＳトランジスタＱｐ１０２がオンすることにより、シフト段の出力信号ＯＵＴはハイレベル（ＶＤＤ）になる。
したがって、シフト動作を行う前の初期状態において、各シフト段の入出力信号はハイレベル（ＶＤＤ）に保たれる。
時刻ｔ７１〜ｔ７４におけるレベルシフト回路の初期化が終了すると、シフトレジスタの１段目のシフト段ＳＲ２＿１にローレベル（ＶＳＳ）のパルスがスタート信号ＳＴとして入力される。このパルスは、例えば図３５（Ｆ）に示すように、クロック信号ＣＫ１のローレベル（ＶＳＳ）からハイレベル（Ｖｉｎ）への立ち上がり時（ｔ７６）においてローレベル（ＶＳＳ）となり、かつクロック信号ＣＫ１の１サイクルの期間よりパルス幅が短くなるように生成される（ｔ７５〜ｔ７７）。
スタート信号ＳＴがローレベル（ＶＳＳ）になると、１段目のシフト段ＳＲ２＿１に含まれるＮＡＮＤ回路Ｕ３においてハイレベル（ＶＤＤ）の制御信号ｘＳ１１が生成され、制御信号Ｓ１１がローレベルになる（図３５（Ｇ））。
制御信号Ｓ１１がローレベル（ＶＳＳ）になると、１段目のシフト段ＳＲ２＿１に含まれるレベルシフト回路ＬＳ２（ＬＳ２’）のノードＮＥに、クロック信号ＣＫ１が入力される。クロック信号ＣＫ１が時刻ｔ７６においてローレベル（ＶＳＳ）からハイレベル（Ｖｉｎ）に立ち上がると、レベルシフト回路ＬＳ２（ＬＳ２’）の出力信号ＯＵＴ（＝‘Ｏ＿１’）はハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に立ち下がる（図３５（Ｈ））。
１段目のシフト段ＳＲ２＿１の出力信号Ｏ＿１がローレベル（ＶＳＳ）になると、２段目のシフト段ＳＲ２＿２においてハイレベル（ＶＤＤ）の制御信号ｘＳ１１が生成され、制御信号Ｓ１１がローレベル（ＶＳＳ）になる（図３５（Ｉ））。
制御信号Ｓ１１がローレベル（ＶＳＳ）になると、２段目のシフト段ＳＲ２＿２に含まれるレベルシフト回路ＬＳ２（ＬＳ２’）のノードＮＥに、クロック信号ｘＣＫ１が入力される。クロック信号ｘＣＫ１は時刻ｔ７６の後にローレベル（ＶＳＳ）になるため、レベルシフト回路ＬＳ２（ＬＳ２’）の出力信号ＯＵＴ（＝‘Ｏ＿２’）はハイレベル（ＶＤＤ）になる（図３５（Ｊ））。
時刻ｔ７７においてスタート信号ＳＴのローレベル（ＶＳＳ）のパルスが終了しても、１段目のシフト段ＳＲ２＿１におけるＮＡＮＤ回路Ｕ３にはローレベル（ＶＳＳ）の出力信号ＯＵＴが入力されるため、ＮＡＮＤ回路Ｕ３の出力信号（制御信号ｘＳ１１）は引き続きハイレベル（ＶＤＤ）に保たれ、制御信号Ｓ１１はローレベルに保たれる（図３５（Ｇ））。これにより、１段目のシフト段ＳＲ２＿１ではレベルシフト動作が続行され、出力信号Ｏ＿１はローレベルに保たれる（図３５（Ｈ））。
時刻ｔ７８においてクロック信号ＣＫ１がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）に立ち下がると、１段目のシフト段ＳＲ２＿１におけるレベルシフト回路ＬＳ２（ＬＳ２’）の出力信号ＯＵＴがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に立ち上がる。出力信号ＯＵＴがハイレベル（ＶＤＤ）になると、ＮＡＮＤ回路Ｕ３の入力信号が全てハイレベル（ＶＤＤ）になるため、ＮＡＮＤ回路Ｕ３から出力される制御信号ｘＳ１１がローレベル（ＶＳＳ）になり、制御信号Ｓ１１がハイレベル（ＶＤＤ）になる。これにより、レベルシフト回路ＬＳ２（ＬＳ２’）におけるレベルシフト動作が停止され、以降クロック信号ＣＫ１がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）へ立ち上がっても、１段目のシフト段ＳＲ２＿１の出力信号Ｏ＿１はハイレベル（ＶＤＤ）のまま保持される。
他方、時刻ｔ７８においてクロック信号ｘＣＫ１がローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）へ立ち上がると、このクロック信号ｘＣＫ１を入力したシフト段ＳＲ２＿２の出力信号Ｏ＿２はハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に立ち下がる（図３５（Ｊ））。出力信号Ｏ＿２がローレベル（ＶＳＳ）になることにより、２段目のシフト段ＳＲ２＿２に含まれるＮＡＮＤ回路Ｕ３の出力信号（制御信号ｘＳ１１）は引き続きハイレベル（ＶＤＤ）に保たれ、制御信号Ｓ１１はローレベル（ＶＳＳ）に保たれる（図３５（Ｉ））。そのため、２段目のシフト段ＳＲ２＿２においてレベルシフト動作が続行される。
以降、同様な動作によって、ローレベルのパルスがクロック信号ＣＫ１およびｘＣＫ１に同期しながら、後段のシフト段へ順次に伝播される。
以上説明したように、本実施形態によれば、先の各実施形態で述べたレベルシフト回路を用いてシフトレジスタを構成することができるため、第１０の実施形態と同様に、トランジスタのしきい電圧のばらつきに影響されない安定なレベルシフト動作を行いつつ、シフトレジスタとしての機能を実現することができる。
また、本実施形態によれば、各シフト段を構成するレベルシフト回路におけるリーク電流を非常に小さくすることができるため、消費電力を大幅に削減することができる。
特に、図３３や図３４に示すレベルシフト回路ＬＳ２’で構成されたシフト段ＳＲ２Ｃを用いた場合、ｎ型ＭＯＳトランジスタＱｎ１に電流を流す必要がない期間（レベルシフト回路ＬＳ’２の入力信号ＰＲおよび出力信号ＯＵＴが非パルスのハイレベルになり、かつ、ノードＮＡ，ＮＢの電圧設定が行われない制御信号Ｓ６がハイレベルの期間）において、ｎ型ＭＯＳトランジスタＱｎ１２がオフし、ｎ型ＭＯＳトランジスタＱｎ１と電源ラインＶＤＤとが遮断される。これにより、ノードＮＡ，ＮＢの電圧が飛び込みノイズや電源電圧変動などで不安定になった場合でも、ｎ型ＭＯＳトランジスタＱｎ１に流れるリーク電流をｎ型ＭＯＳトランジスタＱｎ１２によって効果的に遮断することができる。
更に、本実施形態によれば、各シフト段を構成するレベルシフト回路において、トランジスタのしきい値より小さい振幅の信号でもレベルシフト動作を行うことができるため、第１０の実施形態と同様に、小振幅のクロック信号で動作可能である。
なお、上述の実施形態では、制御信号Ｓ３，Ｓ４，Ｓ６を生成するインバータ回路ＩＮＶ１〜ＩＮＶ３を各シフト段に設けているが、第１０の実施形態と同様に、これらのインバータ回路を複数のシフト段で共有しても良い。これにより、回路素子を削減することができる。
また、上述の実施形態では、レベルシフト回路を初期化するために４つの制御信号（Ｓ１，Ｓ２，Ｓ５９，Ｓ８）を必要としているが、例えば図２７に示す回路と同様な構成の回路によって、これらの制御信号の幾つかを他の制御信号に基づいて生成可能である。これにより、シフトレジスタの制御のために外部から供給する信号の数を減らすことができる。
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について説明する。
図３６は、本発明の第１２の実施形態に係るシフトレジスタの構成の一例を示す図である。
図３６に示すシフトレジスタは、縦続接続された複数のシフト段ＳＲ１＿１，ＳＲ１＿２，ＳＲ２＿３，ＳＲ２＿４，ＳＲ１＿５…と、インバータ回路ＩＮＶ１０＿２，ＩＮＶ１０＿３，ＩＮＶ１０＿４，…と、ＮＡＮＤ回路Ｕ１０＿１，Ｕ１０＿２，Ｕ１０＿３，…とを有する。
以下では、‘ｋ’を０以上の整数とする。
第（４ｋ＋１）段のシフト段ＳＲ１＿（４ｋ＋１）は、例えば図２１に示すシフト段ＳＲ１Ａや、図２２に示すシフト段ＳＲ１Ｂ、図２３に示すシフト段ＳＲ１Ｃと同様な構成を有する。
第（４ｋ＋２）段のシフト段ＳＲ１＿（４ｋ＋２）は、例えば図２１に示すシフト段ＳＲ１Ａや、図２２に示すシフト段ＳＲ１Ｂ、図２３に示すシフト段ＳＲ１Ｃと同様な構成を有する。
第（４ｋ＋３）段のシフト段ＳＲ２＿（４ｋ＋３）は、例えば図３０に示すシフト段ＳＲ２Ａや、図３１に示すシフト段ＳＲ２Ｂ、図３２に示すシフト段ＳＲ２Ｃと同様な構成を有する。
第（４ｋ＋４）段のシフト段ＳＲ２＿（４ｋ＋４）は、例えば図３０に示すシフト段ＳＲ２Ａや、図３１に示すシフト段ＳＲ２Ｂ、図３２に示すシフト段ＳＲ２Ｃと同様な構成を有する。
シフト段ＳＲ１＿（４ｋ＋１）およびシフト段ＳＲ１＿（４ｋ＋２）における制御信号Ｓ１，Ｓ２，Ｓ５８，Ｓ９の入力端子には、それぞれ、制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ８９が共通に入力される。これらのシフト段において、制御信号Ｓ５は制御信号Ｓ５およびＳ８として扱われ、制御信号Ｓ８９は制御信号Ｓ９として扱われる。
シフト段ＳＲ２＿（４ｋ＋３）およびシフト段ＳＲ２＿（４ｋ＋４）における制御信号Ｓ１，Ｓ２，Ｓ５９，Ｓ８の入力端子には、それぞれ、制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ８９が共通に入力される。これらのシフト段において、制御信号Ｓ５は制御信号Ｓ５およびＳ９として扱われ、制御信号Ｓ８９は制御信号Ｓ８として扱われる。
奇数段のシフト段（ＳＲ１＿１，ＳＲ２＿３，ＳＲ１＿５，ＳＲ２＿７…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１が共通に入力される。
偶数段のシフト段（ＳＲ１＿２，ＳＲ２＿４，ＳＲ１＿６，ＳＲ２＿８…）におけるクロック信号ＣＫの端子には、クロック信号ＣＫ１と同一の周期で位相がずれたクロック信号ＣＫ２が共通に入力される。
インバータ回路ＩＮＶ１０＿（４ｋ＋２）は、シフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴを論理反転して、次段のシフト段ＳＲ２＿（４ｋ＋３）の入力信号ＰＲを生成する。
インバータ回路ＩＮＶ１０＿（４ｋ＋４）は、シフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴを論理反転して、次段のシフト段ＳＲ１＿（４（ｋ＋１）＋１）の入力信号ＰＲを生成する。
インバータ回路ＩＮＶ１０＿（４ｋ＋３）は、シフト段ＳＲ２＿（４ｋ＋３）の出力信号ＯＵＴを論理反転する。
ＮＡＮＤ回路Ｕ１０＿（４ｋ＋１）は、シフト段ＳＲ１＿（４ｋ＋１）とシフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴの反転論理積を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋１）として出力する。すなわち、シフト段ＳＲ１＿（４ｋ＋１）およびシフト段ＳＲ１＿（４ｋ＋２）から共にハイレベル（ＶＤＤ）のパルス信号が出力されるとき、ＮＡＮＤ回路Ｕ１０＿（４ｋ＋１）はローレベル（ＶＳＳ）のパルス信号を出力する。
ＮＡＮＤ回路Ｕ１０＿（４ｋ＋２）は、シフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴと、シフト段ＳＲ２＿（４ｋ＋３）の出力信号ＯＵＴがインバータ回路ＩＮＶ１０＿（４ｋ＋３）において論理反転された信号との反転論理積を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋２）として出力する。すなわち、シフト段ＳＲ１＿（４ｋ＋２）からハイレベル（ＶＤＤ）のパルス信号が出力され、かつ、シフト段ＳＲ２＿（４ｋ＋３）からローレベル（ＶＳＳ）のパルス信号が出力されるとき、ＮＡＮＤ回路Ｕ１０＿（４ｋ＋２）はローレベル（ＶＳＳ）のパルス信号を出力する。
ＮＡＮＤ回路Ｕ１０＿（４ｋ＋３）は、シフト段ＳＲ２＿（４ｋ＋３）の出力信号ＯＵＴがインバータ回路ＩＮＶ１０＿（４ｋ＋３）において論理反転された信号と、シフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴがインバータ回路ＩＮＶ１０＿（４ｋ＋４）において論理反転された信号との反転論理積を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋３）として出力する。すなわち、シフト段ＳＲ２＿（４ｋ＋３）からローレベル（ＶＳＳ）のパルス信号が出力され、かつ、シフト段ＳＲ２＿（４ｋ＋４）からローレベル（ＶＳＳ）のパルス信号が出力されるとき、ＮＡＮＤ回路Ｕ１０＿（４ｋ＋３）はローレベル（ＶＳＳ）のパルス信号を出力する。
ＮＡＮＤ回路Ｕ１０＿（４ｋ＋４）は、シフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴがインバータ回路ＩＮＶ１０＿（４ｋ＋４）において論理反転された信号と、シフト段ＳＲ１＿（４（ｋ＋１）＋１）の出力信号ＯＵＴとの反転論理積を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋４）として出力する。すなわち、シフト段ＳＲ２＿（４ｋ＋４）からローレベル（ＶＳＳ）のパルス信号が出力され、かつ、シフト段ＳＲ１＿（４（ｋ＋１）＋１）からハイレベル（ＶＤＤ）のパルス信号が出力されるとき、ＮＡＮＤ回路Ｕ１０＿（４ｋ＋４）はローレベル（ＶＳＳ）のパルス信号を出力する。
上記の接続関係は、次のように言い換えることができる。
まず、縦続接続された２つのシフト段ＳＲ１＿ｉおよびＳＲ１＿（ｉ＋１）は、その一方がクロック信号ＣＫ１、他方がクロック信号ＣＫ２を入力する。例えば２段目のシフト段ＳＲ１＿２はクロック信号ＣＫ２を入力し、これに縦続接続される３段目のシフト段ＳＲ２＿３（１段目のシフト段ＳＲ１＿１）はクロック信号ＣＫ１を入力する。
また、１つのシフト段を挟んで離れた２つのシフト段において、一方のシフト段（ＳＲ１Ａ，ＳＲ１Ｂ，ＳＲ１Ｃ）はＮＯＲ回路Ｕ１を含み、他方のシフト段（ＳＲ２Ａ，ＳＲ２Ｂ，ＳＲ２Ｃ）はＮＡＮＤ回路Ｕ３を含む。
ＮＯＲ回路Ｕ１は、ローレベル（ＶＳＳ）のクロック信号ＣＫ１（ＣＫ２）がレベルシフト回路ＬＳ１（ＬＳ１’）においてレベルシフトされてハイレベル（ＶＤＤ）の出力信号Ｏが出力される期間において、ローレベル（ＶＳＳ）の信号（制御信号Ｓ１１）を出力する。ＮＯＲ回路Ｕ１がローレベル（ＶＳＳ）の信号を出力する期間は、ハイレベル（ＶＤＤ）のパルスが前段から入力信号ＰＲとして入力される期間か、または、ハイレベル（ＶＤＤ）のパルスが次段へ出力信号ＯＵＴとして出力される期間を示す。この期間において、レベルシフト回路ＬＳ１（ＬＳ１’）内部のトランスファゲート（Ｑｎ１１，Ｑｐ１１）がオンするため、ＮＯＲ回路Ｕ１を含んだシフト段（ＳＲ１Ａ，ＳＲ１Ｂ，ＳＲ１Ｃ）のレベルシフト動作が有効になる。
他方、ＮＡＮＤ回路Ｕ３は、ハイレベル（ＶＤＤ）のクロック信号ＣＫ１（ＣＫ２）がレベルシフト回路ＬＳ２（ＬＳ２’）においてレベルシフトされてローレベル（ＶＳＳ）の出力信号Ｏが出力される期間において、ハイレベル（ＶＤＤ）の信号（制御信号ｘＳ１１）を出力する。ＮＡＮＤ回路Ｕ３がハイレベル（ＶＤＤ）の信号を出力する期間は、ローレベル（ＶＳＳ）のパルスが前段から入力信号ＰＲとして入力される期間か、または、ローレベル（ＶＳＳ）のパルスが次段へ出力信号ＯＵＴとして出力される期間を示す。この期間において、レベルシフト回路ＬＳ２（ＬＳ２’）内部のトランスファゲート（Ｑｎ１１，Ｑｐ１１）がオンするため、ＮＡＮＤ回路Ｕ３を含んだシフト段（ＳＲ２Ａ，ＳＲ２Ｂ，ＳＲ２Ｃ）のレベルシフト動作が有効になる。
更に、クロック信号ＣＫ１を入力するシフト段ＳＲ１＿（４ｋ＋１）と、その後段のシフト段ＳＲ１＿（４ｋ＋２）は、何れも内部にＮＯＲ回路Ｕ１を有するシフトレジスタ（ＳＲ１Ａ，ＳＲ１Ｂ，ＳＲ１Ｃ）である。そのため、この２つのシフト段は共に、ローレベル（ＶＳＳ）のクロック信号（ＣＫ１またはＣＫ２）を１サイクル分だけレベルシフト回路ＬＳ１（ＬＳ１’）においてレベルシフトすることにより、ハイレベル（ＶＤＤ）のパルス信号を生成する。
同様に、クロック信号ＣＫ２を入力するシフト段ＳＲ２＿（４ｋ＋３）と、その後段のシフト段ＳＲ２＿（４ｋ＋４）は、何れも内部にＮＡＮＤ回路Ｕ３を有するシフトレジスタ（ＳＲ２Ａ，ＳＲ２Ｂ，ＳＲ２Ｃ）である。そのため、この２つのシフト段は共に、ハイレベル（Ｖｉｎ）のクロック信号（ＣＫ１またはＣＫ２）を１サイクル分だけレベルシフト回路ＬＳ２（ＬＳ２’）においてレベルシフトすることにより、ローレベル（ＶＳＳ）のパルス信号を生成する。
加えて、クロック信号ＣＫ１とクロック信号ＣＫ２との位相関係は、次のようになっている。すなわち、クロック信号ＣＫ２がハイレベル（Ｖｉｎ）のとき、クロック信号ＣＫ１はハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ変化する。
次に、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図３７を参照して説明する。
図３７は、図３６に示すシフトレジスタにおける各部の信号波形の一例を示す図である。
図３７（Ａ）は、制御信号Ｓ１の電圧波形を示す。
図３７（Ｂ）は、制御信号Ｓ２の電圧波形を示す。
図３７（Ｃ）は、制御信号Ｓ５の電圧波形を示す。
図３７（Ｄ）は、制御信号Ｓ８９の電圧波形を示す。
図３７（Ｅ）は、クロック信号ＣＫ１の電圧波形を示す。
図３７（Ｆ）は、クロック信号ＣＫ２の電圧波形を示す。
図３７（Ｇ）は、スタート信号ＳＴの電圧波形を示す。
図３７（Ｈ）〜（Ｌ）は、それぞれ、１段目〜５段目のシフト段から出力される出力信号ＯＵＴの電圧波形を示す。
図３７（Ｍ）〜（Ｏ）は、それぞれ、出力信号Ｏ＿１〜Ｏ＿３の電圧波形を示す。
図３７に示す時刻ｔ８１〜ｔ８４の期間では、図１５や図１８に示す時刻ｔ４１〜４４と同様な動作によって、各シフト段（ＳＲ１＿１，ＳＲ１＿２，…）に含まれるレベルシフト回路ＬＳ１（ＬＳ１’）が初期化される。
すなわち、第１の期間（ｔ８１〜ｔ８２）においては、ノードＮＡが電圧‘ＶＳＳ’、ノードＮＢが‘電圧ＶＤＤ’に設定される。第２の期間（ｔ８２〜ｔ８３）においては、ノードＮＡが電圧‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）’に設定され、ノードＮＢが電圧‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）’に設定される。第６の期間（ｔ８３〜ｔ８４）においては、ノードＮＢが電圧‘ＶＳＳ＋Ｖｔｈｎ（Ｑｎ１）＋Ｖｉｎ’に設定されるか、または、ノードＮＡが電圧‘ＶＤＤ−Ｖｔｈｐ（Ｑｐ１）−Ｖｉｎ’に設定される。
シフト動作を行う前の初期状態において、シフト段ＳＲ１＿（４ｋ＋１），ＳＲ１＿（４ｋ＋２）の入力信号ＰＲおよび出力信号ＯＵＴは全てローレベル（ＶＳＳ）になり、シフト段ＳＲ２＿（４ｋ＋３），ＳＲ２＿（４ｋ＋４）の入力信号ＰＲおよび出力信号ＯＵＴは全てハイレベル（ＶＤＤ）になっているものとする。
この場合、シフト段ＳＲ１＿（４ｋ＋１），ＳＲ１＿（４ｋ＋２）では、入力信号ＰＲおよび出力信号ＯＵＴがローレベル（ＶＳＳ）になるため、シフト段内部のＮＯＲ回路Ｕ１で生成される制御信号Ｓ１０およびＳ１１は全てハイレベル（ＶＤＤ）になる。
制御信号Ｓ１０およびＳ１１がハイレベルになると、レベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥに電圧‘Ｖｉｎ’が供給される。ノードＮＥが電圧‘Ｖｉｎ’になると、図１５に示すように、ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ８１〜ｔ８３）を除いて、出力信号Ｏがローレベル（ＶＳＳ）になる。
ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ８１〜ｔ８３）では、レベルシフト回路ＬＳ１（ＬＳ１’）の出力に接続されるトランスファーゲート（Ｑｎ１０１，Ｑｐ１０１）がオフし、ｎ型ＭＯＳトランジスタＱｎ１０２がオンすることにより、シフト段の出力信号ＯＵＴはローレベル（ＶＳＳ）になる。
したがって、シフト動作を行う前の初期状態において、シフト段ＳＲ１＿（４ｋ＋１），ＳＲ１＿（４ｋ＋２）の入出力信号はローレベル（ＶＳＳ）に保たれる。
また、この場合、シフト段ＳＲ２＿（４ｋ＋３），ＳＲ２＿（４ｋ＋４）では、入力信号ＰＲおよび出力信号ＯＵＴがハイレベル（ＶＤＤ）になるため、シフト段内部のＮＡＮＤ回路Ｕ３で生成される制御信号Ｓ１０およびＳ１１は全てハイレベル（ＶＤＤ）になる。
制御信号Ｓ１０およびＳ１１がハイレベルになると、レベルシフト回路ＬＳ２（ＬＳ２’）のノードＮＥに電圧‘ＶＳＳ’が供給される。ノードＮＥが電圧‘ＶＳＳ’になると、図１８に示すように、ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ８１〜ｔ８３）を除いて、出力信号Ｏがハイレベル（ＶＤＤ）になる。
ノードＮＡ，ＮＢの電圧設定を行う第１および第２の期間（ｔ８１〜ｔ８３）では、レベルシフト回路ＬＳ２（ＬＳ２’）の出力に接続されるトランスファーゲート（Ｑｎ１０１，Ｑｐ１０１）がオフし、ｐ型ＭＯＳトランジスタＱｐ１０２がオンすることにより、シフト段の出力信号ＯＵＴはハイレベル（ＶＤＤ）になる。
したがって、シフト動作を行う前の初期状態において、シフト段ＳＲ２＿（４ｋ＋３），ＳＲ２＿（４ｋ＋４）の入出力信号はハイレベル（ＶＤＤ）に保たれる。
時刻ｔ８１〜ｔ８４におけるレベルシフト回路の初期化が終了すると、シフトレジスタの１段目のシフト段ＳＲ１＿１にハイレベル（ＶＤＤ）のパルスがスタート信号ＳＴとして入力される（時刻ｔ８５）。
このパルスは、例えば図３７（Ｇ）に示すように、クロック信号ＣＫ２に同期している。クロック信号ＣＫ１のハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）への立下り時（ｔ８６）においてハイレベル（ＶＤＤ）となり、かつクロック信号ＣＫ１の１サイクルの期間よりパルス幅が短くなるように生成される（ｔ８５〜ｔ８７）。
スタート信号ＳＴがハイレベル（ＶＤＤ）になると、１段目のシフト段ＳＲ１＿１に含まれるＮＯＲ回路Ｕ１においてローレベル（ＶＳＳ）の制御信号Ｓ１１が生成され、そのレベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥにクロック信号ＣＫ１が入力される。クロック信号ＣＫ１が時刻ｔ８６においてハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）に立ち下がると、シフト段ＳＲ１＿１の出力信号ＯＵＴはローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に立ち上がる（図３７（Ｈ））。
１段目のシフト段ＳＲ１＿１の出力信号ＯＵＴがハイレベル（ＶＤＤ）になると、２段目のシフト段ＳＲ１＿２に含まれるＮＯＲ回路Ｕ１においてローレベル（ＶＳＳ）の制御信号Ｓ１１が生成され、そのレベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥにクロック信号ＣＫ２が入力される。クロック信号ＣＫ２は時刻ｔ８６においてハイレベル（Ｖｉｎ）であるため、２段目のシフト段ＳＲ１＿２の出力信号ＯＵＴはローレベル（ＶＳＳ）のままである（図３７（Ｉ））。
時刻ｔ８７においてスタート信号ＳＴのハイレベル（ＶＤＤ）のパルスが終了した後も、１段目のシフト段ＳＲ１＿１におけるＮＯＲ回路Ｕ１には自身のハイレベル（ＶＤＤ）の出力信号ＯＵＴが入力されるため、ＮＯＲ回路Ｕ１の出力信号（制御信号Ｓ１１）は引き続きローレベル（ＶＳＳ）に保たれる。これにより、１段目のシフト段ＳＲ１＿１ではレベルシフト動作が続行され、その出力信号ＯＵＴはハイレベルに保たれる（図３７（Ｈ））。
また時刻ｔ８７において、クロック信号ＣＫ２がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ立ち下がると、２段目のシフト段ＳＲ１＿２の出力信号ＯＵＴはローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に立ち上がる（図３７（Ｉ））。
２段目のシフト段ＳＲ１＿２の出力信号ＯＵＴがハイレベル（ＶＤＤ）になると、３段目のシフト段ＳＲ２＿３には、インバータ回路ＩＮＶ１０＿２を介してローレベル（ＶＳＳ）のパルスが入力信号ＰＲとして入力される。そのため、３段目のシフト段ＳＲ２＿３に含まれるＮＡＮＤ回路Ｕ３においてハイレベル（ＶＤＤ）の制御信号ｘＳ１１が生成され、そのレベルシフト回路ＬＳ２（ＬＳ２’）のノードＮＥにクロック信号ＣＫ１が入力される。クロック信号ＣＫ１は時刻ｔ８７においてローレベル（ＶＳＳ）であるため、３段目のシフト段ＳＲ２＿３の出力信号ＯＵＴはハイレベル（ＶＤＤ）のままである（図３７（Ｊ））。
時刻ｔ８８においてクロック信号ＣＫ１がローレベル（ＶＳＳ）からハイレベル（Ｖｉｎ）に立ち上がると、１段目のシフト段ＳＲ１＿１におけるレベルシフト回路ＬＳ１（ＬＳ１’）の出力信号ＯＵＴがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に立ち下がる。出力信号ＯＵＴがローレベル（ＶＳＳ）になると、ＮＯＲ回路Ｕ１の入力信号が全てローレベル（ＶＳＳ）になるため、ＮＯＲ回路Ｕ１から出力される制御信号Ｓ１１がハイレベル（ＶＤＤ）になる。制御信号Ｓ１１がハイレベル（ＶＤＤ）になると、レベルシフト回路ＬＳ１（ＬＳ１’）におけるレベルシフト動作が停止され、以降クロック信号ＣＫ１がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ立ち下がっても、１段目のシフト段ＳＲ１＿１の出力信号ＯＵＴはローレベル（ＶＳＳ）のまま保持される。
他方、時刻ｔ８８において１段目のシフト段ＳＲ１＿１の出力信号ＯＵＴがローレベル（ＶＳＳ）になっても、２段目のシフト段ＳＲ１＿２におけるＮＯＲ回路Ｕ１には、自身のハイレベル（ＶＤＤ）の出力信号ＯＵＴが入力されるため、ＮＯＲ回路Ｕ１の出力信号（制御信号Ｓ１１）は引き続きローレベル（ＶＳＳ）に保たれる。これにより、２段目のシフト段ＳＲ１＿２ではレベルシフト動作が続行され、その出力信号ＯＵＴはハイレベルに保たれる（図３７（Ｉ））。
また、時刻ｔ８８においてクロック信号ＣＫ１が立ち上がると、３段目のシフト段ＳＲ２＿３の出力信号ＯＵＴはハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）へ立ち下がる（図３７（Ｊ））。この出力信号ＯＵＴが４段目のシフト段ＳＲ２＿４に入力されると、その内部のＮＡＮＤ回路Ｕ３においてハイレベル（ＶＤＤ）の制御信号ｘＳ１１が生成され、レベルシフト回路ＬＳ２（ＬＳ２’）のノードＮＥにクロック信号ＣＫ２が入力される。クロック信号ＣＫ２は時刻ｔ８８においてローレベル（ＶＳＳ）であるため、４段目のシフト段ＳＲ２＿４の出力信号ＯＵＴはハイレベル（ＶＤＤ）のままである（図３７（Ｋ））。
時刻ｔ８９においてクロック信号ＣＫ２がローレベル（ＶＳＳ）からハイレベル（Ｖｉｎ）に立ち上がると、２段目のシフト段ＳＲ１＿２におけるレベルシフト回路ＬＳ１（ＬＳ１’）の出力信号ＯＵＴがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に立ち下がる。出力信号ＯＵＴがローレベル（ＶＳＳ）になると、ＮＯＲ回路Ｕ１の入力信号が全てローレベル（ＶＳＳ）になるため、ＮＯＲ回路Ｕ１から出力される制御信号Ｓ１１がハイレベル（ＶＤＤ）になる。制御信号Ｓ１１がハイレベル（ＶＤＤ）になると、レベルシフト回路ＬＳ１（ＬＳ１’）におけるレベルシフト動作が停止され、以降クロック信号ＣＫ２がハイレベル（Ｖｉｎ）からローレベル（ＶＳＳ）へ立ち下がっても、２段目のシフト段ＳＲ１＿２の出力信号ＯＵＴはローレベル（ＶＳＳ）のまま保持される。
他方、時刻ｔ８９において２段目のシフト段ＳＲ１＿２の出力信号ＯＵＴがローレベル（ＶＳＳ）になっても、３段目のシフト段ＳＲ２＿３におけるＮＡＮＤ回路Ｕ３には、自身のローレベル（ＶＳＳ）の出力信号ＯＵＴが入力されるため、ＮＡＮＤ回路Ｕ３の出力信号（制御信号ｘＳ１１）は引き続きハイレベル（ＶＤＤ）に保たれる。これにより、３段目のシフト段ＳＲ２＿３ではレベルシフト動作が続行され、その出力信号ＯＵＴはローレベルに保たれる（図３７（Ｊ））。
また、時刻ｔ８９においてクロック信号ＣＫ２が立ち上がると、４段目のシフト段ＳＲ２＿３の出力信号ＯＵＴはハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）へ立ち下がる（図３７（Ｋ））。この出力信号ＯＵＴが、インバータ回路ＩＮＶ１０＿４を介して５段目のシフト段ＳＲ１＿５に入力されると、その内部のＮＯＲ回路Ｕ１においてローレベル（ＶＳＳ）の制御信号Ｓ１１が生成され、レベルシフト回路ＬＳ１（ＬＳ１’）のノードＮＥにクロック信号ＣＫ１が入力される。クロック信号ＣＫ１は時刻ｔ８９においてハイレベル（ＶＤＤ）であるため、５段目のシフト段ＳＲ１＿５の出力信号ＯＵＴはローレベル（ＶＳＳ）のままである（図３７（Ｌ））。
以降、同様な動作によって、ハイレベルまたはローレベルのパルスがクロック信号ＣＫ１およびＣＫ２に同期しながら、後段のシフト段へ順次に伝播される。
出力信号Ｏ＿１，Ｏ＿２，Ｏ＿３，…は、図３７（Ｍ）〜（Ｏ）に示すように、縦続接続された２つのシフト段が共にパルス信号を出力するタイミングにおいて、順番にローレベルになる。
例えば、１段目および２段目のシフト段からハイレベルのパルスが出力される期間（ｔ８７〜ｔ８８）において、出力信号Ｏ＿１がローレベルになる（図３７（Ｍ））。２段目のシフト段からハイレベルのパルス、３段目のシフト段からローレベルのパルスが出力される期間（ｔ８８〜ｔ８９）において、出力信号Ｏ＿２がローレベルになる（図３７（Ｎ））。３段目および４段目のシフト段からローレベルのパルスが出力される期間（ｔ８９〜ｔ８１０）において、出力信号Ｏ＿３がローレベルになる。
以上説明したように、本実施形態によれば、位相がずれた２つのクロック信号ＣＫ１，ＣＫ２の立ち上がりと立下りに同期してパルス信号をシフトさせることができる。
そのため、単一のクロック信号を用いる図２０や図２９に示したシフトレジスタに比べて、クロック信号ＣＫ１，ＣＫ２の周波数を半分に下げても、これらと同等のスピードでパルス信号をシフトさせることができる。クロック信号の周波数を下げることにより、クロック信号を伝送する配線の寄生容量の充放電によって無駄に消費される電力が減るため、消費電力を低減できる。また、クロック信号を駆動する回路の負荷が小さくなるため、回路サイズを小型化することができる。
次に、本実施形態に係るシフトレジスタの他の構成例について説明する。
図３８は、本実施形態に係るシフトレジスタの他の構成例を示す図であり、出力信号Ｏ＿１，Ｏ＿２，…がハイレベルのパルス信号となる。
図３８に示すシフトレジスタは、縦続接続された複数のシフト段ＳＲ１＿１，ＳＲ１＿２，ＳＲ２＿３，ＳＲ２＿４，ＳＲ１＿５…と、インバータ回路ＩＮＶ２０＿１，ＩＮＶ１０＿２，ＩＮＶ１０＿４，…と、ＮＯＲ回路Ｕ２０＿１，Ｕ２０＿２，Ｕ２０＿３，…とを有する。
シフト段ＳＲ１＿１，ＳＲ１＿２，ＳＲ２＿３，ＳＲ２＿４，ＳＲ１＿５…は、先に説明した図２９に示すシフトレジスタにおける同一符号の構成要素と同じであり、これらの接続関係も図２９に示すシフトレジスタと同じである。
インバータ回路ＩＮＶ２０＿（４ｋ＋１）は、シフト段ＳＲ１＿（４ｋ＋１）の出力信号ＯＵＴを論理反転する。
インバータ回路ＩＮＶ２０＿（４ｋ＋２）は、シフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴを論理反転して、次段のシフト段ＳＲ２＿（４ｋ＋３）の入力信号ＰＲを生成する。
インバータ回路ＩＮＶ２０＿（４ｋ＋４）は、シフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴを論理反転して、次段のシフト段ＳＲ１＿（４（ｋ＋１）＋１）の入力信号ＰＲを生成する。
ＮＯＲ回路Ｕ２０＿（４ｋ＋１）は、シフト段ＳＲ１＿（４ｋ＋１）の出力信号がインバータ回路ＩＮＶ２０＿（４ｋ＋１）において論理反転された信号と、シフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴがインバータ回路ＩＮＶ２０＿（４ｋ＋２）において論理反転された信号との反転論理和を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋１）として出力する。すなわち、シフト段ＳＲ１＿（４ｋ＋１）およびシフト段ＳＲ１＿（４ｋ＋２）から共にハイレベル（ＶＤＤ）のパルス信号が出力されるとき、ＮＯＲ回路Ｕ２０＿（４ｋ＋１）はハイレベル（ＶＤＤ）のパルス信号を出力する。
ＮＯＲ回路Ｕ２０＿（４ｋ＋２）は、シフト段ＳＲ１＿（４ｋ＋２）の出力信号ＯＵＴがインバータ回路ＩＮＶ２０＿（４ｋ＋２）において論理反転された信号と、シフト段ＳＲ２＿（４ｋ＋３）の出力信号ＯＵＴとの反転論理和を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋２）として出力する。すなわち、シフト段ＳＲ１＿（４ｋ＋２）からハイレベル（ＶＤＤ）のパルス信号が出力され、かつ、シフト段ＳＲ２＿（４ｋ＋３）からローレベル（ＶＳＳ）のパルス信号が出力されるとき、ＮＯＲ回路Ｕ２０＿（４ｋ＋２）はハイレベル（ＶＤＤ）のパルス信号を出力する。
ＮＯＲ回路Ｕ２０＿（４ｋ＋３）は、シフト段ＳＲ２＿（４ｋ＋３）の出力信号ＯＵＴとシフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴとの反転論理和を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋３）として出力する。すなわち、シフト段ＳＲ２＿（４ｋ＋３）からローレベル（ＶＳＳ）のパルス信号が出力され、かつ、シフト段ＳＲ２＿（４ｋ＋４）からローレベル（ＶＳＳ）のパルス信号が出力されるとき、ＮＯＲ回路Ｕ２０＿（４ｋ＋３）はハイレベル（ＶＤＤ）のパルス信号を出力する。
ＮＯＲ回路Ｕ２０＿（４ｋ＋４）は、シフト段ＳＲ２＿（４ｋ＋４）の出力信号ＯＵＴと、シフト段ＳＲ１＿（４（ｋ＋１）＋１）の出力信号ＯＵＴがインバータ回路ＩＮＶ２０＿（４（ｋ＋１）＋１）において論理反転された信号との反転論理和を演算し、その演算結果を出力信号Ｏ＿（４ｋ＋４）として出力する。すなわち、シフト段ＳＲ２＿（４ｋ＋４）からローレベル（ＶＳＳ）のパルス信号が出力され、かつ、シフト段ＳＲ１＿（４（ｋ＋１）＋１）からハイレベル（ＶＤＤ）のパルス信号が出力されるとき、ＮＯＲ回路Ｕ２０＿（４ｋ＋４）はハイレベル（ＶＤＤ）のパルス信号を出力する。
図３９は、図３８に示すフトレジスタにおける各部の信号波形の一例を示す図である。
図３９（Ａ）〜（Ｏ）の信号波形は、それぞれ、図３７（Ａ）〜（Ｏ）の信号波形に対応する。
図３７と図３９を比較して分かるように、各シフト段をパルス信号がシフトするタイミングに関して、図３６に示すシフトレジスタと図３８に示すシフトレジスタの動作は同じである。図３８に示すシフトレジスタは、図３９（Ｍ）〜（Ｎ）に示すように、順次にシフトする出力信号Ｏ＿１，Ｏ＿２，Ｏ＿３，…のパルスがハイレベル（ＶＤＤ）のパルスである点で、図３６に示すシフトレジスタと異なっている。
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。
上述の各実施形態において説明したレベルシフト回路やシフトレジスタは、例えば液晶素子やＥＬ（electroluminescence）素子、 ＬＥＤ（light emitting diode）素子などを画素として用いる表示装置において画素アレイ部の駆動回路に供給するレベルシフト信号を生成する回路や、各画素を走査するためのパルス信号を生成するシフトレジスタに適用することが可能である。
図４０は、本実施形態に係る表示装置の構成の一例を示す図である。
図４０に示す表示装置１０５は、画素アレイ部１０２と、垂直駆動回路１０３と、水平駆動回路１０４と、レベルシフト回路群１０６と、インバータ回路群１０７と、バッファ回路１０８〜１１１とを有する。
画素アレイ部１０２は、ｍ行ｎ列の行列状に配列された複数の画素１０１を含む。
例えば画素１０１が液晶素子の場合、画素アレイ部１０２は、２枚の透明な絶縁性基板（例えば、ガラス基板）に形成される。一方の基板には、画素アレイ部１０２のｍ行の走査線１１２（１１２−１〜１１２−ｍ）とｎ列の信号線１１３（１１３−１〜１１３−ｎ）とが格子状に形成される。２つの基板は、所定の間隙をもって対向配置され、その間隙部分に液晶層が保持される。液晶層を挟む２つの基板の一方には、不図示のバックライトによって光が照射される。走査線１１２と信号線１１３との交点部分には、画素１０１が形成される。
画素１０１は、例えば図４０に示すように、薄膜トランジスタＴＦＴと、液晶セルＬＣと、保持容量ＣＳとを有する。
薄膜トランジスタは、そのゲートが走査線１１２に接続され、そのソースが信号線１１３に接続される。
薄膜トランジスタＴＦＴのドレインには、液晶セルＬＣの一方の電極（画素電極）と保持容量ＣＳの一方の電極とが接続される。ここで、液晶セルＬＣは、画素トランジスタＴＦＴに接続される画素電極と、この画素電極が形成される基板の対向基板に形成される対向電極と、これらの電極に挟まれる液晶とを含んでいる。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共に、コモン線１１４に接続される。
垂直駆動回路１０３は、垂直スタートパルスＶＳＴによって指定される１垂直走査期間ごとに、画素アレイ部１０２の第１行から第ｍ行までの各行を垂直クロック信号ＶＣＫおよびｘＶＣＫに同期したタイミングで順番に選択する。
垂直駆動回路１０３は、例えば、垂直走査用のシフトレジスタと、画素アレイ部１０２のｍ本の行に対応するｍ個の駆動信号出力回路を有する。
垂直走査用のシフトレジスタは、画素アレイ部１０２の第１行から第ｍ行までの各行を順番に選択するパルス信号を発生する。このシフトレジスタは、垂直スタートパルスＶＳＴに応じたタイミングで第１行のパルス信号を発生し、垂直クロック信号ＶＣＫおよびｘＶＣＫに同期したタイミングで、第１行，第２行，…，第ｍ行の順にパルス信号をシフトする。
垂直走査用のシフトレジスタが発生するパルス信号によって第ｉ行（１≦ｉ≦ｍ）が選択されると、画素アレイ部１０２の第ｉ行の画素列に対応する駆動信号出力回路が走査線１１２−ｉに駆動信号を供給する。これにより、第ｉ行の画素列が信号線１１３−１〜１１３−ｎを通じて駆動可能になる。
水平駆動回路１０４は、水平スタートパルスＨＳＴによって指定される１水平期間ごとに、垂直駆動回路１０３が選択中の画素アレイ部１０２の１行に属する第１列から第ｎ列までのｎ個の画素を、水平クロック信号ＨＣＫおよびＸＨＣＫに同期したタイミングで順番に選択する。そして、選択した各画素に映像信号を書き込む。
水平駆動回路１０４は、例えば、水平走査用のシフトレジスタと、画素アレイ部１０２のｎ本の列に対応するｎ個の駆動信号出力回路を有する。
水平走査用のシフトレジスタは、画素アレイ部１０２の第１列から第ｎ列までの各列を順番に選択するパルス信号を発生する。このシフトレジスタは、水平スタートパルスＨＳＴに応じたタイミングで第１列のパルス信号を発生し、水平クロック信号ＨＣＫおよびｘＨＣＫに同期したタイミングで、第１列，第２列，…，第ｎ列の順にパルス信号をシフトする。
水平走査用のシフトレジスタが発生するパルス信号によって第ｊ列（１≦ｊ≦ｎ）が選択されると、画素アレイ部１０２の第ｊ列の画素列に対応する駆動信号出力回路が信号線１１３−ｊに映像信号を出力する。これにより、第ｊ列の信号線１１３−ｊに接続され、かつ、このとき垂直駆動回路１０３によって選択中の行に属する画素に対して映像信号が書き込まれる。
垂直駆動回路１０３および水平駆動回路１０４は、例えば、画素アレイ部１０２と共に、上述の絶縁性基板上に形成される。
レベルシフト回路群１０６は、表示装置１０５の外部から入力される低電圧振幅の信号（垂直スタートパルスＶＳＴ、垂直クロック信号ＶＣＫおよびｘＶＣＫ、水平スタートパルスＨＳＴ、水平クロック信号ＨＣＫおよびＸＨＣＫ）を、それぞれ高電圧振幅の信号にレベルシフトする。
バッファ回路群１０７は、レベルシフト回路群１０６においてレベルシフトされた各信号（ＶＳＴ、ＶＣＫ、ｘＶＣＫ、ＨＳＴ、ＨＣＫ、ＸＨＣＫ）をそれぞれ増幅する。
バッファ回路群１０７において増幅された垂直スタートパルス信号ＶＳＴは、垂直駆動回路１０５に入力される。
バッファ回路群１０７において増幅された垂直クロック信号ＶＣＫおよびＸＶＣＫは、バッファ回路１０８および１０９において更に増幅された後、垂直駆動回路１０３に入力される。
バッファ回路群１０７において増幅された水平スタートパルス信号ＨＳＴは、水平駆動回路１０４に入力される。
バッファ回路群１０７において増幅された水平クロック信号ＨＣＫおよびＸＨＣＫは、バッファ回路１１０および１１１において更に増幅された後、水平駆動回路１０４に入力される。
上述した構成を有する本実施形態に係る表示装置では、垂直駆動回路１０３に入力する垂直スタートパルスＶＳＴ、垂直クロック信号ＶＣＫおよびｘＶＣＫや、水平駆動回路１０４に入力する水平スタートパルスＨＳＴ、水平クロック信号ＨＣＫおよびＸＨＣＫなど、画素の駆動に用いる大振幅の信号を生成するためのレベルシフト回路群１０６として、先の各実施形態において述べたレベルシフト回路が用いられる。
したがって、製造ばらつきによるトランジスタのしきい電圧のばらつき等によってレベルシフト動作が影響を受け難くなるため、安定した動作を実現することができる。また、ノードＮＡ，ＮＢの電圧設定時やレベルシフト動作時におけるレベルシフト回路のリーク電流が低減するため、装置の消費電力を削減することができる。
また、垂直駆動回路１０３に含まれる垂直走査用のシフトレジスタや、水平駆動回路１０４に含まれる水平走査用のシフトレジスタとして、先の各実施形態において述べたシフトレジスタを用いても良い。これにより、レベルシフト回路群１０６において信号ＶＳＴ、ＶＣＫ、ＸＶＣＫ、ＨＳＴ、ＨＣＫ、ＸＨＣＫをレベルシフトする必要がなくなるため、これらの信号を低振幅のまま垂直駆動回路１０３，水平駆動回路１０４に供給することが可能になる。
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
第４の実施形態に係るレベルシフト回路（図６）では、電圧設定を行う期間においてｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５をオフに設定することにより、第２の実施形態に係るレベルシフト回路（図２）において第１の期間および第３の期間に行われる動作を同時に並行して行うことが可能になるとともに、第２の期間および第４の期間に行われる動作を同時に並行に行うことが可能になっている。
しかしながら、本発明に係るレベルシフト回路は、第４の実施形態に係るレベルシフト回路のように、第１の期間および第３の期間の動作、並びに、第２の期間および第４の期間の動作を、それぞれ同時に行う場合にのみ限定されない。例えば、第１の期間および第２の期間の一部と第３の期間および第４の期間の一部とが重なるようにしても良い。この重なりの期間（第５の期間）において、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５の少なくとも一方を遮断することにより、貫通電流の発生を防止することができる。
また、第４および第５の実施形態に係るレベルシフト回路（図６，図８）は、ｐ型ＭＯＳトランジスタＱｐ５およびｎ型ＭＯＳトランジスタＱｎ５を設けているが、本発明はこれに限定されない。これらのレベルシフト回路では、少なくとも、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１を通って流れる貫通電流を防止できれば良いため、何れか一方のトランジスタを省略しても良い。
また、第１３の実施形態では、画素１０１として液晶素子を用いる例を挙げているが、本発明はこれに限定されない。例えばＥＬ素子やＬＥＤ素子などを画素として用いる種々の表示装置にも本発明は適用可能である。
また、本発明のレベルシフト回路は、表示装置用に限定されるものではなく、信号振幅の変換が必要な種々の装置に広く適用可能である。
第１の実施形態に係るレベルシフト回路の構成の一例を示す図である。 第２の実施形態に係るレベルシフト回路の構成の一例を示す図である。 図２に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第３の実施形態に係るレベルシフト回路の構成の一例を示す図である。 図４に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第４の実施形態に係るレベルシフト回路の構成の一例を示す図である。 図６に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第５の実施形態に係るレベルシフト回路の構成の一例を示す図である。 図８に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第６の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。 第７の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。 第８の実施形態に係るレベルシフト回路の構成の一例を示す図である。 第８の実施形態に係るレベルシフト回路における各部の信号波形の一例を示す図である。 第９の実施形態に係るレベルシフト回路の第１の構成例を示す図である。 図１４に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第９の実施形態に係るレベルシフト回路の第２の構成例を示す図である。 第９の実施形態に係るレベルシフト回路の第３の構成例を示す図である。 図１７に示すレベルシフト回路における各部の信号波形の一例を示す図である。 第９の実施形態に係るレベルシフト回路の第４の構成例を示す図である。 第１０の実施形態に係るシフトレジスタの構成の一例を示す図である。 図２０に示すシフトレジスタにおけるシフト段の第１の構成例を示す図である。 図２０に示すシフトレジスタにおけるシフト段の第２の構成例を示す図である。 図２０に示すシフトレジスタにおけるシフト段の第３の構成例を示す図である。 図２３に示すシフト段に用いられるレベルシフト回路の第１の構成例を示す図である。 図２３に示すシフト段に用いられるレベルシフト回路の第２の構成例を示す図である。 図２０に示すシフトレジスタにおける各部の信号波形の一例を示す図である。 シフトレジスタに供給する制御信号を生成する回路の一例を示す図である。 図２７に示す回路の各部の信号波形の一例を示す図である。 第１１の実施形態に係るシフトレジスタの構成の一例を示す図である。 図２９に示すシフトレジスタにおけるシフト段の第１の構成例を示す図である。 図２９に示すシフトレジスタにおけるシフト段の第２の構成例を示す図である。 図２９に示すシフトレジスタにおけるシフト段の第３の構成例を示す図である。 図３２に示すシフト段に用いられるレベルシフト回路の第１の構成例を示す図である。 図３２に示すシフト段に用いられるレベルシフト回路の第２の構成例を示す図である。 図２９に示すシフトレジスタにおける各部の信号波形の一例を示す図である。 第１２の実施形態に係るシフトレジスタの構成の一例を示す図である。 図３６に示すシフトレジスタにおける各部の信号波形の一例を示す図である。 第１２の実施形態に係るシフトレジスタの他の構成例を示す図である。 図３８に示すシフトレジスタにおける各部の信号波形の一例を示す図である。 本発明の実施形態に係る表示装置の構成の一例を示す図である。 従来のカレントミラー型レベルシフト回路の構成の一例を示す図である。
符号の説明
１…電圧設定回路、１０，１０Ａ〜１０Ｆ…制御回路、Ｑｐ１〜Ｑｐ１１，Ｑｐ２１，Ｑｐ１０１，Ｑｐ１０２，Ｑｐ２０１…ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ１１，Ｑｎ２１，Ｑｎ１０１，Ｑｎ１０２，Ｑｎ２０１…ｎ型ＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ４…インバータ回路、Ｕ１，Ｕ２…ＮＯＲ回路、Ｕ３，Ｕ４…ＮＡＮＤ回路、１０１…画素、１０２…画素アレイ部、１０３…垂直駆動回路、１０４…水平駆動回路、１０５…表示装置、１０６…レベルシフト回路群、１０７…インバータ回路群、１０８〜１１０…バッファ回路

Claims (17)

  1. 入力信号をレベルシフトして出力するレベルシフト回路であって、
    第１のノードの電圧に応じてオンまたはオフし、当該電圧が第１のしきい値のときにオンとオフとを切り換え、当該オンのとき、レベルシフト信号の出力端子へ第１の電圧を出力する第１のスイッチと、
    第２のノードの電圧に応じてオンまたはオフし、当該電圧が第２のしきい値のときにオンとオフとを切り換え、当該オンのとき、上記出力端子へ第２の電圧を出力する第２のスイッチと、
    一方の端子に第１の入力信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、
    一方の端子に第２の入力信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、
    所定の期間において、上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路と
    を有するレベルシフト回路。
  2. 上記第１のしきい値および上記第２のしきい値は、上記第１の電圧から上記第２の電圧までの範囲に含まれており、
    上記第１のスイッチは、上記第１のノードの電圧が上記第１のしきい値に対して上記第２の電圧側にある場合にオンし、上記第１の電圧側にある場合にオフし、
    上記第２のスイッチは、上記第２のノードの電圧が上記第２のしきい値に対して上記第１の電圧側にある場合にオンし、上記第２の電圧側にある場合にオフし、
    上記電圧設定回路は、第１の期間において、上記第１のノードの電圧が上記第１のしきい値に対して上記第２の電圧側にあるように上記第１のキャパシタを充電し、当該充電後の第２の期間において、オン状態の上記第１のスイッチから出力される電圧を上記第１のノードに供給し、第３の期間において、上記第２のノードの電圧が上記第２のしきい値に対して上記第１の電圧側にあるように上記第２のキャパシタを充電し、当該充電後の第４の期間において、オン状態の上記第２のスイッチから出力される電圧を上記第２のノードに供給する、
    請求項１に記載のレベルシフト回路。
  3. 上記電圧設定回路は、上記第２の期間において上記第１のスイッチがオフした後、上記第３の期間における上記第２のキャパシタの充電を行う、
    請求項２に記載のレベルシフト回路。
  4. 上記電圧設定回路は、上記第１の期間において、上記第２のノードの電圧が上記第２のしきい値に対して上記第２の電圧側にあるように上記第２のキャパシタを充電する、
    請求項３に記載のレベルシフト回路。
  5. 上記電圧設定回路は、
    上記第１の期間において、上記第１のしきい値に対して上記第２の電圧側にある所定の電圧を上記第１のノードに供給する第１の電圧供給回路と、
    上記第２の期間において、オンのときに上記第１の電圧が出力される上記第１のスイッチの一方の端子と上記第１のノードとを接続する第３のスイッチと、
    上記第３の期間において、上記第２のしきい値に対して上記第１の電圧側にある所定の電圧を上記第２のノードに供給する第２の電圧供給回路と、
    上記第４の期間において、オンのときに上記第２の電圧が出力される上記第２のスイッチの一方の端子と上記第２のノードとを接続する第４のスイッチと
    を含む、
    請求項３に記載のレベルシフト回路。
  6. 上記電圧設定回路は、上記第１の期間、上記第２の期間、上記第３の期間および上記第４の期間において、上記第１のスイッチと上記出力端子とを遮断する、および／または、上記第２のスイッチと上記出力端子とを遮断する、
    請求項３に記載のレベルシフト回路。
  7. 上記電圧設定回路は、上記第１の期間および上記第２の期間において、上記第１のスイッチと上記出力端子とを遮断し、上記第２のスイッチと上記出力端子とを接続し、上記第３の期間および上記第４の期間において、上記第１のスイッチと上記出力端子とを接続し、上記第２のスイッチと上記出力端子とを遮断する、
    請求項３に記載のレベルシフト回路。
  8. 上記電圧設定回路は、上記第１の期間および上記第２の期間の少なくとも一部と上記第３の期間および上記第４の期間の少なくとも一部とが重なる第５の期間において、上記第１のスイッチと上記出力端子とを遮断する、および／または、上記第２のスイッチと上記出力端子とを遮断する、
    請求項２に記載のレベルシフト回路。
  9. 上記電圧設定回路は、
    上記第１の期間において、上記第１のしきい値に対して上記第２の電圧側にある所定の電圧を上記第１のノードに供給する第１の電圧供給回路と、
    上記第１の期間および上記第２の期間において、オンのときに上記第１の電圧が出力される上記第１のスイッチの一方の端子と上記第１のノードとを接続する第３のスイッチと、
    上記第３の期間において、上記第２のしきい値に対して上記第１の電圧側にある所定の電圧を上記第２のノードに供給する第２の電圧供給回路と、
    上記第３の期間および上記第４の期間において、オンのときに上記第２の電圧が出力される上記第２のスイッチの一方の端子と上記第２のノードとを接続する第４のスイッチと、
    上記第１の期間および上記第２の期間において上記第１のスイッチと上記出力端子とを遮断し、上記第３の期間および上記第４の期間において上記第２のスイッチと上記出力端子とを遮断する第５のスイッチと
    を含む、
    請求項２に記載のレベルシフト回路。
  10. 上記電圧設定回路は、
    上記第１の期間において、上記第１のしきい値に対して上記第２の電圧側にある所定の電圧を上記第１のノードに供給する第１の電圧供給回路と、
    上記第２の期間において、オンのときに上記第１の電圧が出力される上記第１のスイッチの一方の端子と上記第１のノードとを接続する第３のスイッチと、
    上記第３の期間において、上記第２のしきい値に対して上記第１の電圧側にある所定の電圧を上記第２のノードに供給する第２の電圧供給回路と、
    上記第４の期間において、オンのときに上記第２の電圧が出力される上記第２のスイッチの一方の端子と上記第２のノードとを接続する第４のスイッチと
    を含み、
    上記第３のスイッチは、
    上記第１のスイッチに接続される第１端子と、上記第１のノードに接続される第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第１スイッチ素子と、
    上記第１スイッチ素子の制御端子と第１端子との間に接続される第１容量素子と、
    上記第１スイッチ素子をオンまたはオフに駆動する電圧を入力する第１駆動入力ノードと、
    上記第１駆動入力ノードと上記第１スイッチ素子の制御端子との間に接続され、上記第１スイッチ素子をオンに駆動する電圧が上記第１駆動入力ノードに入力されている状態で、上記第１スイッチ素子の制御端子の電圧が上記第１の電圧と上記第２の電圧との間の所定のしきい値に対して上記第２の電圧側にある場合にオンし、当該しきい値に対して上記第１の電圧側にある場合にオフする第２スイッチ素子と
    を含み、
    上記第４のスイッチは、
    上記第２のスイッチに接続される第１端子と、上記第２のノードに接続される第２端子と、当該第１端子と当該第２端子との間の導通状態を制御する電圧を入力する制御端子とを有する第３スイッチ素子と、
    上記第３スイッチ素子の制御端子と第１端子との間に接続される第２容量素子と、
    上記第３スイッチ素子をオンまたはオフに駆動する電圧を入力する第２駆動入力ノードと、
    上記第２駆動入力ノードと上記第３スイッチ素子の制御端子との間に接続され、上記第３スイッチ素子をオンに駆動する電圧が上記第２駆動入力ノードに入力されている状態で、上記第３スイッチ素子の制御端子の電圧が上記第１の電圧と上記第２の電圧との間の所定のしきい値に対して上記第１の電圧側にある場合にオンし、当該しきい値に対して上記第２の電圧側にある場合にオフする第４スイッチ素子と
    を含む、
    請求項２に記載のレベルシフト回路。
  11. 上記出力端子からレベルシフト信号を出力する期間において、第３の電圧から第４の電圧までの電圧を有する入力信号を上記第１の入力信号および上記第２の入力信号として上記第１のキャパシタおよび上記第２のキャパシタに入力する第１の入力回路と、
    上記電圧設定回路が上記第１のノードおよび上記第２のノードの電圧設定を行う期間において、上記第３の電圧から上記第４の電圧までの範囲に含まれる所定の電圧を上記第１の入力信号および上記第２の入力信号として上記第１のキャパシタおよび上記第２のキャパシタに入力する第２の入力回路と
    を有する、
    請求項２に記載のレベルシフト回路。
  12. 初段に入力されたパルス信号を後段へ順次に伝送する、縦続接続された複数のシフト段を具備し、
    上記シフト段は、
    前段からパルス信号が入力される期間、並びに、次段へパルス信号が出力される期間を検出する検出回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、入力されるクロック信号の１サイクル内に含まれるパルス信号をレベルシフトして出力するレベルシフト回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、上記レベルシフト回路から出力される信号をパルス信号として次段に出力し、上記レベルシフト回路を初期化する所定の期間において、一定のレベルの信号を次段に出力する出力回路と
    を有し、
    上記レベルシフト回路は、
    第１のノードの電圧が、第１の電圧から第２の電圧までの範囲に含まれる第１のしきい値に対して上記第２の電圧側にある場合にオンし、上記第１のノードの電圧が、上記第１のしきい値に対して上記第１の電圧側にある場合にオフし、当該オンのとき、レベルシフト信号の出力端子へ上記第１の電圧を出力する第１のスイッチと、
    第２のノードの電圧が、上記第１の電圧から上記第２の電圧までの範囲に含まれる第２のしきい値に対して上記第１の電圧側にある場合にオンし、上記第２のノードの電圧が、上記第２のしきい値に対して上記第２の電圧側にある場合にオフし、当該オンのとき、上記出力端子へ上記第２の電圧を出力する第２のスイッチと、
    一方の端子に上記クロック信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、
    一方の端子に上記クロック信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、
    上記所定の期間において、上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、上記クロック信号を上記第１のキャパシタおよび上記第２のキャパシタに入力する第１の入力回路と、
    上記電圧設定回路が上記第１のノードおよび上記第２のノードの電圧設定を行う期間において、第３の電圧から第４の電圧までの範囲に含まれる所定の電圧を上記クロック信号の代わりに上記第１のキャパシタおよび上記第２のキャパシタに入力する第２の入力回路と
    を有し、
    上記クロック信号は、上記第３の電圧と上記第４の電圧を交互に繰り返す信号であり、
    縦続接続される２つのシフト段は、互いの周期が等しく位相が異なるクロック信号を入力する、
    シフトレジスタ。
  13. 縦続接続される２つのシフト段は、互いに位相が反転したクロック信号を入力し、
    各シフト段に含まれる検出回路は、上記第４の電圧を有するクロック信号が上記レベルシフト回路においてレベルシフトされる期間を、パルス信号の出力期間として検出する、
    請求項１２に記載のシフトレジスタ。
  14. 縦続接続される２つのシフト段は、その一方が第１のクロック信号、他方が第２のクロック信号を入力し、
    １のシフト段を間に挟んで離れた２つのシフト段の一方に含まれる検出回路は、上記第３の電圧を有するクロック信号が上記レベルシフト回路においてレベルシフトされる期間を、パルス信号の出力期間として検出し、
    当該離れた２つのシフト段の他方に含まれる検出回路は、上記第４の電圧を有するクロック信号が上記レベルシフト回路においてレベルシフトされる期間を、パルス信号の出力期間として検出し、
    上記第１のクロック信号を入力するシフト段に含まれる検出回路と、当該シフト段の後段に含まれる検出回路は、互いに同じ電圧を有するクロック信号が上記レベルシフト回路においてレベルシフトされる期間を、パルス信号の出力期間として検出し、
    上記第１のクロック信号は、上記第２のクロック信号が上記第３の電圧のとき、上記第３の電圧から上記第４の電圧へ変化する、
    請求項１２に記載のシフトレジスタ。
  15. 上記レベルシフト回路は、上記第１のスイッチに上記第１の電圧を入力する経路、および／または、上記第２のスイッチに上記第２の電圧を入力する経路に挿入され、少なくとも上記検出回路が検出するパルス信号の入力期間および出力期間並びに上記所定の期間においてオンし、他の期間においてオフする第６のスイッチを有する、
    請求項１２に記載のシフトレジスタ。
  16. 入力信号をレベルシフトして出力するレベルシフト回路と、
    複数の画素を含む画素アレイ部と、
    上記レベルシフト回路から出力されるレベルシフト信号に応じて上記画素アレイ部の各画素を駆動する駆動回路と
    を具備し、
    上記レベルシフト回路は、
    第１のノードの電圧に応じてオンまたはオフし、当該電圧が第１のしきい値のときにオンとオフとを切り換え、当該オンのとき、上記レベルシフト信号の出力端子へ第１の電圧を出力する第１のスイッチと、
    第２のノードの電圧に応じてオンまたはオフし、当該電圧が第２のしきい値のときにオンとオフとを切り換え、当該オンのとき、上記出力端子へ第２の電圧を出力する第２のスイッチと、
    一方の端子に第１の入力信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、
    一方の端子に第２の入力信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、
    上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路と
    を有する、
    表示装置。
  17. 行列状に配列された複数の画素を含む画素アレイ部と、
    上記画素アレイ部の各行を順番に選択するパルス信号を発生する第１のシフトレジスタと、当該選択した行に属する各画素を順番に選択するパルス信号を発生する第２のシフトレジスタとを有し、選択した画素を駆動する駆動回路と
    を具備し、
    上記第１のシフトレジスタおよび上記第２のシフトレジスタは、
    初段に入力されたパルス信号を後段へ順次に伝送する、縦続接続された複数のシフト
    を具備し、
    上記シフト段は、
    前段からパルス信号が入力される期間、並びに、次段へパルス信号が出力される期間を検出する検出回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、入力されるクロック信号の１サイクル内に含まれるパルス信号をレベルシフトして出力するレベルシフト回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、上記レベルシフト回路から出力される信号をパルス信号として次段に出力し、上記レベルシフト回路を初期化する所定の期間において、一定のレベルの信号を次段に出力する出力回路と
    を有し、
    上記レベルシフト回路は、
    第１のノードの電圧が、第１の電圧から第２の電圧までの範囲に含まれる第１のしきい値に対して上記第２の電圧側にある場合にオンし、上記第１のノードの電圧が、上記第１のしきい値に対して上記第１の電圧側にある場合にオフし、当該オンのとき、レベルシフト信号の出力端子へ上記第１の電圧を出力する第１のスイッチと、
    第２のノードの電圧が、上記第１の電圧から上記第２の電圧までの範囲に含まれる第２のしきい値に対して上記第１の電圧側にある場合にオンし、上記第２のノードの電圧が、上記第２のしきい値に対して上記第２の電圧側にある場合にオフし、当該オンのとき、上記出力端子へ上記第２の電圧を出力する第２のスイッチと、
    一方の端子に上記クロック信号を入力し、他方の端子が上記第１のノードに接続される第１のキャパシタと、
    一方の端子に上記クロック信号を入力し、他方の端子が上記第２のノードに接続される第２のキャパシタと、
    上記所定の期間において、上記第１のノードを上記第２の電圧で充電した状態から当該第１のノードの電圧を上記第１のしきい値に設定し、上記第２のノードを上記第１の電圧で充電した状態から当該第２のノードの電圧を上記第２のしきい値に設定する電圧設定回路と、
    上記検出回路が検出したパルス信号の入力期間および出力期間において、上記クロック信号を上記第１のキャパシタおよび上記第２のキャパシタに入力する第１の入力回路と、
    上記電圧設定回路が上記第１のノードおよび上記第２のノードの電圧設定を行う期間において、第３の電圧から第４の電圧までの範囲に含まれる所定の電圧を上記クロック信号の替わりに上記第１のキャパシタおよび上記第２のキャパシタに入力する第２の入力回路と
    を有し、
    上記クロック信号は、上記第３の電圧と上記第４の電圧を交互に繰り返す信号であり、
    縦続接続される２つのシフト段は、互いの周期が等しく位相が異なるクロック信号を入力する、
    表示装置。
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