JP6561842B2 - 信号電位変換回路 - Google Patents

Description

本開示は、異電位信号の受け渡しのために、入力信号の電位を変換する信号電位変換回路に関する。

最近のトランジスタは、微細化に伴い、動作電圧の低電圧化が進んでいる。一方、外部インターフェースに関しては電圧規格が決まっており、集積回路は、旧来のデバイスとも接続できるように、例えば５Ｖや３．３Ｖで動作させなければならない。このため、微細トランジスタで駆動される信号と例えば５Ｖや３．３Ｖで駆動される信号とのやりとりのために、レベルシフト回路（信号電位変換回路）が用いられる。特に、高速信号の伝達のためには、コンデンサを用いたＡＣ結合回路が有効である。

特許文献１では、信号電位変換回路について、変換後の信号にジッタが発生しないように、終端ノードの電位の減衰を抑制する構成が開示されている。

国際公開第２０１２／１５７０３１号

近年、複数のインターフェース規格に対応するハイブリッドコアのニーズが高まっている。例えば、数Ｇｂｐｓ程度の高速動作から、データが長時間変化しないバースト信号が入力される低速動作まで、１つのコアで対応する必要がある。このようなコアに、例えば特許文献１に開示された信号電位変換回路を用いた場合には、高速動作には対応できるものの、低速動作時や、バースト信号が入力された場合には、コンデンサの電荷が徐々に放電してしまい、信号の振幅が保持できず、正常動作が必ずしも保証されない。

本開示は、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持でき、正常動作する信号電位変換回路を提供する。

本開示の一態様では、信号電位変換回路は、入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、終端ノードの電位を受けるクランプ回路と、終端ノードに接続された電圧保持回路とを備え、クランプ回路は、第１の電源と終端ノードとの間に設けられた第１の接続素子と、終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、第１の接続素子は、終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、電圧保持回路は、終端ノードの電位が、第１の電位よりも高くかつ第２の電位よりも低い第３の電位よりも高いときは、終端ノードの電位を上げるように動作し、終端ノードの電位が第３の電位よりも低いときは、終端ノードの電位を下げるように動作する。

この態様によると、クランプ回路によって、終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、終端ノードの電位は、第３の電位よりも高いときは、電圧保持回路によって上げられ、第３の電位よりも低いときは、電圧保持回路によって下げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサの電荷が徐々に放電してしまう場合であっても、電圧保持回路によって、終端ノードの電位の低下または上昇が抑制される。これにより、信号の振幅を保持することができる。

本開示の他の態様では、信号電位変換回路は、差動信号を構成する正信号が一端に与えられ、他端が第１の終端ノードと接続された第１のコンデンサと、第１の終端ノードの電位を受ける第１のクランプ回路と、差動信号を構成する負信号が一端に与えられ、他端が第２の終端ノードと接続された第２のコンデンサと、第２の終端ノードの電位を受ける第２のクランプ回路と、第１および第２の終端ノードに接続された差動電圧保持回路とを備え、第１のクランプ回路は、第１の電源と第１の終端ノードとの間に設けられた第１の接続素子と、第１の終端ノードと、電源電圧が第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、第１の接続素子は、第１の終端ノードの電位が、第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第２の接続素子は、第１の終端ノードの電位が、第１の電源の電源電圧よりも低く、かつ、第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、第２のクランプ回路は、第１の電源と第２の終端ノードとの間に設けられた第３の接続素子と、第２の終端ノードと、第２の電源との間に設けられた第４の接続素子とを備えており、第３の接続素子は、第２の終端ノードの電位が、第１の電位よりも低くなったとき、インピーダンスが低下するものであり、第４の接続素子は、第２の終端ノードの電位が、第２の電位よりも高くなったとき、インピーダンスが低下するものであり、差動電圧保持回路は、第１の終端ノードの電位が第２の終端ノードの電位よりも高いときは、第１の終端ノードの電位を上げるとともに第２の終端ノードの電位を下げるように動作し、第１の終端ノードの電位が第２の終端ノードの電位よりも低いときは、第１の終端ノードの電位を下げるとともに第２の終端ノードの電位を上げるように動作する。

この態様によると、第１および第２のクランプ回路によって、第１および第２の終端ノードの電位が第１の電位から第２の電位までの範囲に規定される。また、第１の終端ノードの電位が第２の終端ノードよりも高いときは、差動電圧保持回路によって、第１の終端ノードの電位が上げられるともに第２の終端ノードの電位が下げられる。第１の終端ノードの電位が第２の終端ノードよりも低いときは、差動電圧保持回路によって、第１の終端ノードの電位が下げられるともに第２の終端ノードの電位が上げられる。このため、例えば低速動作時やバースト信号の入力時において、第１および第２のコンデンサの電荷が徐々に放電してしまう場合であっても、差動電圧保持回路によって、第１および第２の終端ノードの電位の低下または上昇が抑制される。これにより、差動信号の振幅を保持することができる。

本開示によると、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持できる信号電位変換回路を提供することができる。

実施形態１に係る信号電位変換回路の構成を示す図である。 図１の信号電位変換回路の動作を示すタイミングチャートである。 図１における電圧保持回路の構成例である。 図１における電圧保持回路の他の構成例である。 図１における電圧保持回路の他の構成例である。 実施形態２に係る信号電位変換回路の構成を示す図である。 図６の信号電位変換回路の動作を示すタイミングチャートである。 図６における差動電圧保持回路の構成例である。 図６における差動電圧保持回路の他の構成例である。 図６における差動電圧保持回路の他の構成例である。

以下の実施形態では、特に問題のない限りにおいて、電源とその電源電圧について同一の符号を用いて説明を行っている。

（実施形態１）
図１は実施形態１に係る信号電位変換回路とその前後の回路構成を示す図である。図１に示す信号電位変換回路はＡＣ結合を利用したものである。図１において、１０は終端ノードＮＤの信号ＩＮを受信し、出力信号ＯＵＴを生成する受信回路、２０は入力信号ＣＩＮが一端に与えられるとともに他端が終端ノードＮＤと接続されたコンデンサ、３０は入力信号ＣＩＮを駆動する信号駆動回路、４０は終端ノードＮＤの電位（信号ＩＮ）を受けるクランプ回路、５０は終端ノードＮＤに接続された電圧保持回路である。コンデンサ２０、クランプ回路４０および電圧保持回路５０によって、本実施形態に係る信号電位変換回路が構成されている。

図２は図１に示す信号電位変換回路の動作を示すタイミングチャートである。

信号駆動回路３０は、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮを出力する。受信回路１０は、電源電圧ＶＤＤＨが印加されており、基準電位ＶＴＴに対する信号ＩＮの電位を増幅して、振幅がＶＤＤＨの出力信号ＯＵＴを生成する。受信回路１０が適正に動作するためには、信号ＩＮが基準電位ＶＴＴを中心にして振幅している必要がある。

クランプ回路４０は、信号ＩＮが基準電位ＶＴＴを中心にして振幅する信号になるように、信号電位の変更を行う機能を有する。すなわち、クランプ回路４０は、信号ＩＮが電位ＶＣＬＢを下回ったときは信号ＩＮの電位を上げ、信号ＩＮが電位ＶＣＬＴ（＞ＶＣＬＢ）を超えたときは信号ＩＮの電位を下げる。クランプ回路４０は、電源ＶＤＤＨと終端ノードＮＤとの間に設けられた第１の接続素子と、終端ノードＮＤと電源ＶＳＳ（ＶＳＳ＜ＶＤＤＨ）との間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤの電位が第１の電位としての電位ＶＣＬＢ（＞ＶＳＳ）よりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤの電位が第２の電位としての電位ＶＣＬＴ（＜ＶＤＤＨ）よりも高くなったときインピーダンスが低下する。

電圧保持回路５０は、終端ノードＮＤの電位（信号ＩＮの電位）が第３の電位としての電位Ｖｂｉａｓよりも高いときは、終端ノードＮＤの電位を上げるように動作し、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも低いときは、終端ノードＮＤの電位を下げるように動作する。電位Ｖｂｉａｓは、電位ＶＣＬＢよりも高くかつ電位ＶＣＬＴよりも低い（ＶＳＳ＜ＶＣＬＢ＜Ｖｂｉａｓ＜ＶＣＬＴ＜ＶＤＤＨ）。

電圧保持回路５０を備えていない場合には、低速動作時、または、データが長時間変化しないバースト信号が入力された場合には、図２において一点鎖線で示したように、信号レベルが徐々に変化する。これは、コンデンサ２０に接続された素子を介して、コンデンサ２０に蓄積された電荷が少しずつ放電してしまうためである。この結果、信号の振幅が保持できないので、正常動作が困難になる。

これに対して本実施形態では、電圧保持回路５０の動作によって、信号レベルの変化を抑制することができる。また例えば、電圧保持回路５０が終端ノードＮＤの電位を上げるように動作している場合であっても、終端ノードＮＤの電位が電位ＶＣＬＴに達するとクランプ回路４０によってその電位が一定に保たれる。

このように本実施形態によると、低速動作時やバースト信号入力時であっても、正常動作が可能となる。したがって、高速動作と低速動作の両立を実現することが可能になる。

図３は図１の電圧保持回路５０の構成例である。なお、図３〜図５において、クランプ回路４０は、ドレインが第１の電源としての電源ＶＤＤＨに接続されるとともに、ソースが終端ノードＮＤに接続されたＮＭＯＳトランジスタ４１と、ドレインが第２の電源としての接地電源ＶＳＳに接続されるとともに、ソースが終端ノードＮＤに接続されたＰＭＯＳトランジスタ４２とを備えている。すなわち、ここでのクランプ回路４０は、第１の接続素子としてのＮＭＯＳトランジスタ４１、および第２の接続素子としてのＰＭＯＳトランジスタ４２を備えている。そして、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２のゲートには、それぞれ、制御電位発生回路１００，２００によって生成された制御電位ＮＢＩＡＳ，ＰＢＩＡＳが与えられている。本実施形態では、図２に示すように、信号ＩＮの電位がＶＣＬＢより下がったときＮＭＯＳトランジスタ４１がＯＮとなるように、また、信号ＩＮの電位がＶＣＬＴより上がったときＰＭＯＳトランジスタ４２がＯＮとなるように、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを制御している。なお、制御電位発生回路１００，２００の構成および動作については、例えば特許文献１に詳細に記載されており、ここでは説明を省略する。

なお、本実施形態では、ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４２を用いて終端ノードＮＤを終端するものとしたが、これに限られるものではない。すなわち、終端ノードＮＤの電位がＶＣＬＢよりも低くなったときインピーダンスが低下する接続素子であれば、ＮＭＯＳトランジスタ４１の代わりに用いることができるし、終端ノードＮＤの電位がＶＣＬＴよりも高くなったときインピーダンスが低下する接続素子であれば、ＰＭＯＳトランジスタ４２の代わりに用いることができる。

図３に示す電圧保持回路５０は、電源ＶＤＤＨに接続された第１の電流源５１と、接地電源ＶＳＳに接続された第２の電流源５２と、第１の電流源５１と第２の電流源５２との間に設けられたクロスラッチ回路部５３とを備えている。クロスラッチ回路部５３は、終端ノードＮＤの電位と、電位Ｖｂｉａｓとを受ける。

クロスラッチ回路部５３は、ＰＭＯＳトランジスタＴＲ１，ＴＲ２およびＮＭＯＳトランジスタＴＲ３，ＴＲ４を備えている。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３は、ゲート同士およびドレイン同士が接続されており、第１のインバータ回路部５３ａを構成している。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４は、ゲート同士およびドレイン同士が接続されており、第２のインバータ回路部５３ｂを構成している。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３のゲートおよびドレインが、それぞれ、第１のインバータ回路部５３ａの入力端および出力端に相当する。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４のゲートおよびドレインが、それぞれ、第２のインバータ回路部５３ｂの入力端および出力端に相当する。第１のインバータ回路部５３ａの出力端、および、第２のインバータ回路部５３ｂの入力端が、終端ノードＮＤに接続されている。第１のインバータ回路部５３ａの入力端、および、第２のインバータ回路部５３ｂの出力端に、電位Ｖｂｉａｓが与えられている。

図３に示す電圧保持回路５０の動作について説明する。終端ノードＮＤの電位（信号ＩＮの電位）が電位Ｖｂｉａｓよりも高い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は非導通状態になる。このとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ１を介して終端ノードＮＤに電流が流れる。この電流は、コンデンサ２０の電荷を保ち、終端ノードＮＤの電位を上げる働きをする。これにより、信号ＩＮの電位の低下が抑制される。

また、終端ノードＮＤの電位（信号ＩＮの電位）が電位Ｖｂｉａｓよりも低い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は非導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は導通状態になる。このとき、終端ノードＮＤからＮＭＯＳトランジスタＴＲ３を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０の電荷を保ち、終端ノードＮＤの電位を下げる働きをする。これにより、信号ＩＮの電位の上昇が抑制される。

このように図３の電圧保持回路５０は、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも高い場合は、終端ノードＮＤの電位を上げる働きをし、終端ノードＮＤの電位が電位Ｖｂｉａｓよりも低い場合は、終端ノードＮＤの電位を下げる働きをする。しかも、スイッチング動作が高速であり、かつ、回路規模も小さい。

図４は電圧保持回路５０の他の構成例である。図４の回路構成は図３とほぼ同様であるが、クロスラッチ回路部５３が、終端ノードＮＤの電位および電位Ｖｂｉａｓの他に、レベルシフタ７０の出力電圧を受ける。レベルシフタ７０は、コンデンサ２０の一端に与えられた入力信号ＣＩＮをレベルシフトする。そして、第２のインバータ回路部５３ｂは入力端に、レベルシフタ７０の出力電圧、すなわち入力信号ＣＩＮをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤにおける信号ＩＮと、実質的には同一の信号である。

図４に示す電圧保持回路５０の動作は、図３に示す電圧保持回路５０の動作と同様である。ただし、第２のインバータ回路部５３ｂのトランジスタＴＲ２，ＴＲ４のゲートが、終端ノードＮＤの電位ではなく、入力信号ＣＩＮをレベルシフトした信号によって駆動される。これにより、終端ノードＮＤの寄生容量を小さくできるため、高速動作が可能になる。

図５は電圧保持回路５０の他の構成例である。図５の回路構成は図３とほぼ同様であるが、クロスラッチ回路部５３に、動作電圧として電圧ＶＣＬＴ，ＶＣＬＢが与えられている。第１のバッファ回路部としてのバッファ５４は、電圧ＶＣＬＴを受けるボルテージフォロワであり、インピーダンス変換を行う。第２のバッファ回路部としてのバッファ５６は、電圧ＶＣＬＢを受けるボルテージフォロワであり、インピーダンス変換を行う。５５，５７はクロスラッチ回路部５３に電流を流すための高抵抗である。

図５に示す電圧保持回路５０の動作は、図３に示す電圧保持回路５０の動作と同様である。ただし、クロスラッチ回路部５３が、電圧ＶＣＬＴと電圧ＶＣＬＢとの間で動作する。このため、電圧ＶＣＬＴ，ＶＣＬＢを制御することによって、電圧保持回路５０による終端ノードＮＤにおける電圧保持動作を適切に制御することができる。なお、図５の回路構成は、図４の回路構成と組み合わせることも可能である。

以上のように本実施形態によると、クランプ回路４０によって、終端ノードＮＤの電位が電位ＶＣＬＢから電位ＶＣＬＴまでの範囲に規定される。また、終端ノードＮＤの電位は、電位Ｖｂｉａｓよりも高いときは、電圧保持回路５０によって上げられ、電位Ｖｂｉａｓよりも低いときは、電圧保持回路５０によって下げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサ２０の電荷が徐々に放電してしまう場合であっても、電圧保持回路５０によって、終端ノードＮＤの電位の低下または上昇が抑制される。これにより、信号ＩＮの振幅を保持することができる。

（実施形態２）
実施形態１では、信号が単相信号（シングルエンド）であるものとして説明を行った。本開示内容は、差動信号をレベル変換する構成にも適用可能である。

図６は実施形態２に係る信号電位変換回路とその前後の回路構成を示す図である。図６の構成では、差動信号を構成する正信号および負信号のそれぞれについて、受信回路１５ａ，１５ｂ、コンデンサ２０ａ，２０ｂ、信号駆動回路３０ａ，３０ｂ、およびクランプ回路４０ａ，４０ｂが設けられている。受信回路１５ａ，１５ｂによって、差動ドライバ回路１５が構成されている。そして、差動電圧保持回路６０は、正信号の終端ノードＮＤａと負信号の終端ノードＮＤｂとに接続されている。コンデンサ２０ａ，２０ｂ、クランプ回路４０ａ，４０ｂおよび差動電圧保持回路６０によって、本実施形態に係る信号電位変換回路が構成されている。

図７は図６に示す信号電位変換回路の動作を示すタイミングチャートである。

信号駆動回路３０ａ，３０ｂは、電源電圧ＶＤＤＬが印加されており、振幅がＶＤＤＬである信号ＣＩＮａ，ＣＩＮｂを出力する。差動ドライバ回路１５は、電源電圧ＶＤＤＨが印加されており、信号ＩＮａ，ＩＮｂの電位を増幅して、振幅がＶＤＤＨの差動信号を生成する。

クランプ回路４０ａは、信号ＩＮａが電位ＶＣＬＢを下回ったときは信号ＩＮａの電位を上げ、信号ＩＮａが電位ＶＣＬＴを超えたときは信号ＩＮａの電位を下げる。クランプ回路４０ａは、実施形態１のクランプ回路４０と同様に、電源ＶＤＤＨと終端ノードＮＤａとの間に設けられた第１の接続素子と、終端ノードＮＤａと電源ＶＳＳとの間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤａの電位が電位ＶＣＬＢよりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤａの電位が電位ＶＣＬＴよりも高くなったときインピーダンスが低下する。

同様に、クランプ回路４０ｂは、信号ＩＮｂが電位ＶＣＬＢを下回ったときは信号ＩＮｂの電位を上げ、信号ＩＮｂが電位ＶＣＬＴを超えたときは信号ＩＮｂの電位を下げる。クランプ回路４０ｂは、実施形態１のクランプ回路４０と同様に、電源ＶＤＤＨと終端ノードＮＤｂとの間に設けられた第１の接続素子と、終端ノードＮＤｂと電源ＶＳＳとの間に設けられた第２の接続素子とを備えている。第１の接続素子は、終端ノードＮＤｂの電位が電位ＶＣＬＢよりも低くなったときインピーダンスが低下する。第２の接続素子は、終端ノードＮＤｂの電位が電位ＶＣＬＴよりも高くなったときインピーダンスが低下する。

差動電圧保持回路６０は、終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも高いときは、終端ノードＮＤａの電位を上げるともに終端ノードＮＤｂの電位を下げるように動作する。また、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも低いときは、終端ノードＮＤａの電位を下げるとともに終端ノードＮＤｂの電位を上げるように動作する。

差動電圧保持回路６０を備えていない場合には、低速動作時、または、データが長時間変化しないバースト信号が入力された場合には、図７において一点鎖線で示したように、信号レベルが徐々に変化する。これは、コンデンサ２０ａ，２０ｂに接続された素子を介して、コンデンサ２０ａ，２０ｂに蓄積された電荷が少しずつ放電してしまうためである。この結果、信号の振幅が保持できないので、正常動作が困難になる。

これに対して本実施形態では、差動電圧保持回路６０の動作によって、信号レベルの変化を抑制することができる。また例えば、差動電圧保持回路６０が終端ノードＮＤａの電位を上げるとともに終端ノードＮＤｂの電位を下げるように動作している場合であっても、終端ノードＮＤａの電位が電位ＶＣＬＴに達するとクランプ回路４０ａによってその電位が一定に保たれ、また、終端ノードＮＤｂの電位が電位ＶＣＬＢに達するとクランプ回路４０ｂによってその電位が一定に保たれる。

このように本実施形態によると、差動信号をレベル変換する構成において、低速動作時やバースト信号入力時であっても、正常動作が可能となる。したがって、高速動作と低速動作の両立を実現することが可能になる。

図８は図６の差動電圧保持回路６０の構成例である。なお、図８〜図１０において、クランプ回路４０ａ，４０ｂの構成および動作は、図３などに示したクランプ回路４０と実質的に同様であるため、ここでは詳細な説明を省略する。クランプ回路４０ａは、第１の接続素子としてのＮＭＯＳトランジスタ４１ａ、および第２の接続素子としてのＰＭＯＳトランジスタ４２ａを備えている。また、クランプ回路４０ｂは、第３の接続素子としてのＮＭＯＳトランジスタ４１ｂ、および第４の接続素子としてのＰＭＯＳトランジスタ４２ｂを備えている。また、図８の構成では、クランプ回路４０ａ，４０ｂは、制御電位ＮＢＩＡＳ，ＰＢＩＡＳを生成する制御電位発生回路１００，２００を共有している。ただし、クランプ回路４０ａ，４０ｂが、制御電位発生回路１００，２００をそれぞれ個別に備えてもかまわない。

図８に示す差動電圧保持回路６０は、電源ＶＤＤＨに接続された第１の電流源６１と、接地電源ＶＳＳに接続された第２の電流源６２と、第１の電流源６１と第２の電流源６２との間に設けられたクロスラッチ回路部６３とを備えている。クロスラッチ回路部６３は、終端ノードＮＤａの電位と、終端ノードＮＤｂの電位とを受ける。

クロスラッチ回路部６３は、ＰＭＯＳトランジスタＴＲ１，ＴＲ２およびＮＭＯＳトランジスタＴＲ３，ＴＲ４を備えている。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３は、ゲート同士およびドレイン同士が接続されており、第１のインバータ回路部６３ａを構成している。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４は、ゲート同士およびドレイン同士が接続されており、第２のインバータ回路部６３ｂを構成している。ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ３のゲートおよびドレインが、それぞれ、第１のインバータ回路部６３ａの入力端および出力端に相当する。ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ４のゲートおよびドレインが、それぞれ、第２のインバータ回路部６３ｂの入力端および出力端に相当する。第１のインバータ回路部６３ａの出力端、および、第２のインバータ回路部６３ｂの入力端が、終端ノードＮＤａに接続されている。第１のインバータ回路部６３ａの入力端、および、第２のインバータ回路部６３ｂの出力端が、終端ノードＮＤｂに接続されている。

図８に示す差動電圧保持回路６０の動作について説明する。終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも高い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は非導通状態になる。このとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ１を介して終端ノードＮＤａに電流が流れる。この電流は、コンデンサ２０ａの電荷を保ち、終端ノードＮＤａの電位を上げる働きをする。これにより、信号ＩＮａの電位の低下が抑制される。またこのとき、終端ノードＮＤｂからＮＭＯＳトランジスタＴＲ４を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０ｂの電荷を保ち、終端ノードＮＤｂの電位を下げる働きをする。これにより、信号ＩＮｂの電位の上昇が抑制される。

また、終端ノードＮＤａの電位（信号ＩＮａの電位）が終端ノードＮＤｂの電位（信号ＩＮｂの電位）よりも低い場合、ＰＭＯＳトランジスタＴＲ１およびＮＭＯＳトランジスタＴＲ４は非導通状態になり、一方、ＰＭＯＳトランジスタＴＲ２およびＮＭＯＳトランジスタＴＲ３は導通状態になる。このとき、終端ノードＮＤａからＮＭＯＳトランジスタＴＲ３を介して接地電源ＶＳＳに電流が流れる。この電流は、コンデンサ２０ａの電荷を保ち、終端ノードＮＤａの電位を下げる働きをする。これにより、信号ＩＮａの電位の上昇が抑制される。またこのとき、電源ＶＤＤＨからＰＭＯＳトランジスタＴＲ２を介して終端ノードＮＤｂに電流が流れる。この電流は、コンデンサ２０ｂの電荷を保ち、終端ノードＮＤｂの電位を上げる働きをする。これにより、信号ＩＮｂの電位の低下が抑制される。

このように図８の差動電圧保持回路６０は、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも高い場合は、終端ノードＮＤａの電位を上げるとともに終端ノードＮＤｂの電位を下げる働きをする。また、終端ノードＮＤａの電位が終端ノードＮＤｂの電位よりも低い場合は、終端ノードＮＤａの電位を下げるとともに終端ノードＮＤｂの電位を上げる働きをする。しかも、スイッチング動作が高速であり、かつ、回路規模も小さい。

図９は差動電圧保持回路６０の他の構成例である。図９の回路構成は図８とほぼ同様であるが、クロスラッチ回路部６３が、終端ノードＮＤａ，ＮＤｂの電位の他に、レベルシフタ７０ａ，７０ｂの出力電圧を受ける。レベルシフタ７０ａは、コンデンサ２０ａの一端に与えられた入力信号ＣＩＮａをレベルシフトする。レベルシフタ７０ｂは、コンデンサ２０ｂの一端に与えられた入力信号ＣＩＮｂをレベルシフトする。そして、第１のインバータ回路部６３ａは入力端に、レベルシフタ７０ｂの出力電圧、すなわち入力信号ＣＩＮｂをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤｂにおける信号ＩＮｂと、実質的には同一の信号である。第２のインバータ回路部６３ｂは入力端に、レベルシフタ７０ａの出力電圧、すなわち入力信号ＣＩＮａをレベルシフトした信号が与えられている。この信号は、終端ノードＮＤａにおける信号ＩＮａと、実質的には同一の信号である。

図９に示す差動電圧保持回路６０の動作は、図８に示す差動電圧保持回路６０の動作と同様である。ただし、第１のインバータ回路部６３ａのトランジスタＴＲ１，ＴＲ３のゲートが、終端ノードＮＤｂの電位ではなく、入力信号ＣＩＮｂをレベルシフトした信号によって駆動される。また、第２のインバータ回路部６３ｂのトランジスタＴＲ２，ＴＲ４のゲートが、終端ノードＮＤａの電位ではなく、入力信号ＣＩＮａをレベルシフトした信号によって駆動される。これにより、終端ノードＮＤａ，ＮＤｂの寄生容量を小さくできるため、高速動作が可能になる。

図１０は差動電圧保持回路６０の他の構成例である。図１０の回路構成は図８とほぼ同様であるが、クロスラッチ回路部６３に、動作電圧として電圧ＶＣＬＴ，ＶＣＬＢが与えられている。第１のバッファ回路部としてのバッファ６４は、電圧ＶＣＬＴを受けるボルテージフォロワであり、インピーダンス変換を行う。第２のバッファ回路部としてのバッファ６６は、電圧ＶＣＬＢを受けるボルテージフォロワであり、インピーダンス変換を行う。６５，６７はクロスラッチ回路部６３に電流を流すための高抵抗である。

図１０に示す差動電圧保持回路６０の動作は、図８に示す差動電圧保持回路５０の動作と同様である。ただし、クロスラッチ回路部６３が、電圧ＶＣＬＴと電圧ＶＣＬＢとの間で動作する。このため、電圧ＶＣＬＴ，ＶＣＬＢを制御することによって、差動電圧保持回路６０による終端ノードＮＤａ，ＮＤｂにおける電圧保持動作を適切に制御することができる。なお、図１０の回路構成は、図９の回路構成と組み合わせることも可能である。

以上のように本実施形態によると、差動信号をレベル変換する構成においても、実施形態１と同様の効果が得られる。すなわち、クランプ回路４０ａ，４０ｂによって、終端ノードＮＤａ，ＮＤｂの電位が電位ＶＣＬＢから電位ＶＣＬＴまでの範囲に規定される。また、終端ノードＮＤａの電位が終端ノードＮＤｂよりも高いときは、差動電圧保持回路６０によって、終端ノードＮＤａの電位が上げられるともに終端ノードＮＤｂの電位が下げられる。終端ノードＮＤａの電位が終端ノードＮＤｂよりも低いときは、差動電圧保持回路６０によって、終端ノードＮＤａの電位が下げられるともに終端ノードＮＤｂの電位が上げられる。このため、例えば低速動作時やバースト信号の入力時において、コンデンサ２０ａ，２０ｂの電荷が徐々に放電してしまう場合であっても、差動電圧保持回路６０によって、終端ノードＮＤａ，ＮＤｂの電位の低下または上昇が抑制される。これにより、差動信号ＩＮａ，ＩＮｂの振幅を保持することができる。

本開示に係る信号電位変換回路では、高速動作が可能であり、かつ、低速動作時やバースト信号入力時であっても、信号の振幅が保持できるので、例えば、ハイブリッドコアのインターフェース回路に用いるのに有効である。

ＣＩＮ 入力信号
ＣＩＮａ 正信号
ＣＩＮｂ 負信号
ＮＤ 終端ノード
ＮＤａ 第１の終端ノード
ＮＤｂ 第２の終端ノード
２０ コンデンサ
２０ａ 第１のコンデンサ
２０ｂ 第２のコンデンサ
４０ クランプ回路
４０ａ 第１のクランプ回路
４０ｂ 第２のクランプ回路
４１，４１ａ ＮＭＯＳトランジスタ（第１の接続素子）
４２，４２ａ ＰＭＯＳトランジスタ（第２の接続素子）
４１ｂ ＮＭＯＳトランジスタ（第３の接続素子）
４２ｂ ＰＭＯＳトランジスタ（第４の接続素子）
５１ 第１の電流源
５２ 第２の電流源
５３ クロスラッチ回路部
５３ａ 第１のインバータ回路部
５３ｂ 第２のインバータ回路部
５４ バッファ（第１のバッファ回路部）
５６ バッファ（第２のバッファ回路部）
６０ 差動電圧保持回路
６１ 第１の電流源
６２ 第２の電流源
６３ クロスラッチ回路部
６３ａ 第１のインバータ回路部
６３ｂ 第２のインバータ回路部
６４ バッファ（第１のバッファ回路部）
６６ バッファ（第２のバッファ回路部）
１００ 制御電位発生回路
２００ 制御電位発生回路

Claims (12)

1. 入力信号が一端に与えられ、他端が終端ノードと接続されたコンデンサと、
   前記終端ノードの電位を受けるクランプ回路と、
   前記終端ノードに接続された電圧保持回路とを備え、
   前記クランプ回路は、
   第１の電源と前記終端ノードとの間に設けられた第１の接続素子と、
   前記終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、
   前記第１の接続素子は、前記終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
   前記第２の接続素子は、前記終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
   前記電圧保持回路は、前記終端ノードの電位が、前記第１の電位よりも高くかつ前記第２の電位よりも低い第３の電位よりも高いときは、前記終端ノードの電位を上げるように動作し、前記終端ノードの電位が前記第３の電位よりも低いときは、前記終端ノードの電位を下げるように動作する
   ことを特徴とする信号電位変換回路。
2. 請求項１記載の信号電位変換回路において、
   前記電圧保持回路は、
   前記第１の電源に接続された第１の電流源と、
   前記第２の電源に接続された第２の電流源と、
   前記第１の電流源と前記第２の電流源との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
   前記クロスラッチ回路部は、
   前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記終端ノードに接続されており、
   前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端に、前記第３の電位が与えられている
   ことを特徴とする信号電位変換回路。
3. 請求項１記載の信号電位変換回路において、
   前記電圧保持回路は、
   前記第２の電位を供給する第１のバッファ回路部と、
   前記第１の電位を供給する第２のバッファ回路部と、
   前記第１のバッファ回路部と前記第２のバッファ回路部との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
   前記クロスラッチ回路部は、
   前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記終端ノードに接続されており、
   前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端に、前記第３の電位が与えられている
   ことを特徴とする信号電位変換回路。
4. 請求項２または３記載の信号電位変換回路において、
   前記入力信号をレベルシフトするレベルシフタをさらに備え、
   前記クロスラッチ回路部は、
   前記第２のインバータ回路部の入力端が、前記終端ノードに接続されている代わりに、前記レベルシフタの出力電圧が与えられている
   ことを特徴とする信号電位変換回路。
5. 請求項１記載の信号電位変換回路において、
   前記クランプ回路は、
   前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＮＭＯＳトランジスタを備えており、かつ、
   前記第１のＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
   ことを特徴とする信号電位変換回路。
6. 請求項１記載の信号電位変換回路において、
   前記クランプ回路は、
   前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記終端ノードに接続された第１のＰＭＯＳトランジスタを備えており、かつ、
   前記第１のＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を備えている
   ことを特徴とする信号電位変換回路。
7. 差動信号を構成する正信号が一端に与えられ、他端が第１の終端ノードと接続された第１のコンデンサと、
   前記第１の終端ノードの電位を受ける第１のクランプ回路と、
   前記差動信号を構成する負信号が一端に与えられ、他端が第２の終端ノードと接続された第２のコンデンサと、
   前記第２の終端ノードの電位を受ける第２のクランプ回路と、
   前記第１および第２の終端ノードに接続された差動電圧保持回路とを備え、
   前記第１のクランプ回路は、
   第１の電源と前記第１の終端ノードとの間に設けられた第１の接続素子と、
   前記第１の終端ノードと、電源電圧が前記第１の電源よりも低い第２の電源との間に設けられた第２の接続素子とを備えており、
   前記第１の接続素子は、前記第１の終端ノードの電位が、前記第２の電源の電源電圧よりも高い第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
   前記第２の接続素子は、前記第１の終端ノードの電位が、前記第１の電源の電源電圧よりも低く、かつ、前記第１の電位よりも高い第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
   前記第２のクランプ回路は、
   前記第１の電源と前記第２の終端ノードとの間に設けられた第３の接続素子と、
   前記第２の終端ノードと、前記第２の電源との間に設けられた第４の接続素子とを備えており、
   前記第３の接続素子は、前記第２の終端ノードの電位が、前記第１の電位よりも低くなったとき、インピーダンスが低下するものであり、
   前記第４の接続素子は、前記第２の終端ノードの電位が、前記第２の電位よりも高くなったとき、インピーダンスが低下するものであり、
   前記差動電圧保持回路は、前記第１の終端ノードの電位が前記第２の終端ノードの電位よりも高いときは、前記第１の終端ノードの電位を上げるとともに前記第２の終端ノードの電位を下げるように動作し、前記第１の終端ノードの電位が前記第２の終端ノードの電位よりも低いときは、前記第１の終端ノードの電位を下げるとともに前記第２の終端ノードの電位を上げるように動作する
   ことを特徴とする信号電位変換回路。
8. 請求項７記載の信号電位変換回路において、
   前記差動電圧保持回路は、
   前記第１の電源に接続された第１の電流源と、
   前記第２の電源に接続された第２の電流源と、
   前記第１の電流源と前記第２の電流源との間に並列に接続された第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
   前記クロスラッチ回路部は、
   前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されており、
   前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端が、前記第２の終端ノードに接続されている
   ことを特徴とする信号電位変換回路。
9. 請求項７記載の信号電位変換回路において、
   前記差動電圧保持回路は、
   前記第２の電位を供給する第１のバッファ回路部と、
   前記第１の電位を供給する第２のバッファ回路部と、
   前記第１のバッファ回路部と前記第２のバッファ回路部との間に並列に設けられた第１および第２のインバータ回路部を有する、クロスラッチ回路部とを備え、
   前記クロスラッチ回路部は、
   前記第１のインバータ回路部の出力端、および、前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されており、
   前記第１のインバータ回路部の入力端、および、前記第２のインバータ回路部の出力端が、前記第２の終端ノードに接続されている
   ことを特徴とする信号電位変換回路。
10. 請求項８または９記載の信号電位変換回路において、
    前記正信号をレベルシフトする第１のレベルシフタと、
    前記負信号をレベルシフトする第２のレベルシフタとをさらに備え、
    前記クロスラッチ回路部は、
    前記第１のインバータ回路部の入力端が、前記第２の終端ノードに接続されている代わりに、前記第２のレベルシフタの出力電圧が与えられており、
    前記第２のインバータ回路部の入力端が、前記第１の終端ノードに接続されている代わりに、前記第１のレベルシフタの出力電圧が与えられている
    ことを特徴とする信号電位変換回路。
11. 請求項７記載の信号電位変換回路において、
    前記第１のクランプ回路は、
    前記第１の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記第１の終端ノードに接続された第１のＮＭＯＳトランジスタを備えており、
    前記第２のクランプ回路は、
    前記第３の接続素子として、ドレインが前記第１の電源に接続されるとともに、ソースが前記第２の終端ノードに接続された第２のＮＭＯＳトランジスタを備えており、
    前記第１および第２のクランプ回路は、
    前記第１および第２のＮＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を、共有している
    ことを特徴とする信号電位変換回路。
12. 請求項７記載の信号電位変換回路において、
    前記第１のクランプ回路は、
    前記第２の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記第１の終端ノードに接続された第１のＰＭＯＳトランジスタを備えており、
    前記第２のクランプ回路は、
    前記第４の接続素子として、ドレインが前記第２の電源に接続されるとともに、ソースが前記第２の終端ノードに接続された第２のＰＭＯＳトランジスタを備えており、
    前記第１および第２のクランプ回路は、
    前記第１および第２のＰＭＯＳトランジスタのゲートに与える制御電位を生成する制御電位発生回路を、共有している
    ことを特徴とする信号電位変換回路。
    

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