JP2017118249A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、出力信号の品質が劣化する問題があった。【解決手段】一実施の形態によれば、半導体装置は、出力端子Ｔｏと高電位側電源配線ＶＤＤとの間に接続されるソース側出力トランジスタ１５と、出力端子Ｔｏと低電位側電源配線ＶＳＳとの間に接続されるシンク側出力トランジスタ１６と、出力端子Ｔｏに一端が接続されるコンデンサ１７と、を有し、出力トランジスタをオン状態に切り替えるタイミングでコンデンサ１７の他端をオンさせる出力トランジスタの制御端子に接続し、当該制御端子電圧の遷移が完了する前にコンデンサの他端と出力トランジスタの制御端子との間の接続を遮断する、と共に、２つの出力トランジスタの一方がオンしたことに応じて他方の出力トランジスタをオフさせる。【選択図】図３

Description

本発明は半導体装置に関し、例えば半導体装置外に出力信号を出力する出力バッファを有する半導体装置に関する。

ＵＳＢ（Universal Serial Bus）等の通信規格では信号の立ち上がり時間及び立ち下がり時間が規定されており、この規格を満たすためにスルーレート型出力バッファ回路が用いる。このような出力バッファ回路の一例が特許文献１に開示されている。

特許文献１に記載の出力バッファ回路は、第１の電源線と出力端子との間に接続された第１の出力トランジスタと、前記出力端子と第２の電源線との間に接続された第２の出力トランジスタと、前記第１、第２の出力トランジスタのオン、オフを制御する出力トランジスタ制御回路と、前記出力端子に出力される出力信号のスルーレートを制御する容量とを有する。出力トランジスタ制御回路は、前記第１の電源線と所定点との間に接続されたプルアップ回路と、前記所定点と前記第２の電源線との間に接続されたプルダウン回路と、前記第１の出力トランジスタのゲートと前記所定点との間に接続された第１のスイッチ素子と、前記第１の電源線と前記第１の出力トランジスタのゲートとの間に接続された第２のスイッチ素子と、前記第２の出力トランジスタと前記所定点との間に接続された第３のスイッチ素子と、前記第２の出力トランジスタのゲートと前記第２の電源線との間に接続された第４のスイッチ素子とを備える。そして、特許文献１に記載の出力バッファ回路では、前記容量が前記出力端子と前記所定点との間に接続されている。

特開２０００−４９５８５号公報

しかしながら、特許文献１に記載の出力バッファ回路では、オン状態とする出力トランジスタを切り替える際に、出力端子がハイインピーダンスとなる期間があり、このハイインピーダンス期間の存在に起因した信号劣化が生じる問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、出力端子と高電位側電源配線との間に接続されるソース側出力トランジスタと、出力端子と低電位側電源配線との間に接続されるシンク側出力トランジスタと、出力端子に一端が接続されるコンデンサと、を有し、出力トランジスタがオン状態に切り替えるタイミングでコンデンサの他端をオンさせる出力トランジスタの制御端子に接続し、当該制御端子電圧の遷移が完了する前にコンデンサの他端と出力トランジスタの制御端子との間の接続を遮断する、と共に、２つの出力トランジスタの一方がオンしたことに応じて他方の出力トランジスタをオフさせる。

一実施の形態によれば、半導体装置は、出力信号の信号品質を向上させることができる。

実施の形態１にかかる半導体装置の適用例を説明する図である。 スルーレート型出力バッファ回路における出力信号の劣化を説明する図である。 実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置を構成するブロックをスイッチに置き換えたブロック図である。 実施の形態１にかかる半導体装置において出力端子をハイインピーダンス状態に制御した場合の回路の状態を説明する図である。 実施の形態１にかかる半導体装置において出力信号を立ち上げる場合の回路の状態を説明する図である。 実施の形態１にかかる半導体装置において出力信号を立ち下げる場合の回路の状態を説明する図である。 実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態１にかかる半導体装置のソース側出力トランジスタのゲート電圧波形を説明するタイミングチャートである。 実施の形態１にかかる半導体装置のシンク側出力トランジスタのゲート電圧波形を説明するタイミングチャートである。 実施の形態１にかかる半導体装置の出力トランジスタのゲート電圧波形とフィードバックブロックの両端の電圧差を説明するタイミングチャートである。 比較例にかかる出力バッファ回路の出力トランジスタのゲート電圧波形とフィードバックブロックの両端の電圧差を説明するタイミングチャートである。 実施の形態１にかかる半導体装置の出力トランジスタのゲート電圧波形とオフ制御スイッチの動作を説明するタイミングチャートである。 比較例にかかる出力バッファ回路の出力トランジスタのゲート電圧波形とオフ制御スイッチの動作を説明するタイミングチャートである。 実施の形態１にかかる半導体装置における出力信号の遷移を説明するタイミングチャートである。 実施の形態２にかかる半導体装置の回路図である。 実施の形態２にかかる半導体装置のインバータの回路図である。 実施の形態２にかかる半導体装置のインバータの回路図である。 実施の形態３にかかる半導体装置の回路図である。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

まず、実施の形態１にかかる半導体装置１の適用例について説明する。半導体装置１は、スルーレート型出力バッファ回路を含む。そして、このスルーレート型出力バッファ回路は、例えば、ＵＳＢ（Universal Serial Bus）規格に基づく伝送信号を出力する。なお、スルーレート型出力バッファ回路は、信号の立ち上がり時間及び立ち下がり時間が仕様により決定される信号を出力する適用例であれば、ＵＳＢ規格によらず利用することができる。なお、以下の説明では、スルーレート型出力バッファ回路を単に出力バッファ回路と称す。

図１に実施の形態１にかかる半導体装置１の適用例を説明する図を示す。図１に示す適用例は、半導体装置１をＵＳＢホスト及びＵＳＢデバイスに適用したものである。この場合、半導体装置１はＤＰ配線及びＤＭ配線を介して差動信号を出力するために、ＤＰ配線に差動信号の一方の信号を出力する出力バッファ回路と、ＤＭ配線に差動信号の他方の信号を出力する出力バッファ回路の２つの出力バッファ回路を含む。

そして、図１に示すように、ＵＳＢ規格では、コンデンサＣＬ及び負荷抵抗ＲＬを接続することが決められている。このとき、ＤＰ配線とＤＭ配線では、伝送線路に接続される素子が異なる。具体的には、伝送モードがＦＳモードのときは、ＤＰ配線にのみプルアップ抵抗が接続され、伝送モードがＬＳモードのときは、ＤＭ配線にのみプルアップ抵抗が接続される。

このように、差動信号を伝達する伝送線路に差異がある場合、伝送信号の品質劣化が生じることがある。そこで、図２にスルーレート型出力バッファ回路における出力信号の劣化を説明する図を示す。図２では、上図に信号劣化が発生している期間の出力バッファ回路の状態を示し、下図に信号劣化の状態を説明する信号波形を示した。また、以下の説明では、出力バッファ回路は、出力段に電源配線と接地配線との間に直列に接続される２つの出力トランジスタを有し、信号の立ち上げ時と立ち下げ時とでオンさせる出力トランジスタを切り替えるものとする。

図２の下図に示すように、２つの出力バッファ回路を用いて出力される差動信号は、信号レベルを切り替える際に、振幅中心付近に２つの信号のクロスポイントが発生する。このような差動信号の電圧レベル切り替えを行う場合、２つの出力トランジスタのゲートに与える電圧レベルを同時に切り替える。しかしながら、出力バッファ回路においてオンさせる出力トランジスタを切り替える際には、それまでオンさせていた出力トランジスタ（例えばＮｃｈトランジスタ）をオフしてから、オフ状態だった出力トランジスタ（Ｐｃｈトランジスタ）が実際にオンするまでにタイムラグが生じる。そのため、出力バッファ回路では、差動信号の電圧レベル切り替えが開始される直前に出力端子がハイインピーダンスとなる期間（図２のＨｉＺ期間）が発生する。

そして、出力バッファ回路の出力端子がハイインピーダンスとなっている期間において、プルアップ抵抗が接続されている伝送線路（例えば、ＦＳモードのＤＰ配線）では、プルアップ抵抗からコンデンサＣＬに対して電流が流れる。そのため、プルアップ抵抗が接続されている伝送線路では、コンデンサＣＬに対して流れ込む電流に起因して電圧の上昇が発生する。そのため、ハイインピーダンス期間終了後に出力バッファ回路による信号の立ち上げ動作においては、信号の立ち上げ開始時の電圧が理想的な状態からずれる。そして、信号の立ち上げ開始時の電圧のずれに起因して、クロスポイントのずれが発生する。

実施の形態１にかかる半導体装置１は、上記のような信号品質の劣化を抑制する出力バッファ回路を含む。そこで、図３に実施の形態１にかかる半導体装置１に搭載される出力バッファ回路のブロック図を示す。なお、以下の説明では、半導体装置１の出力バッファ回路部分のみを説明するため、実施の形態１にかかる出力バッファ回路のことを半導体装置１と称す。

図３に示すように、実施の形態１にかかる半導体装置１は、出力制御回路１０、電流源１１、バッファ制御回路１２、ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４、ソース側出力トランジスタ１５、シンク側出力トランジスタ１６、フィードバックブロック１７、振幅制御ブロック１８を有する。また、半導体装置１は、電源電圧が伝達される高電位側電源配線ＶＤＤ、接地電圧が伝達される低電位側電源配線ＶＳＳ、出力端子Ｔｏを有する。

まず、実施の形態１にかかる半導体装置１では、ソース側出力トランジスタ１５が出力端子Ｔｏを介して電流を出力し、シンク側出力トランジスタ１６が出力端子Ｔｏを介して電流を引き込む。ソース側出力トランジスタ１５とシンク側出力トランジスタ１６は、高電位側電源配線ＶＤＤと低電位側電源配線ＶＳＳとの間に直列に接続される。また、ソース側出力トランジスタ１５は第１導電型（例えば、Ｐ型）のトランジスタであり、シンク側出力トランジスタ１６は第２導電型（例えば、Ｎ型）のトランジスタである。

出力制御回路１０は、入力データＤｉｎ及びイネーブル信号Ｓｅの論理レベルに応じて、ソースバッファ制御信号ＰＥＮ及びシンクバッファ制御信号ＮＥＮを出力する。出力制御回路１０は、入力データＤｉｎ及びイネーブル信号Ｓｅに基づき、ソースバッファ制御信号ＰＥＮの論理レベルを、ソース側出力トランジスタ１５をオン状態とするときにハイレベルとし、ソース側出力トランジスタ１５をオフ状態とするときにロウレベルとする。また、出力制御回路１０は、入力データＤｉｎ及びイネーブル信号Ｓｅに基づき、シンクバッファ制御信号ＮＥＮの論理レベルを、シンク側出力トランジスタ１６をオン状態とするときにロウレベルとし、シンク側出力トランジスタ１６をオフ状態とするときにハイレベルとする。

電流源１１は、ソース側電流源１１ａ及びシンク側電流源１１ｂを有する。ソース側電流源１１ａは、ソース側出力トランジスタ１５をオン状態とするためのソース制御電流を出力する。シンク側電流源１１ｂは、シンク側出力トランジスタ１６をオン状態とするためのシンク制御電流を出力する。

バッファ制御回路１２は、ソースバッファ制御回路１２ａ及びシンクバッファ制御回路１２ｂを有する。ソースバッファ制御回路１２ａは、ソース側出力トランジスタ１５のオンオフ状態を制御するソースバッファ制御信号ＰＥＮに基づきソース制御電流をソース側出力トランジスタ１５に伝達するか否かを切り替える。シンクバッファ制御回路１２ｂは、シンク側出力トランジスタ１６のオンオフ状態を制御するシンクバッファ制御信号ＮＥＮに基づきシンク制御電流をシンク側出力トランジスタ１６に伝達するか否かを切り替える。

ソースバッファオフ制御回路１３は、ソース側出力トランジスタ１５の制御端子（例えば、ゲート）にソース制御電流を伝達するソースバッファ制御配線（例えば、ソース側出力トランジスタ１５のゲートに接続される配線）と高電位側電源電圧が伝達される高電位側電源配線ＶＤＤとの間に設けられる。

シンクバッファオフ制御回路１４は、シンク側出力トランジスタ１６の制御端子（例えば、ゲート）にシンク制御電流を伝達するシンクバッファ制御配線（例えば、シンク側出力トランジスタ１６のゲートに接続される配線）と低電位側電源電圧が伝達される低電位側電源配線ＶＳＳとの間に設けられる。

フィードバックブロック１７は、仕様において規定された信号の立ち上がり時間（ライズタイム）及び信号の立ち下がり時間（フォールタイム）を得るために、信号レベルが遷移する期間の傾きを一定にする。フィードバックブロック１７は、例えば、出力端子に一端が接続されるコンデンサを含む。フィードバックブロック１７は、信号の立ち上げ時にソース側出力トランジスタ１５に接続され、ミラー効果を生じるループを構成する。また、フィードバックブロック１７は、信号の立ち下げ時にシンク側出力トランジスタ１６に接続され、ミラー効果を生じるループを構成する。ここで、ミラー効果とは、トランジスタの入力（ゲート）と出力（ソース）との間にコンデンサを接続した場合にトランジスタの入力側から見たコンデンサの容量がトランジスタのゲインに応じて（１−Ｇ）倍（Ｇは、トランジスタのゲインであり、負の値である）に見える現象である。実施の形態１にかかる半導体装置１では、出力信号の立ち上がり期間及び立ち下がり期間の傾きを一定にするために、ミラー効果を積極的に用いる。

また、実施の形態１にかかる半導体装置１では、電流源１１が定電流を出力し、この定電流とミラー効果を用いることで、信号レベルを遷移させる際の傾き一定に制御する。また、実施の形態１にかかる半導体装置１では、Ｆｕｌｌ Ｓｐｅｅｄ（ＦＳ）モードとＬｏｗ Ｓｐｅｅｄ（ＬＳ）モードで信号レベルを遷移させる際の遷移時間の規格が異なるため、電流源１１内にＦＳモードとＬＳモードとでソース側出力トランジスタ１５及びシンク側出力トランジスタ１６に与える制御電流の大きさを切り替える構成を有することがこのましい。

振幅制御ブロック１８は、コンデンサ（例えば、フィードバックブロック１７）の他端とソースバッファ制御配線との接続状態、及び、コンデンサの他端とシンクバッファ制御配線との接続状態、を切り替えてコンデンサの両端に生じる電位差を抑制する。

より具体的には、振幅制御ブロック１８は、フィードバックブロック１７（例えば、コンデンサ）の他端をソースバッファ制御配線に接続している状態でソースバッファ制御配線の電位が低下していくことに従ってコンデンサの他端とソースバッファ制御配線との接続を遮断する。また、振幅制御ブロック１８は、コンデンサの他端をシンクバッファ制御配線に接続している状態でシンクバッファ制御配線の電位が上昇していくことに従ってコンデンサの他端とシンクバッファ制御配線との接続を遮断する。

ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４、振幅制御ブロック１８について詳しく説明する。ソースバッファオフ制御回路１３は、ソースバッファ制御信号ＰＥＮがソース側出力トランジスタ１５をオフさせることを指示し、かつ、シンクバッファ制御配線の電圧レベルがシンク側出力トランジスタ１６の閾値電圧に応じて決定されたソースオフ閾値電圧に達したことに応じて、ソースバッファ制御配線に高電位側電源電圧を与える。また、ソースバッファオフ制御回路１３は、ソースバッファ制御信号ＰＥＮがソース側出力トランジスタ１６をオンさせることを指示したことに応じて、ソースバッファ制御配線への高電位側電源電圧の供給を遮断すると共に、振幅抑制ブロック１８にコンデンサの他端をソースバッファ制御配線に接続させる。

シンクバッファオフ制御回路１４は、シンクバッファ制御信号ＮＥＮがシンク側出力トランジスタ１６をオフさせることを指示し、かつ、ソースバッファ制御配線の電圧レベルがソース側出力トランジスタ１５の閾値電圧に応じて決定されたシンクオフ閾値電圧に達したことに応じて、シンクバッファ制御配線に低電位側電源電圧を与える。シンクバッファオフ制御回路１４は、シンクバッファ制御信号ＮＥＮがシンク側出力トランジスタ１６をオンさせることを指示したことに応じて、シンクバッファ制御配線への低電位側電源電圧の供給を遮断すると共に、振幅抑制ブロック１８にコンデンサの他端を前記シンクバッファ制御配線に接続させる。

実施の形態１にかかる半導体装置１では、ソース側出力トランジスタ１５及びシンク側出力トランジスタ１６が共にオフ状態となることに起因して出力端子Ｔｏがハイインピーダンス状態となる期間（以下ＨｉＺ期間と称す）の長さを２つの回路動作を用いて低減する。これらの回路動作を以下では、第１のＨｉＺ期間低減機能及び第２のＨｉＺ期間低減機能と称す。

第１のＨｉＺ期間低減機能は、フィードバックブロック１７の両端の電圧差を抑制することで、フィードバックブロック１７の接続先を切り替えた際にフィードバックブロック１７を構成するコンデンサに電荷が残っている状態とする。これにより、フィードバックブロック１７の接続先を切り替えた後に必要になる電荷を低減することでフィードバックブロック１７を接続した出力トランジスタがオンするまでに要する時間を低減する。

第２のＨｉＺ期間低減機能は、ソース側出力トランジスタ１５及びシンク側出力トランジスタ１６をオフ状態からオン状態に切り替える際に、オン状態とする出力トランジスタのゲート電圧をオン状態からオフ状態に切り替える出力トランジスタのゲートに接続されるバッファオフ制御部にフィードバックする。そして、第２のＨｉＺ期間低減機能では、オフ状態からオン状態に切り替える出力トランジスタがオン状態となった後に他方の出力トランジスタをオフさせる。つまり、第２のＨＺ期間低減機能では、出力トランジスタをオン状態からオフ状態に切り替える際にオフ状態となるタイミングを他方の出力トランジスタがオン状態となるまで遅延させる。第２のＨｉＺ期間低減機能では、これにより、ＨｉＺ期間の長さを低減する。

続いて、実施の形態１にかかる半導体装置１の動作について説明する。半導体装置１のバッファ制御回路１２、ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４及び振幅制御ブロック１８は、トランジスタ等のスイッチ素子を含み、当該スイッチの開閉状態を切り替えることで、半導体装置１の出力信号の論理レベルを切り替える。そこで、図４に実施の形態１にかかる半導体装置を構成するブロックをスイッチに置き換えたブロック図を示す。

図４に示すように、バッファ制御回路１２ａは、ソース側電流源１１ａが出力したソース駆動電流をソース側出力トランジスタ１５のゲートに伝達するか否かをソースバッファ制御信号ＰＥＮに基づき切り替えるスイッチを有する。シンクバッファ制御回路１２ｂは、シンク側電流源１１ｂが出力したシンク駆動電流をシンク側出力トランジスタ１６のゲートに伝達するか否かをシンクバッファ制御信号ＮＥＮに基づき切り替えるスイッチを有する。

ソースバッファオフ制御回路１３は、ソースバッファ制御信号ＰＥＮ及びシンク側出力トランジスタ１６のゲート電圧に基づき、高電位側電源配線ＶＤＤとソース側出力トランジスタ１５のゲートとを接続するか否かを切り替えるスイッチを有する。シンクバッファオフ制御回路１４は、シンクバッファ制御信号ＮＥＮ及びソース側出力トランジスタ１５のゲート電圧に基づき、低電位側電源配線ＶＳＳとシンク側出力トランジスタ１６のゲートとを接続するか否かを切り替えるスイッチを有する。

振幅制御ブロック１８は、ソース側ゲート接続スイッチ１８ａとシンク側ゲート接続スイッチ１８ｂを有する。ソース側ゲート接続スイッチ１８ａは、ソース側出力トランジスタ１５のゲートとフィードバックブロック１７のコンデンサの他端とを接続するか否かを、シンクバッファオフ制御回路１４がシンクバッファ制御信号ＮＥＮに基づき生成する制御信号に応じて切り替える。シンク側ゲート接続スイッチ１８ｂは、シンク側出力トランジスタ１６のゲートとフィードバックブロック１７のコンデンサの他端とを接続するか否かを、ソースバッファオフ制御回路１３がソースバッファ制御信号ＰＥＮに基づき生成する制御信号に応じて切り替える。

続いて、実施の形態１にかかる半導体装置１の動作状態を３つに分けて説明する。まず、半導体装置１が動作停止状態となったときの回路の状態について説明する。半導体装置１は動作停止状態のとき出力端子をハイインピーダンスに制御する。そこで、図５に実施の形態１にかかる半導体装置において出力端子をハイインピーダンス状態に制御した場合の回路の状態を説明する図を示す。

図５に示すように、このとき出力制御回路１０にはロウレベルのイネーブル信号Ｓｅが入力される。そして、出力制御回路１０は、イネーブル信号Ｓｅがハイレベルのときは、入力データＤｉｎの値に関わらずソースバッファ制御信号ＰＥＮをロウレベルとし、シンクバッファ制御信号ＮＥＮをハイレベルとする。これにより、半導体装置１は、ソースバッファオフ制御回路１３及びシンクバッファオフ制御回路１４のスイッチをオンさせる。また、半導体装置１は、ソースバッファ制御回路１２ａ、シンクバッファ制御回路１２ｂ、ソース側ゲート接続スイッチ１８ａ及びシンク側ゲート接続スイッチ１８ｂをオフ状態とする。これにより、ソース側出力トランジスタ１５のゲートには高電位側電源電圧が与えられるため、ソース側出力トランジスタ１５はオフ状態となる。また、シンク側出力トランジスタ１６のゲートには低電位側電源電圧が与えられるため、シンク側出力トランジスタ１６はオフ状態となる。そして、２つの出力トランジスタが共にオフ状態となるため、半導体装置１の出力端子Ｔｏはハイインピーダンス状態となる。

続いて、実施の形態１にかかる半導体装置１が出力信号を立ち上げるときの回路の状態について説明する。そこで、図６に実施の形態１にかかる半導体装置において出力信号を立ち上げる場合の回路の状態を説明する図を示す。

図６に示すように、このとき出力制御回路１０にはハイレベルのイネーブル信号Ｓｅが入力される。そして、出力制御回路１０には入力データＤｉｎとしてハイレベルが入力される。出力制御回路１０は、これらの入力に従って、ソースバッファ制御信号ＰＥＮ及びシンクバッファ制御信号ＮＥＮをハイレベルとする。ソースバッファ制御信号ＰＥＮにより、ソースバッファ制御回路１２ａのスイッチはオン、ソースバッファオフ制御回路１３のスイッチはオフ、シンク側ゲート接続スイッチ１８ｂはオフ、となるように各スイッチの導通状態が切り替えられる。また、シンクバッファ制御信号ＮＥＮにより、シンクバッファ制御回路１２ｂのスイッチはオフ、シンクバッファオフ制御回路１４のスイッチはオン、ソース側ゲート接続スイッチ１８ａはオン、となるように各スイッチの導通状態が切り替えられる。

上記のようなスイッチ状態となることで、半導体装置１は、ソース側出力トランジスタ１５を介してソース電流を出力する。半導体装置１は、フィードバックブロック１７を介してソース側出力トランジスタ１５のドレインからゲートに向かうミラー効果ループが構成される。また、半導体装置１はシンクバッファオフ制御回路１４が短絡してシンク側出力トランジスタ１６をオフさせる。

続いて、実施の形態１にかかる半導体装置１が出力信号を立ち下げるときの回路の状態について説明する。そこで、図７に実施の形態１にかかる半導体装置において出力信号を立ち下げる場合の回路の状態を説明する図を示す。

図７に示すように、このとき出力制御回路１０にはハイレベルのイネーブル信号Ｓｅが入力される。そして、出力制御回路１０には入力データＤｉｎとしてロウレベルが入力される。出力制御回路１０は、これらの入力に従って、ソースバッファ制御信号ＰＥＮ及びシンクバッファ制御信号ＮＥＮをロウレベルとする。ソースバッファ制御信号ＰＥＮにより、ソースバッファ制御回路１２ａのスイッチはオフ、ソースバッファオフ制御回路１３のスイッチはオン、シンク側ゲート接続スイッチ１８ｂはオン、となるように各スイッチの導通状態が切り替えられる。また、シンクバッファ制御信号ＮＥＮにより、シンクバッファ制御回路１２ｂのスイッチはオン、シンクバッファオフ制御回路１４のスイッチはオフ、ソース側ゲート接続スイッチ１８ａはオフ、となるように各スイッチの導通状態が切り替えられる。

上記のようなスイッチ状態となることで、半導体装置１は、シンク側出力トランジスタ１６を介してシンク電流を吸い込む。半導体装置１は、フィードバックブロック１７を介してシンク側出力トランジスタ１６のドレインからゲートに向かうミラー効果ループが構成される。また、半導体装置１はソースバッファオフ制御回路１３が短絡してソース側出力トランジスタ１５をオフさせる。

実施の形態１にかかる半導体装置１では、出力信号の論理レベルを切り替える際の動作において上記の第２のＨｉＺ期間低減機能を利用する。また、実施の形態１では、出力信号の論理レベルが安定して遷移している期間において第１のＨｉＺ期間低減機能を利用する。そこで、信号レベルの切り換えを行う際のスイッチの開閉状態の遷移について説明する。図８に実施の形態１にかかる半導体装置の動作を説明するタイミングチャートを示す。

図８に示すように、タイミングＴ１１において、入力データＤｉｎがロウレベルからハイレベルに切り替わると、出力制御回路１０は、ソースバッファ制御信号ＰＥＮ及びシンクバッファ制御信号ＮＥＮをハイレベルに切り替える。これにより、シンクバッファ制御回路１２ｂ及びソースバッファオフ制御回路１３のスイッチはオンからオフに切り替わる。これにより、シンク側出力トランジスタ１６のゲートへの電流供給が停止する。また、ソース側出力トランジスタ１５のゲートへの高電位側電源電圧の供給が停止する。なお、タイミングＴ１１より前の時間にフィードバックブロック１７のコンデンサの他端の電位が低下することに伴いシンク側ゲート接続スイッチ１８ｂがオフするため、シンク側出力トランジスタ１６のゲートとフィードバックブロック１７のコンデンサとの接続は遮断された状態となっている。

次いで、タイミングＴ１２では、ソースバッファ制御回路１２ａのスイッチがオフからオンに切り替わる。これにより、ソース側出力トランジスタ１５のゲートへのソース制御電流の供給が開始される。一方、シンクバッファオフ制御回路１４のスイッチ及びシンクバッファオフ制御回路１４が出力する信号に基づき開閉状態が制御されるソース側ゲート接続スイッチ１８ａのスイッチは、未だソース側出力トランジスタ１５のゲートの電圧がソース側出力トランジスタ１５の閾値電圧を下回る電圧まで低下していないためタイミングＴ１２ではオフ状態を維持する。なお、タイミングＴ１２とタイミングＴ１１との時間差は、ソースバッファ制御信号ＰＥＮを伝達する経路に遅延回路を挿入することにより発生させることができる。これにより、回路内で発生する貫通電流を抑制することができる。また、貫通電流が無視できるのであれば、ソースバッファ制御信号ＰＥＮを伝達する経路に遅延回路を挿入せずに、タイミングＴ１１で行われる動作とタイミングＴ１２で行われる動作を同時に行ってもよい。

次いで、タイミングＴ１３では、ソース側出力トランジスタ１５のゲート電圧がソース側電流源１１ａから供給されるソース制御電流（定電流）により徐々に低下するものの、いまだソース側出力トランジスタ１５をオンさせるまでには到達していない状態である。そのため、半導体装置１では、シンクバッファオフ制御回路１４のスイッチ及びソース側ゲート接続スイッチ１８ａのスイッチをオンさせるタイミングをソース側出力トランジスタ１５がオンするタイミングまで遅延させる。そして、ソース側出力トランジスタ１５が十分にオンできる程度までソース側出力トランジスタ１５のゲート電圧が低下したことに応じて、シンクバッファオフ制御回路１４のスイッチ及びソース側ゲート接続スイッチ１８ａのスイッチをオンしてシンク側出力トランジスタ１６のゲートの電位を低電位側電源電圧とする。これにより、ソース側出力トランジスタ１５がオンするタイミングとシンク側出力トランジスタ１６がオフするタイミングを合わせることで半導体装置１はＨｉＺ期間を低減する。

次いで、タイミングＴ２１において、入力データＤｉｎがハイレベルからロウレベルに切り替わると、出力制御回路１０は、ソースバッファ制御信号ＰＥＮ及びシンクバッファ制御信号ＮＥＮをロウレベルに切り替える。これにより、ソースバッファ制御回路１２ａ及びシンクバッファオフ制御回路１４のスイッチはオンからオフに切り替わる。これにより、ソース側出力トランジスタ１５への電流供給が停止する。また、シンク側出力トランジスタ１６への低電位側電源電圧の供給が停止する。なお、タイミングＴ２１より前の時間にフィードバックブロック１７のコンデンサの他端の電位が上昇することに伴いソース側ゲート接続スイッチ１８ａがオフするため、ソース側出力トランジスタ１５のゲートとフィードバックブロック１７のコンデンサとの接続は遮断された状態となっている。

次いで、タイミングＴ２２では、シンクバッファ制御回路１２ｂのスイッチがオフからオンに切り替わる。これにより、シンク側出力トランジスタ１６のゲートへのソース制御電流の供給が開始される。一方、ソースバッファオフ制御回路１３のスイッチ及びソースバッファオフ制御回路１３が出力する信号に基づき開閉状態が制御されるシンク側ゲート接続スイッチ１８ｂのスイッチは、未だシンク側出力トランジスタ１６のゲートの電圧がシンク側出力トランジスタ１６の閾値電圧を上回る電圧まで上昇していないためタイミングＴ２２ではオフ状態を維持する。なお、タイミングＴ２２とタイミングＴ２１との時間差は、シンクバッファ制御信号ＮＥＮを伝達する経路に遅延回路を挿入することにより発生させることができる。これにより、回路内で発生する貫通電流を抑制することができる。また、貫通電流が無視できるのであれば、シンクバッファ制御信号ＮＥＮを伝達する経路に遅延回路を挿入せずに、タイミングＴ２１で行われる動作とタイミングＴ２２で行われる動作を同時に行ってもよい。

次いで、タイミングＴ２３では、シンク側出力トランジスタ１６のゲート電圧がシンク側電流源１１ｂから供給されるシンク制御電流（定電流）により徐々に上昇するものの、いまだシンク側出力トランジスタ１６をオンさせるまでには到達していない状態である。そのため、半導体装置１では、ソースバッファオフ制御回路１３及びシンク側ゲート接続スイッチ１８ｂのスイッチをオンさせるタイミングをソシンク側出力トランジスタ１６がオンするタイミングまで遅延させる。そして、シンク側出力トランジスタ１６が十分にオンできる程度までシンク側出力トランジスタ１６のゲート電圧が上昇したことに応じて、ソースバッファオフ制御回路１３及びシンク側ゲート接続スイッチ１８ｂのスイッチをオンしてソース側出力トランジスタ１５のゲートの電位を高電位側電源電圧とする。これにより、シンク側出力トランジスタ１６がオンするタイミングとソース側出力トランジスタ１５がオフするタイミングを合わせることで半導体装置１はＨｉＺ期間を低減する。

実施の形態１にかかる半導体装置１は、図８で説明したようなスイッチの切り換えを行う。以下では、出力トランジスタのゲート電圧の変化及びフィードバックブロック１７の両端の電圧差について更に詳細に説明する。

図９に実施の形態１にかかる半導体装置のソース側出力トランジスタ１５のゲート電圧波形を説明するタイミングチャートを示す。図９に示すように、半導体装置１では、ソース側出力トランジスタ１５のゲート電圧は、オフ状態ではほぼ高電位側電源電圧に一致する。そして、タイミングＴ３１でソース制御電流によるゲート電荷の引き抜きが開始されると、ソース側出力トランジスタ１５のゲート電圧の低下が開始される。そして、タイミングＴ３２でソース側出力トランジスタ１５のゲート電圧がソース側出力トランジスタ１５の閾値電圧に達すると出力信号の信号レベルの上昇が開始される。

その後、タイミングＴ３３において、出力信号の電圧がハイレベルと判断されるために十分な電圧に達する。タイミングＴ３２からタイミングＴ３３までの期間は、フィードバックブロック１７のコンデンサがソース側出力トランジスタ１５のゲートとソースの間に接続され、ミラー効果が生じる。このミラー効果により、ソース側電流源１１ａがソース側出力トランジスタ１５のゲートから引き抜く電流は、フィードバックブロック１７のコンデンサから出力される電流成分が主となる。従って、タイミングＴ３２からタイミングＴ３３の期間は、ソース側出力トランジスタ１５のゲート電圧はほぼ一定になる。また、ソース側出力トランジスタ１５のゲート電圧が一定に維持されるため、ソース側出力トランジスタ１５は一定の大きさのソース電流を出力する。そして、タイミングＴ３３以降は、フィードバックブロック１７によるミラー効果が得られなくなるため、ソース制御電流によるソース側出力トランジスタ１５のゲートからの電流の引き抜きが行われる。

図１０に実施の形態１にかかる半導体装置のシンク側出力トランジスタ１６のゲート電圧波形を説明するタイミングチャートを示す。図１０に示すように、半導体装置１では、シンク側出力トランジスタ１６のゲート電圧は、オフ状態ではほぼ低電位側電源電圧に一致する。そして、タイミングＴ４１でシンク制御電流によるゲートへの電流の流入が開始されると、シンク側出力トランジスタ１６のゲート電圧の上昇が開始される。そして、タイミングＴ４２でシンク側出力トランジスタ１６のゲート電圧がシンク側出力トランジスタ１６の閾値電圧に達すると出力信号の信号レベルの低下が開始される。

その後、タイミングＴ４３において、出力信号の電圧がロウレベルと判断されるために十分な電圧に達する。タイミングＴ４２からタイミングＴ４３までの期間は、フィードバックブロック１７のコンデンサがシンク側出力トランジスタ１６のゲートとソースの間に接続され、ミラー効果が生じる。このミラー効果により、ソース側電流源１１ｂがシンク側出力トランジスタ１６のゲートに与える電流は、フィードバックブロック１７のコンデンサに蓄積される電流成分が主となる。従って、タイミングＴ４２からタイミングＴ４３の期間は、シンク側出力トランジスタ１６のゲート電圧はほぼ一定になる。また、シンク側出力トランジスタ１６のゲート電圧が一定に維持されるため、シンク側出力トランジスタ１６は一定の大きさのソース電流を出力端子から引き抜く。そして、タイミングＴ４３以降は、フィードバックブロック１７によるミラー効果が得られなくなるため、シンク制御電流によるシンク側出力トランジスタ１６のゲートへの電流の流入が行われる。

続いて、振幅制御ブロック１８による第１のＨｉＺ期間低減機能（例えば、フィードバックブロック１７の両端の電圧差を抑制する機能）について詳細に説明する。そこで、図１１に実施の形態１にかかる半導体装置の出力トランジスタのゲート電圧波形とフィードバックブロックの両端の電圧差を説明するタイミングチャートを示す。

図１１に示すタイミングチャートでは、期間ＴＭ１１において図１０のタイミングＴ４１からタイミングＴ４２までの動作が行われ、期間ＴＭ１２において図１０のタイミングＴ４２からタイミングＴ４３の動作が行われる。そして、期間ＴＭ１３は、図１０のタイミングＴ４３以降のシンク側出力トランジスタ１６のゲート電圧が線形に上昇する期間である。しかしながら、実施の形態１にかかる半導体装置１では、シンク側出力トランジスタ１６のゲート電圧がある程度上昇すると、シンク側ゲート接続スイッチ１８ｂを構成するトランジスタのソースドレインの電圧関係が逆転するためシンク側ゲート接続スイッチ１８ｂがオフする。このシンク側ゲート接続スイッチ１８ｂがオフするタイミングが期間ＴＭ１３が終了するタイミングである。そして、シンク側ゲート接続スイッチ１８ｂがオフすることで、フィードバックブロック１７のコンデンサへの電流の流入が停止するため、フィードバックブロック１７の両端の電圧差はほぼ一定の電圧で遷移する。

また、図１１に示すタイミングチャートでは、出力信号の立ち上げ処理が開始されたことに応じて期間ＴＭ２１が開始される。期間ＴＭ２１において図９のタイミングＴ３１からタイミングＴ３２までの動作が行われ、期間ＴＭ２２において図９のタイミングＴ３２からタイミングＴ３３の動作が行われる。ここで、期間ＴＭ２１の開始時点の電圧をみると、実施の形態１にかかる半導体装置１では、ソース側出力トランジスタ１５のゲート電圧の立ち下げ処理の開始時点（例えば、期間ＴＭ２１の開始時点）でフィードバックブロック１７がソース側出力トランジスタ１５のゲートに接続された際に、フィードバックブロック１７のコンデンサに蓄積された電荷が少ないため、ソース側出力トランジスタ１５のゲート電圧がソース側出力トランジスタ１５の閾値電圧まで低下する時間が短い。

そして、このソース側出力トランジスタ１５のゲート電圧がある程度低下すると、ソース側ゲート接続スイッチ１８ａを構成するトランジスタのソースドレインの電圧関係が逆転するためソース側ゲート接続スイッチ１８ａがオフする。このソース側ゲート接続スイッチ１８ａがオフするタイミングが期間ＴＭ２３が終了するタイミングである。そして、ソース側ゲート接続スイッチ１８ａがオフすることで、フィードバックブロック１７のコンデンサからの電流の引き抜きが停止するため、フィードバックブロック１７の両端の電圧差はほぼ一定の電圧で遷移する。

ここで、比較例として、出力トランジスタのゲート電圧の電圧レベルによらず、フィードバックブロック１７の他端を出力トランジスタのゲートに接続し続ける回路における出力トランジスタのゲート電圧及びフィードバックブロック１７の両端電圧の電圧変化について説明する。そこで、図１２に比較例にかかる出力バッファ回路の出力トランジスタのゲート電圧波形とフィードバックブロックの両端の電圧差を説明するタイミングチャートを示す。

図１２に示すように、出力トランジスタのゲート電圧によらずフィードバックブロック１７と出力トランジスタのゲートとの接続を維持した場合、フィードバックブロック１７の両端の電圧差は、接続される出力トランジスタのゲート電圧に応じて低電位側電源電圧（例えば、接地電圧）から高電位側電源電圧（例えば、電源電圧）までの幅で振れる。そのため、比較例では、出力トランジスタのゲート電圧が出力トランジスタの閾値電圧に達するまでの期間（例えば、期間ＴＭ３１、ＴＭ４１）の長さが実施の形態１にかかる半導体装置１よりも長くなる。

続いて、実施の形態１にかかる半導体装置１における第２のＨｉＺ期間低減機能について説明する。そこで、図１３に実施の形態１にかかる半導体装置の出力トランジスタのゲート電圧波形とオフ制御スイッチ（例えば、ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４）の動作を説明するタイミングチャートを示す。

図１３に示すように、実施の形態１にかかる半導体装置１では、オンさせる出力トランジスタに対応して設けられるオフ制御回路をオフさせることで出力トランジスタのゲート電圧の遷移を開始させる。そして、出力トランジスタのゲート電圧が閾値を跨ぐタイミングで、オフさせる出力トランジスタに対応して設けられるオフ制御回路をオンさせる。これにより、実施の形態１にかかる半導体装置１では、２つの出力トランジスタが共にオンする期間を実質的に低減する。

ここで、比較例として、第２のＨｉＺ期間低減機能を有していない出力バッファ回路の動作を説明する。そこで、図１４に比較例にかかる出力バッファ回路の出力トランジスタのゲート電圧波形とオフ制御スイッチの動作を説明するタイミングチャートを示す。

図１４に示すように、比較例にかかる出力バッファ回路では、オンさせる出力トランジスタに設けられたオフ制御回路がオフするタイミングと、オフさせる出力トランジスタに対応して設けられたオフ制御回路がオンするタイミングと、がほぼ等しくなる。そして、オンさせる出力トランジスタは、オフさせる出力トランジスタがオフした後からオンする。そのため、比較例にかかる出力バッファ回路では、２つの出力トランジスタが共にオフ状態となり、出力端子がハイインピーダンスとなるＨｉＺ期間が生じてしまう。

続いて、実施の形態１にかかる半導体装置１により出力される出力信号の電圧変化について説明する。そこで、図１５に実施の形態１にかかる半導体装置における出力信号の遷移を説明するタイミングチャートを示す。なお、図１５では、比較例として上記第１のＨｉＺ期間低減機能及び第２のＨｉＺ期間低減機能を有していない出力バッファ回路により出力される出力信号の電圧波形を示した。

図１５に示すように、比較例にかかる出力バッファ回路から出力される出力信号は、ＤＰ配線に出力される一方の出力信号と、ＤＭ配線に出力される他方の出力信号と、で電圧変化のタイミングがずれるためクロスポイントのずれが発生する。一方、実施の形態１にかかる半導体装置１が出力する出力信号では、ＤＰ配線に出力される一方の出力信号と、ＤＭ配線に出力される他方の出力信号と、で電圧変化のタイミングが一致するため、クロスポイントのずれは発生しない。

上記説明より、実施の形態１にかかる半導体装置１は、第１のＨｉＺ期間低減機能を有することにより、ＨｉＺ期間の原因となる出力トランジスタがオンするまでの時間を短縮することができる。これにより、実施の形態１にかかる半導体装置１は、出力信号のクロスポイントのずれを低減することができる。

また、実施の形態１にかかる半導体装置１は、第２のＨｉＺ期間低減機能を有することにより、２つの出力トランジスタが共にオフとなる期間をなくすことができる。つまり、実施の形態１にかかる半導体装置１は、出力端子がハイインピーダンスとなるＨｉＺ期間を無くし、出力端子がハイインピーダンスとなることに起因して発生する出力信号の信号品質の劣化を防止することができる。

また、実施の形態１にかかる半導体装置１は、回路動作によりＨｉＺ期間を低減するため、素子特性のばらつきに対して高い耐性を有する。半導体素子には、製造プロセスに起因するばらつき、電源電圧の変動に起因するばらつき、温度に対するばらつきがある。そのため、第１のＨｉＺ期間低減機能及び第２のＨｉＺ期間低減機能を有しない場合、これらの素子特性のばらつきを考慮して最もＨｉＺ期間が短くなる回路パラメータを求めるチューニング作業が必要であった。しかしながら、第１のＨｉＺ期間低減機能及び第２のＨｉＺ期間低減機能を有することで、このチューニング作業が不要になる。

また、ばらつきに対して回路特性を安定化させる場合、素子のサイズを大きくする必要があった。しかし、回路構成により第１のＨｉＺ期間低減機能及び第２のＨｉＺ期間低減機能を実現することで、小さなサイズの素子を利用してもＨｉＺ期間を低減できる。そのため、実施の形態１にかかる半導体装置１では、素子サイズの縮小により回路面積を小さくすることができる。

また、実施の形態１にかかる半導体装置１では、出力信号の信号レベルを切り替える際のＨｉＺ期間を低減することができる。そのため、例えば、ＵＳＢ規格に準拠したインタフェース回路のように、差動信号を伝達する２つの経路にプルアップ抵抗のような電流経路を片方だけ有するような回路において信号品質を向上させる効果が大きい。

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の具体的な回路の一例である半導体装置２について説明する。そこで、図１６に実施の形態２にかかる半導体装置２の回路図を示す。

図１６に示すように、実施の形態２にかかる半導体装置２では、第１の電流源（例えば、ソース側電流源１１ａ）、第２の電流源（例えば、シンク側電流源１１ｂ）、ソースバッファ制御回路１２ａ、シンクバッファ制御回路１２ｂ、ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４、ソース側出力トランジスタ１５、シンク側出力トランジスタ１６、フィードバックブロック１７、ソース側ゲート接続スイッチ１８ａ、シンク側ゲート接続スイッチ１８ｂについて具体的な素子を示した。また、図１６に示す例では、イネーブル制御信号Ｓｅが出力端子をハイインピーダンスに制御することを示す場合にソースバッファ制御回路１３及びシンクバッファ制御回路１４に無効化制御信号を出力する出力無効化制御回路１９を示した。この出力無効化制御回路１９は、ソースバッファ制御回路１３及びシンクバッファ制御回路１４に共通に用いられる回路であり、ソースバッファ制御回路１３及びシンクバッファ制御回路１４のいずれに含まれていても良く、図１６に示す例のように独立して設けても良い。

ソース側出力トランジスタ１５は、出力端子Ｔｏと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。シンク側出力トランジスタ１６は、出力端子Ｔｏと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。なお、図１６に示した半導体装置２では、出力端子Ｔｏとソース側出力トランジスタ１５のドレインとの間に終端抵抗Ｒ１が挿入される。また、出力端子Ｔｏとシンク側出力トランジスタ１６のドレインとの間に終端抵抗Ｒ２が挿入される。

フィードバックブロック１７は、コンデンサＣを有する。コンデンサＣは、一端が出力端子Ｔｏに接続され、他端がソース側ゲート接続スイッチ１８ａとシンク側ゲート接続スイッチ１８ｂとの間に接続される。

ソース側ゲート接続スイッチ１８ａは、第１のトランジスタ（例えば、ＰＭＯＳトランジスタ２５）を有する。ＰＭＯＳトランジスタ２５は、ソース側出力トランジスタ１５の制御端子（例えば、ゲート）とコンデンサＣの他端との間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。シンク側ゲート接続スイッチ１８ｂは、第２のトランジスタ（例えば、ＮＭＯＳトランジスタ２６）を有する。ＮＭＯＳトランジスタ２６は、シンク側出力トランジスタ１６の制御端子（例えば、ゲート）とコンデンサＣの他端との間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。

ソース側電流源１１ａは、定電流源である。ソース側電流源１１ａは一端が低電位側電源配線ＶＳＳに接続され、他端がソースバッファ制御回路１２ａに接続される。ソースバッファ制御回路１２ａは、第３のトランジスタ（例えば、ＮＭＯＳトランジスタ２１）を有する。ＮＭＯＳトランジスタ２１は、ソース側電流源１１ａの他端とソース側出力トランジスタ１５のゲートとの間に接続され、制御端子（例えば、ゲート）にソースバッファ制御信号ＰＥＮが入力される第２導電型（例えば、Ｎ型半導体）のトランジスタである。

ソースバッファオフ制御回路１３は、第４のトランジスタ（例えば、ＰＭＯＳトランジスタ２３ａ）、第１のインバータ（例えば、インバータＩＮＶ１１）、第２のインバータ（例えば、インバータＩＮＶ１２）、ＯＲゲートＧＯ１、ＰＭＯＳトランジスタ２３ｂを有する。ＰＭＯＳトランジスタ２３ａは、ソース側出力トランジスタ１５のゲートと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。インバータＩＮＶ１１は、シンク側出力トランジスタ１６のゲートの論理レベルを反転させて出力する。ＯＲゲートＧＯ１は、ソースバッファ制御信号ＰＥＮとインバータＩＮＶ１１の出力信号との論理和値をＰＭＯＳトランジスタ２３ａのゲートに出力する。インバータＩＮＶ１２は、ＯＲゲートＧＯ１の出力信号を反転してＮＭＯＳトランジスタ２６のゲートに出力する。ＰＭＯＳトランジスタ２３ｂは、ソース側出力トランジスタ１５のゲートと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。ＰＭＯＳトランジスタ２３ｂのゲートには、出力無効化制御回路１９から出力される無効化制御信号が入力される。

シンク側電流源１１ｂは、定電流源である。シンク側電流源１１ｂは一端が高電位側電源配線ＶＤＤに接続され、他端がシンクバッファ制御回路１２ｂに接続される。ソースバッファ制御回路１２ａは、第５のトランジスタ（例えば、ＰＭＯＳトランジスタ２２）を有する。ＰＭＯＳトランジスタ２２は、シンク側電流源１１ｂの他端とシンク側出力トランジスタ１６のゲートとの間に接続され、制御端子（例えば、ゲート）にシンクバッファ制御信号ＮＥＮが入力される第１導電型（例えば、Ｐ型半導体）のトランジスタである。

シンクバッファオフ制御回路１４は、第６のトランジスタ（例えば、ＮＭＯＳトランジスタ２４ａ）、第３のインバータ（例えば、インバータＩＮＶ２１）、第４のインバータ（例えば、インバータＩＮＶ２２）、ＡＮＤゲートＧＡ１、ＮＭＯＳトランジスタ２４ｂを有する。ＮＭＯＳトランジスタ２４は、シンク側出力トランジスタ１６のゲートと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。インバータＩＮＶ２１は、ソース側出力トランジスタ１５のゲートの論理レベルを反転させて出力する。ＡＮＤゲートＧＡ１は、シンクバッファ制御信号ＮＥＮと第３のインバータＩＮＶ２１の出力信号との論理積値をＮＭＯＳトランジスタ２４のゲートに出力する。インバータＩＮＶ２２は、ＡＮＤゲートＧＡ１の出力信号を反転してＰＭＯＳトランジスタ２５のゲートに出力する。ＮＭＯＳトランジスタ２４ｂは、シンク側出力トランジスタ１６のゲートと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。ＮＭＯＳトランジスタ２４ｂのゲートには、出力無効化制御回路１９から出力される無効化制御信号が入力される。

出力無効化制御回路１９は、インバータＩＮＶ１、ＩＮＶ２、ＮＯＲゲートＧＮＯを有する。インバータＩＮＶ１は、シンクバッファ制御信号ＮＥＮの論理レベルを反転して出力する。ＮＯＲゲートＧＮＯは、一方の入力端子にソースバッファ制御信号ＰＥＮとインバータＩＮＶ１の出力との反転論理和値を出力する。インバータＩＮＶ２は、ＮＯＲゲートＧＮＯの出力を反転して出力する。出力無効化制御回路１９では、ＮＯＲゲートＧＮＯの出力をシンクバッファ制御回路１４中のＮＭＯＳトランジスタ２４ｂのゲートに与える無効化制御信号とする。また、出力無効化制御回路１９では、インバータＩＮＶ２の出力をソースバッファ制御回路１３中のＰＭＯＳトランジスタ２３ｂのゲートに与える無効化制御信号とする。

ここで、インバータが出力信号の論理レベルを反転させる閾値は、電源電圧の２分の１程度の電圧レベルに設定される。しかしながら、実施の形態２にかかる半導体装置２では、インバータＩＮＶ１１とインバータＩＮＶ２１の閾値を電源電圧の２分の１からずらす。具体的には、インバータＩＮＶ１１の閾値電圧は、シンク側出力トランジスタ１６の閾値電圧と同じ程度の電圧レベルに設定する。インバータＩＮＶ２１の閾値電圧は、ソース側出力トランジスタ１５の閾値電圧と同じ程度の電圧レベルに設定する。これは、ＰＭＯＳトランジスタ２３ａをソース側出力トランジスタ１５がオンするタイミングでオンさせ、ＮＭＯＳトランジスタ２４ａをソース側出力トランジスタ１５がオンするタイミングでオンさせる第２のＨｉＺ期間低減機能を実現させるためである。

そこで、図１７に実施の形態２にかかる半導体装置のインバータＩＮＶ１１の回路図を示す。図１７に示すように、インバータＩＮＶ１１は、直列接続された複数のＰＭＯＳトランジスタ（図１７中のＰＭＯＳトランジスタ３１〜３３）と並列接続された複数のＮＭＯＳトランジスタ（図１７中のＮＭＯＳトランジスタ３４〜３６）とが高電位側電源配線ＶＤＤと低電位側電源配線ＶＳＳとの間に直列に接続される。このような接続とすることで、ＰＭＯＳトランジスタ側の閾値電圧がＮＭＯＳトランジスタの閾値電圧より相対的に大きくなり、ＮＭＯＳトランジスタの閾値電圧がＰＭＯＳトランジスタの閾値電圧より相対的に小さくなる。そのため、インバータＩＮＶ１１の閾値電圧は、電源電圧の２分の１よりも低くなる。実施の形態２にかかる半導体装置２では、インバータＩＮＶ１１の閾値電圧は、図１７に示すような構成により、シンク側出力トランジスタ１６の閾値電圧に近い値に設定される。

また、図１８に実施の形態２にかかる半導体装置のインバータＩＮＶ２１の回路図を示す。図１８に示すように、インバータＩＮＶ２１は、並列接続された複数のＰＭＯＳトランジスタ（図１８中のＰＭＯＳトランジスタ４１〜４３）と直列接続された複数のＮＭＯＳトランジスタ（図１８中のＮＭＯＳトランジスタ４４〜４６）とが高電位側電源配線ＶＤＤと低電位側電源配線ＶＳＳとの間に直列に接続される。このような接続とすることで、ＰＭＯＳトランジスタ側の閾値電圧がＮＭＯＳトランジスタの閾値電圧より相対的に小さくなり、ＮＭＯＳトランジスタの閾値電圧がＰＭＯＳトランジスタの閾値電圧より相対的に大きくなる。そのため、インバータＩＮＶ２１の閾値電圧は、電源電圧の２分の１よりも高くなる。実施の形態２にかかる半導体装置２では、インバータＩＮＶ２１の閾値電圧は、図１８に示すような構成により、ソース側出力トランジスタ１５の閾値電圧に近い値に設定される。

なお、インバータＩＮＶ１１、ＩＮＶ２１の閾値電圧を、ソース側出力トランジスタ１５及びシンク側出力トランジスタ１６の閾値電圧と合わせるために、インバータＩＮＶ１１、ＩＮＶ２１を構成するトランジスタとソース側出力トランジスタ１５及びシンク側出力トランジスタ１６は同じプロセスで形成することが好ましい。

上記で説明した実施の形態２にかかる半導体装置２では、各トランジスタ及び論理ゲートの動作により、実施の形態１にかかる半導体装置１と同様の動作を行うことができる。

実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１の具体的な回路の別の例である半導体装置３について説明する。そこで、図１９に実施の形態３にかかる半導体装置３の回路図を示す。

図１９に示すように、実施の形態３にかかる半導体装置３では、第１の電流源（例えば、ソース側電流源１１ａ）、第２の電流源（例えば、シンク側電流源１１ｂ）、ソースバッファ制御回路１２ａ、シンクバッファ制御回路１２ｂ、ソースバッファオフ制御回路１３、シンクバッファオフ制御回路１４、ソース側出力トランジスタ１５、シンク側出力トランジスタ１６、フィードバックブロック１７、ソース側ゲート接続スイッチ１８ａ、シンク側ゲート接続スイッチ１８ｂについて具体的な素子を示した。また、図１９に示す例においても、図１６に示した実施の形態２にかかる半導体装置２と同様に出力無効化制御回路１９を示した。この出力無効化制御回路１９は、実施の形態２にかかる半導体装置２のものと実質的に同じであるため、ここでは説明を省略する。

ソース側出力トランジスタ１５は、出力端子Ｔｏと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。シンク側出力トランジスタ１６は、出力端子Ｔｏと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。なお、図１９に示した半導体装置３では、出力端子Ｔｏとソース側出力トランジスタ１５のドレインとの間に終端抵抗Ｒ１が挿入される。また、出力端子Ｔｏとシンク側出力トランジスタ１６のドレインとの間に終端抵抗Ｒ２が挿入される。

フィードバックブロック１７は、コンデンサＣを有する。コンデンサＣは、一端が出力端子Ｔｏに接続され、他端がソース側ゲート接続スイッチ１８ａとシンク側ゲート接続スイッチ１８ｂとの間に接続される。

ソース側ゲート接続スイッチ１８ａは、第１のトランジスタ（例えば、ＰＭＯＳトランジスタ５８）を有する。ＰＭＯＳトランジスタ５８は、コンデンサＣの他端と駆動電流伝達配線６０との間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。シンク側ゲート接続スイッチ１８ｂは、第２のトランジスタ（例えば、ＮＭＯＳトランジスタ５９）を有する。ＮＭＯＳトランジスタ５９は、コンデンサＣの他端と駆動電流伝達配線６０との間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。実施の形態３にかかる半導体装置３では、ＰＭＯＳトランジスタ５８とＮＭＯＳトランジスタ５９はコンデンサＣと駆動電流伝達配線６０との間に並列に接続される。

ソースバッファ制御回路１２ａは、第３のトランジスタ（例えば、ＮＭＯＳトランジスタ５４）を有する。ＮＭＯＳトランジスタ５４は、駆動電流伝達配線６０とソース側出力トランジスタ１５の制御端子との間に接続され、制御端子（例えば、ゲート）にソースバッファ制御信号ＰＥＮが入力される第２導電型（例えば、Ｎ型半導体）のトランジスタである。

ソースバッファオフ制御回路１３は、第４のトランジスタ（例えば、ＰＭＯＳトランジスタ５６ａ）、第１のインバータ（例えば、インバータＩＮＶ３１）、第２のインバータ（例えば、インバータＩＮＶ３２）、ＯＲゲートＧＯ２、ＰＭＯＳトランジスタ５６ｂを有する。ＰＭＯＳトランジスタ５６ａは、ソース側出力トランジスタ１５のゲートと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。インバータＩＮＶ３１は、シンク側出力トランジスタ１６のゲートの論理レベルを反転させて出力する。ＯＲゲートＧＯ２は、ソースバッファ制御信号ＰＥＮとインバータＩＮＶ３１の出力信号との論理和値をＰＭＯＳトランジスタ５６ａのゲートに出力する。インバータＩＮＶ３２は、ＯＲゲートＧＯ２の出力信号を反転してＰＭＯＳトランジスタ５９のゲートに出力する。ＰＭＯＳトランジスタ５６ｂは、ソース側出力トランジスタ１５のゲートと高電位側電源配線ＶＤＤとの間に接続される第１導電型（例えば、Ｐ型半導体）のトランジスタである。ＰＭＯＳトランジスタ５６ｂのゲートには、出力無効化制御回路１９から出力される無効化制御信号が入力される。

ソース側電流源１１ａは、定電流源５１及びＮＭＯＳトランジスタ５０を有する。定電流源５１は、一端が低電位側電源配線ＶＳＳに接続され、他端がＮＭＯＳトランジスタ５０のソースに接続される。ＮＭＯＳトランジスタ５０は、ゲートにソースバッファ制御信号ＰＥＮが入力され、ソースが定電流源５１の他端に接続され、ドレインが駆動電流伝達配線６０に接続される。

ソースバッファ制御回路１２ｂは、第５のトランジスタ（例えば、ＰＭＯＳトランジスタ５５）を有する。ＰＭＯＳトランジスタ５５は、駆動電流伝達配線６０とシンク側出力トランジスタ１６の制御端子との間に接続され、制御端子（例えば、ゲート）にシンクバッファ制御信号ＮＥＮが入力される第１導電型（例えば、Ｐ型半導体）のトランジスタである。

シンクバッファオフ制御回路１４は、第６のトランジスタ（例えば、ＮＭＯＳトランジスタ５７ａ）、第３のインバータ（例えば、インバータＩＮＶ４１）、第４のインバータ（例えば、インバータＩＮＶ４２）、ＡＮＤゲートＧＡ２、ＮＭＯＳトランジスタ５７ｂを有する。ＮＭＯＳトランジスタ５７ａは、シンク側出力トランジスタ１６のゲートと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。インバータＩＮＶ４１は、ソース側出力トランジスタ１５のゲートの論理レベルを反転させて出力する。ＡＮＤゲートＧＡ２は、シンクバッファ制御信号ＮＥＮとインバータＩＮＶ４１の出力信号との反転論理積値をＮＭＯＳトランジスタ５７ａのゲートに出力する。インバータＩＮＶ４２は、ＡＮＤゲートＧＡ２の出力信号を反転してＮＭＯＳトランジスタ５９のゲートに出力する。ＮＭＯＳトランジスタ５７ｂは、シンク側出力トランジスタ１６のゲートと低電位側電源配線ＶＳＳとの間に接続される第２導電型（例えば、Ｎ型半導体）のトランジスタである。ＮＭＯＳトランジスタ５７ｂのゲートには、出力無効化制御回路１９から出力される無効化制御信号が入力される。

シンク側電流源１１ｂは、定電流源５２及びＰＭＯＳトランジスタ５３を有する。定電流源５２は、一端が高電位側電源配線ＶＤＤに接続され、他端がＰＭＯＳトランジスタ５３のソースに接続される。ＰＭＯＳトランジスタ５３は、ゲートにシンクバッファ制御信号ＮＥＮが入力され、ソースが定電流源５２の他端に接続され、ドレインが駆動電流伝達配線６０に接続される。

実施の形態３にかかる半導体装置３においても、実施の形態２にかかるインバータＩＮＶ１１と同様に、インバータＩＮＶ３１の閾値電圧は、シンク側出力トランジスタ１６の閾値電圧に応じた値に設定される。また、インバータＩＮＶ４１の閾値電圧も、実施の形態２にかかるインバータＩＮＶ２１と同様に、シンク側出力トランジスタ１６の閾値電圧に応じた値に設定される。

上記で説明した実施の形態２にかかる半導体装置２では、各トランジスタ及び論理ゲートの動作により、実施の形態１にかかる半導体装置１と同様の動作を行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１〜３ 半導体装置
１０ 出力制御回路
１１ 電流源
１１ａ ソース側電流源
１１ｂ シンク側電流源
１２ バッファ制御回路
１２ａ ソースバッファ制御回路
１２ｂ シンクバッファ制御回路
１３ ソースバッファオフ制御回路
１４ シンクバッファオフ制御回路
１５ ソース側出力トランジスタ
１６ シンク側出力トランジスタ
１７ フィードバックブロック
１８ 振幅制御ブロック
１８ａ ソース側ゲート接続スイッチ
１８ｂ シンク側ゲート接続スイッチ
１９ 出力無効化回路
２１、２４ａ、２４ｂ、２６ ＮＭＯＳトランジスタ
３４、３５、３６、４４、４５、４６ ＮＭＯＳトランジスタ
５０、５４、５７ａ、５７ｂ、５９ ＮＭＯＳトランジスタ
２２、２３ａ、２３ｂ、２５ ＰＭＯＳトランジスタ
３１、３２、３３、４１、４２、４３ ＰＭＯＳトランジスタ
５３、５５、５６ａ、５６ｂ、５８ ＰＭＯＳトランジスタ
５１、５２ 定電流源
６０ 駆動電流伝達配線
Ｒ１、Ｒ２ 終端抵抗
Ｃ コンデンサ
ＧＯ１、ＮＯ２ ＯＲゲート
ＧＡ１、ＧＡ２ ＡＮＤゲート
ＧＮＯ ＮＯＲゲート
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２ インバータ
ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２ インバータ
ＰＥＮ ソースバッファ制御信号
ＮＥＮ シンクバッファ制御信号

Claims (9)

1. 出力端子を介して電流を出力するソース側出力トランジスタと、
   前記出力端子を介して電流を引き込むシンク側出力トランジスタと、
   前記ソース側出力トランジスタをオン状態とするためのソース制御電流を出力するソース側定電流源と、
   前記シンク側出力トランジスタをオン状態とするためのシンク制御電流を出力するシンク側定電流源と、
   前記ソース側出力トランジスタのオンオフ状態を制御するソースバッファ制御信号に基づき前記ソース制御電流を前記ソース側出力トランジスタに伝達するか否かを切り替えるソースバッファ制御回路と、
   前記シンク側出力トランジスタのオンオフ状態を制御するシンクバッファ制御信号に基づき前記シンク制御電流を前記シンク側出力トランジスタに伝達するか否かを切り替えるシンクバッファ制御回路と、
   前記ソース側出力トランジスタの制御端子に前記ソース制御電流を伝達するソースバッファ制御配線と高電位側電源電圧が伝達される高電位側電源配線との間に設けられるソースバッファオフ制御部と、
   前記シンク側出力トランジスタの制御端子に前記シンク制御電流を伝達するシンクバッファ制御配線と低電位側電源電圧が伝達される低電位側電源配線との間に設けられるシンクバッファオフ制御部と、
   前記出力端子に一端が接続されるコンデンサと、
   前記コンデンサの他端と前記ソースバッファ制御配線との接続状態、及び、前記コンデンサの他端と前記シンクバッファ制御配線との接続状態、を切り替えて前記コンデンサの両端に生じる電位差を抑制する振幅抑制ブロックと、を有し、
   前記ソースバッファオフ制御部は、
   前記ソースバッファ制御信号が前記ソース側出力トランジスタをオフさせることを指示し、かつ、前記シンクバッファ制御配線の電圧レベルが前記シンク側出力トランジスタの閾値電圧に応じて決定されたソースオフ閾値電圧に達したことに応じて、前記ソースバッファ制御配線に前記高電位側電源電圧を与え、
   前記ソースバッファ制御信号が前記ソース側出力トランジスタをオンさせることを指示したことに応じて、前記ソースバッファ制御配線への前記高電位側電源電圧の供給を遮断すると共に、前記振幅抑制ブロックに前記コンデンサの他端を前記ソースバッファ制御配線に接続させ、
   前記シンクバッファオフ制御部は、
   前記シンクバッファ制御信号が前記シンク側出力トランジスタをオフさせることを指示し、かつ、前記ソースバッファ制御配線の電圧レベルが前記ソース側出力トランジスタの閾値電圧に応じて決定されたシンクオフ閾値電圧に達したことに応じて、前記シンクバッファ制御配線に前記低電位側電源電圧を与え、
   前記シンクバッファ制御信号が前記シンク側出力トランジスタをオンさせることを指示したことに応じて、前記シンクバッファ制御配線への前記低電位側電源電圧の供給を遮断すると共に、前記振幅抑制ブロックに前記コンデンサの他端を前記シンクバッファ制御配線に接続させる半導体装置。
2. 前記振幅抑制ブロックは、
   前記コンデンサの他端を前記ソースバッファ制御配線に接続している状態で前記ソースバッファ制御配線の電位が低下していくことに従って前記コンデンサの他端と前記ソースバッファ制御配線との接続を遮断し、
   前記コンデンサの他端を前記シンクバッファ制御配線に接続している状態で前記シンクバッファ制御配線の電位が上昇していくことに従って前記コンデンサの他端と前記シンクバッファ制御配線との接続を遮断する請求項１に記載の半導体装置。
3. 入力データ及びイネーブル信号の論理レベルに応じて、前記ソース側出力トランジスタのオン状態とするときにロウレベルとなり、前記ソース側出力トランジスタをオフ状態とするときにハイレベルとなるソースバッファ制御信号と、前記シンク側出力トランジスタのオン状態とするときにハイレベルとなり、前記シンク側出力トランジスタをオフ状態とするときにロウレベルとなるシンクバッファ制御信号と、を出力する出力制御回路を更に有する請求項１に記載の半導体装置。
4. 前記出力端子に接続される回路は、ＵＳＢ（Universal Serial Bus）規格に沿った部品が接続される請求項１に記載の半導体装置。
5. 出力端子と高電位側電源配線との間に接続される第１導電型のソース側出力トランジスタと、
   前記出力端子と低電位側電源配線との間に接続される第２導電型のシンク側出力トランジスタと、
   前記出力端子に一端が接続されるコンデンサと、
   前記ソース側出力トランジスタの制御端子と前記コンデンサの他端との間に接続される前記第１導電型の第１のトランジスタと、
   前記シンク側出力トランジスタの制御端子と前記コンデンサの他端との間に接続される前記第２導電型の第２のトランジスタと、
   前記低電位側電源配線に一端が接続される第１の電流源と、
   前記第１の電流源の他端と前記ソース側出力トランジスタの制御端子との間に接続され、制御端子にソースバッファ制御信号が入力される前記第２導電型の第３のトランジスタと、
   前記ソース側出力トランジスタの制御端子と前記高電位側電源配線との間に接続される前記第１導電型の第４のトランジスタと、
   前記シンク側出力トランジスタの制御端子の論理レベルを反転させて出力する第１のインバータと、
   前記ソースバッファ制御信号と前記第１のインバータの出力信号との論理和値を前記第４のトランジスタの制御端子に出力するＯＲゲートと、
   前記ＯＲゲートの出力信号を反転して前記第２のトランジスタの制御端子に出力する第２のインバータと、
   前記高電位側電源配線に一端が接続される第２の電流源と、
   前記第２の電流源の他端と前記シンク側出力トランジスタの制御端子との間に接続され、制御端子にシンクバッファ制御信号が入力される前記第１導電型の第５のトランジスタと、
   前記シンク側出力トランジスタの制御端子と前記低電位側電源配線との間に接続される前記第２導電型の第６のトランジスタと、
   前記ソース側出力トランジスタの制御端子の論理レベルを反転させて出力する第３のインバータと、
   前記シンクバッファ制御信号と前記第３のインバータの出力信号との論理積値を前記第６のトランジスタの制御端子に出力するＡＮＤゲートと、
   前記ＡＮＤゲートの出力信号を反転して前記第１のトランジスタの制御端子に出力する第４のインバータと、
   を有する半導体装置。
6. 前記第１のインバータは、出力信号の論理レベルを反転させる入力閾値が前記シンク側出力トランジスタの閾値電圧に対応した値に設定され、
   前記第３のインバータは、出力信号の論理レベルを反転させる入力閾値が前記ソース側出力トランジスタの閾値電圧に対応した値に設定される請求項５に記載の半導体装置。
7. 出力端子と高電位側電源配線との間に接続される第１導電型のソース側出力トランジスタと、
   前記出力端子と低電位側電源配線との間に接続される第２導電型のシンク側出力トランジスタと、
   前記出力端子に一端が接続されるコンデンサと、
   駆動電流伝達配線と、
   前記コンデンサの他端と前記駆動電流伝達配線との間に接続される前記第１導電型の第１のトランジスタと、
   前記第１のトランジスタと並列に接続される前記第２導電型の第２のトランジスタと、
   前記駆動電流伝達配線と前記ソース側出力トランジスタの制御端子との間に接続され、制御端子にソースバッファ制御信号が入力される前記第２導電型の第３のトランジスタと、
   前記ソース側出力トランジスタの制御端子と前記高電位側電源配線との間に接続される前記第１導電型の第４のトランジスタと、
   前記シンク側出力トランジスタの制御端子の論理レベルを反転させて出力する第１のインバータと、
   前記ソースバッファ制御信号と前記第１のインバータの出力信号との論理和値を前記第４のトランジスタの制御端子に出力するＯＲゲートと、
   前記ＯＲゲートの出力信号を反転して前記第２のトランジスタの制御端子に出力する第２のインバータと、
   前記駆動電流伝達配線と前記シンク側出力トランジスタの制御端子との間に接続され、制御端子にシンクバッファ制御信号が入力される前記第１導電型の第５のトランジスタと、
   前記シンク側出力トランジスタの制御端子と前記低電位側電源配線との間に接続される前記第２導電型の第６のトランジスタと、
   前記ソース側出力トランジスタの制御端子の論理レベルを反転させて出力する第３のインバータと、
   前記シンクバッファ制御信号と前記第３のインバータの出力信号との論理積値を前記第６のトランジスタの制御端子に出力するＡＮＤゲートと、
   前記ＡＮＤゲートの出力信号を反転して前記第１のトランジスタの制御端子に出力する第４のインバータと、
   を有する半導体装置。
8. 前記第１のインバータは、出力信号の論理レベルを反転させる入力閾値が前記シンク側出力トランジスタの閾値電圧に対応した値に設定され、
   前記第３のインバータは、出力信号の論理レベルを反転させる入力閾値が前記ソース側出力トランジスタの閾値電圧に対応した値に設定される請求項７に記載の半導体装置。
9. 前記高電位側電源配線と前記駆動電流伝達配線との間に接続される第１の電流源と、
   前記低電位側電源配線と前記駆動電流伝達配線との間に接続される第２の電流源と、
   を更に有する請求項７に記載の半導体装置。

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